DE68912794T2

DE68912794T2 - Integrierte Halbleiterschaltung.

Info

Publication number: DE68912794T2
Application number: DE68912794T
Authority: DE
Inventors: Takayuki C O Patent Div Ootani
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-18
Filing date: 1989-03-17
Publication date: 1994-06-30
Anticipated expiration: 2009-03-18
Also published as: US4959562A; KR890015406A; JPH01238217A; DE68912794D1; EP0333206A2; EP0333206A3; KR920006013B1; JPH0552091B2; EP0333206B1

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltung mit einer Eingabepuffer-Betriebsfehler-Verhinderungsschaltung umfassend: einen Datensignalgenerator zum Erzeugen eines Logikpegeldaten-Ausgabesignals mit einem ersten oder einem zweiten logischen Pegel; eine Ausgabesteuerschaltung zum Empfangen des Logikpegeldatensignals von dem Datensignalgenerator und zum Erzeugen eines Datenausgabesignals; einen Ausgabepuffer verbunden über eine erste und zweite Potentialversorgungseinrichtung zum Empfangen des Datenausgabesignals von der Ausgabesteuerschaltung und zum Erzeugen eines Logikpegelausgabepuffersignals mit einem dritten oder einem vierten logischen Pegel in Übereinstimmung mit dem ersten oder dem zweiten logischen Pegel des Datenausgabesignals; einen Eingabepuffer verbunden über die erste Potentialversorgungseinrichtung und die zweite Potentialversorgungseinrichtung zum Empfangen eines Eingabesignals eines vorbestimmten Pegels und eine Eingabepufferanschlußsteuereinrichtung ansprechend auf ein Erfassungssignal einer Pegelübergangserfassungseinrichtung zum Steuern des Eingabepuffers.
Aus Dokument EP-A-0 181 177 ist eine Halbleiterspeichervorrichtung bekannt, welche betriebsmäßig mit einer Leistungsquelle (Vcc,Vss) verbunden ist und welche eine Referenzpotentialleitung, welche betriebsmäßig verbunden ist zum Empfangen eines Referenzpotentials von der Leistungsquelle, beinhaltet. Es gibt eine Eingabeschaltung, welche mit der Referenzpotentialleitung verbunden ist und ein externes Eingabesignal mit einem logischen Pegel definiert bezüglich des an die Referenzpotentialleitung zuzuführenden Referenzpotentials empfängt, eine Ausgabeschaltung mit einem externen Ausgabeanschluß, welcher mit der Referenzpotentialleitung verbunden sein kann zum Erzeugen einer Ausgabe für einen externen Ausgabeanschluß, und eine Deaktivierschaltung zum Deaktivieren einer Antwort auf das externe Eingabesignal der Eingabeschaltung für eine vorbestimmte Periode während der sich die Ausgabe der Ausgabeschaltung ändert.
Ein Erfassungssignal einer Pegelübergangserfassungseinrichtung steuert die Eingabeschaltung durch eine Schalteinrichtung unter selektiven Koppeln einer Versorgungseinrichtung an eine Ausgabe der Eingabeschaltung.
Falls bei einer integrierten Halbleiterschaltung zum Halten einer Hochgeschwindigkeitszugriffszeit die Ansteuerungsleistung eines Datenausgabepuffers erhöht wird, um ein Hochgeschwindigkeitsansteigen und -abfallen in einem Ausgabedatensignal zu erlauben, dann wird ein auschsignal erzeugt in einer Leistungsversorgungsleitung einschließlich einer Masseleitung aufgrund eines temporären großen Stroms durch den Ausgabepuffer. In diesem Fall induziert das Ausgaberauschen einen Eingabepegelerfassungsfehler, beispielsweise an einem Signaleingabepuffer, was ein Problem verursachen wird, wie folgt beschrieben.
Fig. 1 und 2 zeigen einen Ausgabepuffer bzw. einen Eingabepuffer, und Fig. 3 zeigt den Zustand einer typischen Fehlererfassungsoperation des Eingabepuffers zur Zeit, wenn die Ausgabedaten des Ausgabepuffers sich ändern. Das heißt, bei einer "0"-Pegelausgabezeit des Ausgabepuffers wird ein Rauschsignal induziert auf einer Vss-Leitung (auf einer Masseleitung) aufgrund eines Ansteuerspitzenstroms eines N-Kanaltransistors TN in dem Ausgabepuffer, was in einer Potentialvariation resultiert. Falls dabei in dem Eingabepuffer ein Eingabesignal des TTL-(Transistor-Transistor-Logik) Pegels auf einem hohen Pegel ist und es eine kleine Spanne in dem Eingabesignalpegel gibt, nimmt ein Eingabepuffer einer ersten Stufe zeitweilig denselben Zustand wie beim Empfang eines TTL-Eingabesignals eines niedrigen Pegels an, und zwar aufgrund eines Einfluß eines Rauschsignals eines "Vss-Potential"-Pegels, was verursacht, daß ein Ausgabeknoten A einer ersten Stufe in dem Eingabepuffer zeitweise auf hoch geht. Andererseits bei einem "1"-Ausgabepegel des Ausgabepuffers wird ein Rauschsignal induziert auf der VDD-Leistungsversorgung durch einen Ansteuerspitzenstrom eines P-Kanaltransistors TP an dem Ausgabepuffer. Falls dabei das TTL-Eingabesignal auf einem niedrigen Pegel in dem Eingabepuffer ist und es eine kleine Spanne in diesem Pegel gibt, nimmt der Eingabepuffer der ersten Stufe zeitweise denselben Zustand wie beim Empfang eines TTL-Eingabesignals eines hohen Pegels ein, und zwar aufgrund eines Einflusses eines Rauschsignals eines "VDD"-Potentialpegels, was verursacht, daß der Ausgabeknoten A der ersten Stufe in dem Eingabepuffer zeitweise auf niedrig geht.
Um das vorher erwähnte Problem zu verhindern, das heißt einen Betriebsfehler des Eingabepuffers resultierend von dem Ausgaberauschen bei einer Variation in den Ausgabedaten zu verhindern, ist es gängige Praxis, die Ansteuerleistung des Ausgabepuffers zu reduzieren und daher eine Höhe von erzeugten Ausgaberauschen zu reduzieren oder bei einem Speicher einer Multi-Bitstruktur eine Menge eines erzeugten Ausgaberauschens zu reduzieren, und zwar durch Versetzen jeder Bitausgabe um eine entsprechende Zeit Stückchen für Stückchen. Diese Verfahren stellen ein Problem dar, da sie benutzt werden zuungunsten einer Datenauslesegeschwindigkeit. Ein anderes Verfahren ist es, vor einer Ausgabevariation an einem Ausgabepuffer Eingabe- und Ausgabeanschlüsse eines Ausgabepuffers einer Endstufe so zu kürzen, daß die Ausgabewellenform weniger scharf gemacht wird, wobei eine Ausgaberauschkomponente reduziert werden kann. Dafür ist Bezug genommen auf Wada, T., et al., "Ein 34ns 1Mb CMOS SRAM mit Dreifach-Poly", ISSCC DIGEST OF TECHNICAL PAPERS, pp 262 bis 263; Feb., 1987. Nach diesem Verfahren werden die Eingabe- und Ausgabeanschlüsse des Ausgabepuffers in Leitung gezwungen, was ein Risiko bietet, einen Strom dadurch zu induzieren oder vielmehr eine Leistungversorgungspotentialvariation zu induzieren. Weiterhin gibt es ebenfalls ein Risiko, als daß der vorher erwähnte Leitungsbetrieb zuungunsten einer Datenauslesegeschwindigkeit durchgeführt werden wird.
Dementsprechend ist es Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltung mit einer Eingabepuffer-Operationsfehler-Verhinderungsschaltung zu schaffen, welche nicht zuungunsten irgendeiner Datenauslesegeschwindigkeit jegliche Eingabepuffer-Fehlererfassungsoperationen verhindern kann, die verursacht wird bei einem Ausgaberauschen verursacht durch eine Variation in Ausgabedaten, welche andererseits involviert wäre bei einer herkömmlichen integrierten Halbleiterschaltung.
Nach der vorliegenden Erfindung umfaßt eine integrierte Halbleiterschaltung ausgerüstet mit einer Eingabepuffer-Fehlerbetrieb-Verhinderungsschaltung einen Datensignalpegelübergangsdetektor zum Erfassen zumindest einer Variation von einem niedrigen Pegel auf einen hohen Pegel beziehungsweise die von einem hohen Pegel auf einen niedrigen Pegel eines Signals einer Schaltung einer Stufe vorhergehend einem Ausgabepuffer und zum Erzeugen eines Zeittakt-Impulses und eine Eingabepuffer-Anschlußsteuerschaltung zum steuerbaren Hinzufügen eines Kondensators zu einem Eingabeanschluß oder einem Ausgabeanschluß eines Erststufengatters in einem Eingabepuffer durch die Benutzung des Zweitakt-Impulses erzeugt durch die Datenausgabesignalpegel-Übergangsdetektorschaltung, um somit einen Abfall in einer Eingabepegelerfassungsspanne des Eingabepuffers auszuldschen, welche verursacht wird, wenn die Ausgabedaten des Ausgabepuffers von einem "0"-Pegel auf einen "1"-Pegel und umgekehrt variieren.
Gemäß der integrierten Halbleiterschaltung mit einer Eingabepuffer-Fehlerbetrieb-Verhinderungsschaltung wird, wenn eine Eingabepegel-Erfassungsspanne des Eingabepuffers abzusenken ist durch eine Variation des Leistungsquellenpotentials verursacht durch ein Ausgaberauschen aufgrund einer Variation in den Ausgabedaten des Ausgabepuffers, der Kondensator hinzugefügt zum Eingabe- oder Ausgabeanschluß des erststufigen Gatters des Eingabepuffers, um dadurch zu verhindern, daß der logische Pegel des Eingabesignals irrtümlicher Weise erfaßt wird.
Die Erfindung kann vollständiger verstanden werden anhand der folgenden detaillierten Beschreibung in Zusammenhang mit der begleitenden Zeichnung. Die Figuren zeigen im einzelnen:
Fig. 1 eine Ausgabepuffer- und Ausgabesteuerschaltung zum Erklären eines Eingabesignalpegel- Erfassungsfehlers an dem Eingabepuffer bei einer Variation in den Ausgabedaten eines Ausgabepuffers in einer integrierten Halbleiterschaltung;
Fig. 2 ein Schaltungsdiagramm zum Zeigen eines Eingabepuffers in der integrierten Halbleiterschaltung von Fig. 1;
Fig. 3 ein Zeitablaufdiagramm zum Zeigen einer Eingabepegel- Fehlererfassungsoperation eines TTL-Eingabesignals an einen Eingabepuffer (Fig. 2) bei einer Variation in den Ausgabedaten des Ausgabepuffers in der integrierten Halbleiterschaltung;
Fig. 4 ein Schaltungsdiagramm zum Zeigen einer integrierten Halbleiterschaltung nach einer Ausfiihrungsform der vorliegenden Erfindung, welche eine Eingabepuffer-Betriebsfehler- Verhinderungsschaltung beinhaltet;
Fig. 5A ein Schaltungsdiagramm zum Zeigen eines zweiten Datensignalpegel- Übergangssdetektors in der integrierten Halbleiterschaltung und
Fig. 5B eine weitere zweite Datensignalpegel- Übergangsdetektorschaltung in der integrierten Halbleiterschaltung von Fig. 4;
Fig. 6A einen ersten Datensignalpegel- Übergangsdetektor in der integrierten Halbleiterschaltung von Fig. 4 und
Fig. 6B eine weitere Variante des zweiten Datensignalpegel-Übergangsdetektors von Fig. 4;
Fig. 7A eine Verzögerungsschaltung wie gezeigt in Fig. 5A und 5B und 6A und 6B und
Fig. 7B eine weitere Variante der Verzögerungsschaltung wie gezeigt in Fig. 5A, 5B, 6A und 6B;
Fig. 8 ein Zeitablaufdiagramm der integrierten Halbleiterschaltung mit einer Eingabepuffer- Betriebsfehler-Verhinderungsschaltung von Fig. 4;
Fig. 9 eine integrierte Halbleiterschaltung nach einer weiteren Ausführungsform der vorliegenden Erfindung einschließlich einer Eingabepuffer- Betriebsfehler-Verhinderungsschaltung;
Fig. 10 ein Zeitablaufdiagramm zum Zeigen eines Betriebs der integrierten Halbleiterschaltung von Fig. 9;
Fig. 11 ein Schaltungsdiagramm zum Zeigen einer integrierten Halbleiterschaltung nach einer weiteren Ausführungsform der vorliegenden Erfindung einschließlich einer Eingabepuffer- Betriebsfehler-Verhindungsschaltung;
Fig. 12 einen Zeitablaufplan zum Zeigen eines Betriebs der integrierten Halbleiterschaltung von Fig. 11; und
Fig. 13 eine Schaltung zum Zeigen einer Halbleitervorrichtung nach einer weiteren Ausführungsform der vorliegenden Erfindung einschließlich einer Eingabepuffer- Betriebsfehler-Verhinderungsschaltung.
Die integrierte Halbleiterschaltung nach den Ausführungsformen der vorliegenden Erfindung wird im folgenden erklärt werden mit Bezug auf die begleitenden Zeichnung.
In der in Fig. 4 gezeigten integrierten Halbleiterspeicherschaltung zeigt Bezugszeichen 1 ein Adresseneingabeanschluß; 2 einen Eingabepuffer; 3 eine Ausgabesteuerschaltung; 4 einen Ausgabepuffer; 5 einen Datenausgabeanschluß; und 6 eine Betriebsfehler-Verhinderungsschaltung, wobei bemerkt sei, daß DG einen Datensignalgenerator und daß VDD und VSS ein Leistungsguellenpotential beziehungsweise ein Referenzpotential (Massepotential) darstellen. Der Eingabepuffer 2 umfaßt CMOS-artige 2-Eingabe-NOR-Gatter mit einer Eingabe versorgt mit einem TTL-Pegel-Eingabesignal herrührend von einer externen Quelle über einen Eingabeanschluß 1 und mit der anderen Eingabe versorgt mit einem Chip-Aktivier "0"-Pegel Eingabesteuersignal. Die Ausgabesteuerschaltung 3 umfaßt ein NAND-Gatter 7 und einen NOR-Gatter 8 versorgt an einem Anschluß mit einem Datenausgabesignal Dout herrührend von dem Datensignalgenerator DG, eine Reihenschaltung von CMOS-Invertern 9 und 10 verbunden mit der Ausgabe des NAND-Gatters 7, eine Reihenschaltung von CMOS-Invertern 11 und 12 verbunden mit der Ausgabe des NOR-Gatters 8 und einen CMOS-Inverter 13 zum Zuführen eines "0"-Pegelausgabesteuersignals bei einer Lesezeit und eines "1"-Pegelausgabesteuersignals bei einer Schreibzeit an die andere Eingabe des NAND-Gatters 7 in einer invertierten Art und Weise, wobei das Ausgabesteuersignal zugeführt wird an den anderen Anschluß des NOR-Gatters 8. Eine Reihenschaltung eines p-Kanal-Transistors TP und eines N-Kanal-Transistors TN ist angeschlossen zwischen der Leistungsversorgungsleitung VDD und dem Masseanschluß VSS und eine gemeinsame Verbindung der Drains der Transistoren TP und TN ist verbunden mit einem Datenausgabeanschluß 5.
Eine Betriebsfehler-Verhindungsschaltung 6 umfaßt einen ersten Datensignalpegelübergangsdetektor F und einen zweiten Datensignalpegelübergangsdetektor R zum Erfassen eines Signalpegelübergangs an Ausgabeknoten B und C einer vorhergehenden Schaltung (z.B. dem NAND-Gatter 7 und NOR-Gatter 8 in der Ausgabesteuerschaltung 3) des Ausgabepuffers 4, wobei eine Verzögerungsschaltung DL1 in Reihe geschaltet ist mit der Ausgabe des ersten Detektors F, eine Reihenschaltung einer Verzögerungsschaltung DL2 und eines CMOS-Inverters IV verbunden ist mit der Ausgabe des zweiten Detektors R. Eine Eingabepuffersignal-Anschlußsteuerschaltung 17 umfaßt eine Reihenschaltung eines Kondensators CP1 und ein P-Kanal-Transistor P1 angeschlossen über dem Leistungsguellenanschluß VDD und dem Ausgabeanschluß A des Eingabepuffers 2 und einer Reihenschaltung eines N-Kanal-Transistors N1 und eines Kondensators CN1 eingeschlossen über einen Ausgabeanschluß A und einen Masseanschluß VSS. Eine Ausgabe φp der Verzögerungsschaltung DLI und eine Ausgabe φn des Inverters IV werden eingespeist an die Gates des P-Kanal-Transistors P1 beziehungsweise des N-Kanal-Transistors N1 in der Steuerschaltung 17.
Der Detektor R erfaßt die Zeit eines Übergangs in dem Datenausgabesignal des Datensignalgenerators DG, das heißt eine Zeit unmittelbar vor einer Variation des N-Kanal-Transistors TN von AUS zu EIN (unmittelbar vorhergehend einer Variation des Massepotentials VSS) und erzeugt einen "0"-Pegel-Zeittaktimpuls φRout. Der zweite Datenausgabesignalpegeldetektor R ist von solcher Art, wie beispielsweise gezeigt in Fig. 5A oder 5B. Das heißt, in der in Fig. 5A gezeigten Schaltung wird ein Datenausgabesignal von dem zweiten Detektor R zugeführt an eine Eingabe eines NOR-Gatters 22 über eine Verzögerungsschaltung 21 und an die andere Eingabe des NOR-Gatters 22 über einen Inverter 23, und eine Ausgabe des NOR-Gatters 22 wird durch einen Inverter 24 invertiert, um einen Zeittaktimpuls φRout zu erzeugen. In der in Fig. 5B gezeigten Schaltung wird ein Eingabesignal zugeführt an eine Eingabe eines NAND-Gatters 27 über eine Reihenschaltung eines Inverters 25 und einer Verzögerungsschaltung 26 und direkt an die andere Eingabe des NAND-Gatters 27, und die Ausgabe des NAND-Gatters wird ausgegeben als Zeittaktimpuls φRout.
Der erste Datensignalpegelübergangsdetektor F erfaßt die Zeit eines Übergangs in dem Datenausgabesignal des Datensignalgenerators DG, das heißt eine Zeit unmittelbar vorhergehend einer Variation eines P-Kanal-Transistors TP des Ausgabepuffers 4 von AUS zu EIN in diesem Fall (unmittelbar vorhergehend einer Variation des Leistungsversorgungspotentials VDD) und erzeugt einen "0"-Pegel-Zeittaktimpuls φFout. Die Schaltung F ist von solch einer Art, wie beispielsweise gezeigt in Fig. 6A oder 6B. Das heißt, die Schaltung von Fig. 6A ist dieselbe wie die von Fig. 5B, mit Ausnahme, daß eine Reihenschaltung eines NOR-Gatters 31 und eines Inverters 32 verbunden ist anstelle des vorher erwähnten NAND-Gatters 27. Die Schaltung von Fig. 6 ist die gleiche wie die von Fig. 5A, mit Ausnahme, daß ein NAND-Gatter 33 benützt wird an.stelle der vorher erwähnten Reihenschaltung des NOR-Gatters 22 und Inverters 24.
Die in Fig. 5A, 5B, 6A und 6B gezeigten Verzögerungsschaltungen 21 und 26 umfassen eine gerade Anzahl von reihenverbundenen Invertern IV1, ... , IVn und Kondensatoren C1, ... , Cn mit jeder Ausgabe verbunden relativ zum Masseanschluß, wie gezeigt in Fig. 7A oder 7B, und zwar wie erfordert.
Die Verzögerungsschaltungen DL1 und DL2 sind von solch einem Typ, wie beispielsweise gezeigt in Fig. 7A und 7B. Die Verzögerungsschaltungen DL1 und DL2 verzögern die vorher erwähnten Zeittaktimpulse φFout und φRout um eine vorbestimmte Zeit und stellen den Schaltbetriebszeitpunkt des P-Kanal-Transistors P1 und N-Kanal-Transistors N1 ein.
Die Reihenschaltung des Kondensators P1 und P-Kanal-Transistors P1 und N-Kanal-Transistors N1 und Kondensators CN1 fügen steuerbar den Kondensator CN1 oder den Kondensator CP1 dem Ausgabeanschluß A des Eingabepuffers 2 in einer Richtung zum Auslöschen eines Abfalls in der Eingabepegelerfassungsspanne des Eingabepuffers 2 hinzu, welche verursacht wird durch ein Ausgaberauschen (Leistungsquellenpotentialvariation) bei einer Variation in den Ausgabedaten des Ausgabepuffers 4 von "0" auf "1" und "1" auf "0".
Das Ausgabesignal des Eingabepuffers 2 wird eingegeben an einen Adressendecoder über einen Inverter 14.
Mit Bezug auf die Spannungswellenform von Fig. 8 wird eine Erklärung der integrierten Halbleiterschaltung im folgenden gemacht werden in Verbindung mit der Eingabepuffer-Betriebsfehler-Verhindungsoperation, welche involviert ist bei Variation in der Datenausgabe des Ausgabepuffers. Das heißt, bei einer "0"-Leseoperation des Ausgabepuffer 4 variiert beispielsweise der Knoten C der Ausgabesteuerschaltung 3 von einem Niedrigpegel auf einen Hochpegel, und daher zeugt der zweite Datensignalpegelübergangsdetektor R einen "0"-Pegel-Zeittaktimpuls φRout. Der Zeittaktimpuls φRout hat sein Zeitverhalten angepaßt nach der Verzögerungsschaltung DL2 und dem Inverter IV, wobei ein "1"-Pegel-Zeittaktimpuls φN erzeugt wird. Der Zeittaktimpuls φN wird zugeführt an das Gate des N-Kanal-Transistors N1. Falls dabei das TTL-Pegel-Eingabesignal des Eingabepuffers 2 auf einem niedrigen Pegel ist, tritt kein Problem auf. Falls andererseits das TTL-Pegel-Eingabesignal auf einem hohen Pegel VIH ist und es eine kleinere Erfassungsspanne gibt, gibt es ein Risiko, daß ein Erfassungsfehlerbetrieb auftreten wird. Dabei wird der N-Kanal-Transistor N1 zeitweilig EIN geschaltet durch einen Zeittaktimpuls φN, und aufgrund des zwischen dem Ausgabeanschluß A des Eingabepuffers 2 und dem Masseanschluß eingefügten Kondensator CN1 wird ein Potential an dem Ausgabeanschluß A erniedrigt auf die Massepotentialseite, ein Betrieb, welcher zu verursachen tendiert, daß der Ausgabeanschluß A auf eine Hochpegelseite sich ändert, wird weniger aktiv gemacht, was ein Scheitern dessen bewirkt, ein Potential an dem Ausgabeanschluß A des Eingabepuffers 2 zeitweilig hochzugehen zu veranlassen. Es ist somit möglich, eine Erfassungsspanne gegen einen Hochpegel VIH des TTL-Pegel-Eingabesignals zu verbessern.
Falls andererseits ein "1"-Datenwert ausgelesen wird vom Ausgabepuffer 4, variiert ein Potential an dem Knoten B der Ausgabekontrollschaltung 3 von dem hohen Pegel auf den niedrigen Pegel und daher wird ein "0"-Pegel-Zeittaktimpuls φFout erzeugt von dem ersten Datensignalpegelübergangsdetektor F. Der Zeittaktimpuls φFout hat sein Zeitverhalten angepaßt nach der Verzögerungsschaltung DL1 zum Erzeugen eines Zeittaktimpulses φP Der Zeittaktimpuls φP wird zugeführt an das Gate des P-Kanal-Transistors P1. Falls dabei das TTL-Pegel-Eingabesignal des Eingabepuffers 2 auf einem hohen Pegel ist, wird kein Problem auftreten, da es eine hinreichende Erfassungsspanne gibt. Falls jedoch ein TTL-Pegel-Eingabesignal auf einem niedrigen Pegel VIL ist und es eine kleinere Erfassungsspanne gibt, gibt es ein Risiko, daß der vorher erwähnte Erfassungsfehler auftreten wird. In dieser Ausführungsform wird der P-Kanal-Transistor P1 zeitweilig EIN geschaltet und aufgrund einer Kapazität CP1 zwischen dem Ausgabeanschluß A des Eingabepuffers 2 und dem Leistungsversorgungsanschluß wird der Potentialpegel an dem Ausgabeanschluß A erhöht, was ein Betrieb verursacht, welcher dazu tendiert, zu verursachen, daß der Ausgabeanschluß A auf eine Niedrigpegelseite variiert. Daraus resultierend wird die Situation, in der das Potential an dem Ausgabeanschluß A des Eingabepuffers 2 zeitweilig nach unten geht, vermieden, was eine Erfassungsspanne gegen den Niedrigpegel VIL des TTL-Pegel-Eingabesignals erhöht.
Die vorliegende Erfindung ist nicht beschränkt auf die vorher erwähnte Ausführungsform. Beispielsweise können der P-Kanal-Transistor P1 und Kondensator CP1 sowie der N-Kanal-Transistor N1 und der Kondensator CN1 in geeigneter Weise umgestaltet werden.
Wie in Fig. 9 gezeigt, sind anstatt eines Ausgabeanschlusses A, eines Eingabepuffers 2 ein Kondensator CP2, und ein P-Kanal-Transistor P2 angeschlossen zwischen einem Eingabeanschluß D eines Eingabepuffers 2 und einem Leistungsversorgungsanschluß VDD und einem Kondensator CN2 und eine N-Kanal-Transistor N2 sind angeschlossen zwischen dem Eingabeanschluß D und einem Leistungsversorgungsanschluß VSS, wobei ein Zeittaktimpuls φP zugeführt wird an das Gate des P-Kanal-Transistors P2 und ein Zeittaktimpuls φN zugeführt wird an das Gate des N-Kanal-Transistors N2.
Die Betriebsfehler-Verhinderungsoperation wird durchgeführt in einer Weise ähnlich der, wie oben beschrieben, wobei die Wellenform davon in Fig. 10 gezeigt ist. Falls der N-Kanal-Transistor N2 EIN geschaltet wird bei Vorliegen des Kondensators CN2, wird ein Eingabesignalpegel an dem Eingabeanschluß D erhöht zusammen mit einem Pegel an dem Leistungsversorgungsanschluß VSS, und daher wird eine VIH-Erfassungsspanne verbessert. Falls der P-Kanal-Transistor P2 EIN geschaltet wird mit Vorliegen des Kondensators CP2, wird ein Eingabesignalpegel an dem Eingabeanschluß D erniedrigt zusammen mit einem Pegel an dem Leistungsversorgungsanschluß VDD, was eine VIL-Erfassungsspanne erhöht.
Eine Ausführungsform von Fig. 11, eine Kombination der Ausführungsformen wie gezeigt in Fig. 4 und 9, ist von solch einer Art, wie gezeigt in Fig. 11, nämlich sind Transistoren P1, N, und Kondensatoren CP1, CN1 vorgesehen an der Ausgabeanschlußseite A eines Eingabepuffers 2 und ein Transistor P2, N2 und Kondensatoren CP2, CN2 sind vorgesehen auf der Eingabeanschlußseite D des Eingabepuffers 2. Diese Ausführungsform kann den gleichen Vorteil wie die der vorherigen Ausführungsformen erzielen, wobei bemerkt sei, daß die Wellenformen jeweiliger Teile in Fig. 12 sind.
Fig. 13 zeigt eine weitere Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform ist ein Transistor 22 verbunden über eine Verbindung zwischen einem Kondensator CP1 und einem Transistor P1 und ein Leistungsversorgungsanschluß VDD und ein Signal φP ist angeschlossen von eine Verzögerungsschaltung DL1 über einen Inverter 20 an das Gate des Transistors 22, und ein N-Kanal-Transistor 23 ist angeschlossen über eine Verbindung zwischen einem Kondensator CN1 und einem Transistor N1 und eine Massepotential VSS und ein Signal φN ist angeschlossen von einem Inverter IV an das Gate eines Transistors 23 über einen Inverter 21.
Ein Signalvariations-Erfassungsknoten einer Ausgabesteuerschaltung 3 kann angesiedelt sein an irgendeinem geeigneten Ort anstelle der Punkte B und C.
Zum Beispiel kann eine Anstiegsvariation an dem Ausgabeknoten eines Inverters 9 und eine Abfallsvariation an einem Inverter 11 erfaßt werden.
Bei den jeweiligen Ausführungsformen werden die Anstiegsvariation und Abfallsvariation der Ausgabedaten erfaßt, um dadurch einen Abfall an der Erfassungsspanne des entsprechenden Eingabesignals zu verhindern. Dabei können jedoch der Kondensator CP1 und/oder CP2 oder die Kondensatoren CN1 und/oder CN2 nur hinzugefügt sein an der Leistungsversorgungsanschlußseite oder Masseanschlußseite. In diesem Fall kann die Anstiegsvariation der Ausgabedaten oder nur die Abfallsvariation erfaßt werden, um dadurch einen Abfall in der Erfassungsspanne des Eingabesignals zu vermeiden.
Weiterhin kann die integrierte Halbleiterschaltung mit einer Eingabepuffer-Betriebsfehler-Verhindungsschaltung im allgemeinen angewendet werden auf eine integrierte Halbleiterschaltung mit Eingabe- und Ausgabepuffern.

Claims

1. Integrierte Halbleiterschaltung mit einer Eingabepuffer-Betriebsfehler-Verhinderungsschaltung, umfassend:

einen Datensignalgenerator (DG) zum Erzeugen eines Logikpegeldatensignals mit einem ersten oder einem zweiten logischen Pegel;

einer Ausgabesteuerschaltung (3) zum Empfangen des Logikpegeldatensignals von dem Datensignalgenerator und zum Erzeugen eines Datenausgabesignals;

einen Ausgabepuffer (4) verbunden über eine erste und zweite Potentialversorgungseinrichtung (VDD) und (VSS) zum Empfangen des Datenausgabesignals von der Ausgabesteuerschaltung und zum Erzeugen eines Logikpegelausgabepuffersignals mit einem dritten oder einem vierten logischen Pegel in Übereinstimmung mit dem ersten oder zweiten logischen Pegel des Datenausgabesignals;

einen Eingabepuffer (2), verbunden über die erste Potentialversorgungseinrichtung (VDD) und die zweite Potentialversorgungseinrichtung (VSS) zum Empfangen eines Eingabesignals eines vorbestimmten Pegels; und

eine Eingabepufferanschlußsteuerschaltung (17) ansprechend auf ein Erfassungssignal einer Pegelübergangs-Erfassungseinrichtung zum Steuern des Eingabepuffers (2), dadurch gekennzeichnet, daß

die Pegelübergangs-Erfassungseinrichtung aus einer Datenausgabesignal-Pegelübergangsdetektoreinrichtung (6) angesiedelt an einem vorbestimmten Ort an einem Strompfad des Datenausgabesignals in der Ausgabesteuerschaltung (3) zum Erfassen von zumindest einem Übergang des Datenausgabesignals von dem ersten logischen Pegel auf den zweiten logischen Pegel beziehungsweise des Datenausgabesignals von dem zweiten logischen Pegel auf den ersten logischen Pegel und zum Erzeugen eines ersten oder eines zweiten Erfassungssignals besteht;

und dadurch daß die Eingabepuffer-Anschlußsteuerschaltung (17), welche anspricht auf das erste oder zweite Erfassungssignal, schaltbare Kondensatoren (CP1, CN1, CP2, CN2) umfaßt, welche selektiv die erste oder zweite Versorgungseinrichtung (VDD, VSS) an die Eingabe- und/oder die Ausgabe des Eingabepuffers (2) koppeln.

2. Intregrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenausgabesignal-Pegelübergangsdetektoreinrichtung (6) einen Übergang des Datenausgabesignals von einem ersten logischen Pegel auf einen zweiten logischen Pegel oder von dem zweiten logischen Pegel auf den ersten logischen Pegel vor einem Übergang des Ausgabepuffers (4) von einem dritten logischen Pegel auf einen vierten logischen Pegel oder von dem vierten logischen Pegel auf den dritten logischen Pegel erfaßt und das erste oder zweite Erfassungssignal erzeugt.

3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Datenausgabesignal-Pegelübergangserfassungseinrichtung (6) einen ersten Datensignal-Pegelübergangsdetektor (F) zum Erfassen eines Übergangs des Datenausgabesignals von einem ersten logischen Pegel auf einen zweiten logischen Pegel und zum Erzeugen des ersten Übergangsignals, eine erste Verzögerungsschaltung (DL1), einen zweiten Datensignal-Pegelübergangsdetektor (R) zum Erfassen eines Übergangs des Datenausgabesignals von dem zweiten logischen Pegel auf den ersten logischen Pegel und zum Erzeugen eines zweiten Erfassungssignals, eine zweite Verzögerungsschaltung (DL2) und einen ersten Inverter (IV) umfaßt.

4. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet daß der erste Datensignal-Pegelübergangsdetektor (F) ein erstes NOR-Gatter (31) zum Empfangen des Datenausgabesignals an einem Eingabeanschluß und das Datenausgabesignal an den anderen Eingabeanschluß über einen zweiten Inverter (25) und eine dritte Verzögerungsschaltung (26) umfaßt, und ein dritter Inverter (32) verbunden ist mit einem Ausgabeanschluß des ersten NOR-Gatters (31).

5. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der erste Datensignal-Pegelübergangsdetektor (F) ein erstes NAND-Gatter (33) zum Empfangen des Ausgabedatensignals an einem Eingabeanschluß über einen vierten Inverter (23) und das Datenausgabesignal an dem anderen Eingabeanschluß über eine vierte Verzögerungsschaltung (21) umfaßt.

6. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Datensignal-Pegelübergangsdetektor (R) ein zweites NOR-Gatter (22) zum Empfangen des Datenausgabesignals an einem Eingabeanschluß über einen fünften Inverter (23), des Datenausgabesignals an dem anderen Eingabeanschluß über eine fünfte Verzögerungsschaltung (21) umfaßt, und ein sechster Inverter (24) verbunden ist mit einem Ausgabeanschluß des zweiten NOR-Gatters (22).

7. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Datensignal-Pegelübergangsdetektor (R) ein zweites NAND-Gatter (27) zum Empfangen des Datenausgabesignals an einem Eingabeanschluß und des Datenausgabesignals an dem anderen Eingabeanschluß über einen siebenten Inverter (25) und eine sechste Verzögerungsschaltung (26) umfaßt.

8. Integrierte Halbleiterschaltung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die dritte bis sechste Verzögerungsschaltung eine Vielzahl von in Reihe verbundenen Invertern (IV1, IVn) umfaßt.

9. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingabe-Pufferanschlußsteuereinrichtung einen ersten Transistor (P1) eines ersten Kanaltyps, einen ersten Kondensator (CP1), einen zweiten Transistor (N1) eines zweiten Kanaltyps und einen zweiten Kondensator (CN1) umfaßt, welche angeschlossen sind über die erste Potentialversorgungseinrichtung (VDD) und die zweite Potentialversorgungseinrichtung (VSS) und der erste und zweite Transistor (P1) und (N1) gesteuert werden durch das erste bzw. zweite Erfassungssignal, so daß während einer Zeitspanne, in der das erste und zweite Erfassungssignal ausgegeben werden, zu einer Zeit eines Übergangs des Ausgabedatensignals von einem ersten logischen Pegel auf einen zweiten logischen Pegel oder von dem zweiten logischen Pegel auf den ersten logischen Pegel, eine Ausgabeanschlußspannung des Eingabepuffers (2) geändert ist.

10. Integrierte Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet daß ein Strompfad vorgesehen ist zwischen dem ersten Transistor (P1) und dem zweiten Transistor (N1) und verbunden ist mit einem Ausgabeanschluß des Eingabepuffers (2).

11. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingabepuffer-Anschlußsteuereinrichtung (17) einen dritten Transistor (P2) eines ersten Kanaltyps, einen dritten Kondensator (CP2), einen vierten Transistor (N2) eines zweiten Kanaltyps und einen vierten Kondensator (CN2) umfaßt, welche angeschlossen sind über die erste Potentialversorgungseinrichtung (VDD) und die zweite Potentialversorgungseinrichtung (VSS), und der dritte und vierte Transistor (P2) und (N2) gesteuert werden durch das erste bzw. zweite Erfassungssignal (OP, ON), so daß während einer Zeitspanne, innerhalb der das erste und zweite Erfassungssignal (OP, ON) ausgegeben werden zu einer Zeit eines Übergangs des Datenausgabesignals von einem ersten logischen Pegel auf einen zweiten logischen Pegel oder von dem zweiten logischen Pegel auf den ersten logischen Pegel, eine Ausgabeanschlußspannung des Eingabepuffers (2) geändert ist, wobei ein Strompfad vorgesehen ist bei sowohl dem dritten Transistor (P2) als auch dem vierten Transistor (N2) und verbunden ist mit einem Eingabeanschluß (D) des Eingabepuffers (2).

12. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingabepufferanschlußsteuereinrichtung umfaßt

eine erste Eingabepuffer-Anschlußsteuerschaltung (17a) angeschlossen über die erste Potentialversorgungseinrichtung (VDD) und die zweite Potentialversorgungseinrichtung (VSS) zum Steuern einer Spannung an einem Ausgabeanschluß des Eingabepuffers; und

eine zweite Eingabepuffer-Anschlußsteuerschaltung (17b) angeschlossen über die erste Potentialversorgungseinrichtung (VDD) und die zweite Potentialversorgungseinrichtung (VSS) zum Steuern einer Spannung an einem Eingabeanschluß des Eingabepuffers (2).

13. Integrierte Halbleiterschaltung nach Anspruch 12, dadurch gekennzeichnet, daß die erste Eingabepuffer-Anschlußsteuerschaltung (17a) eine Reihenschaltung eines ersten Kondensators (CP1) und eines ersten Transistors (P1) eines ersten Kanaltyps und eines zweiten Transistors (N1) eines zweiten Kanaltyps und eines zweiten Kondensators (CN1) umfaßt, und ein Strompfad vorgesehen ist zwischen dem ersten und zweiten Transistor und verbunden ist mit einem Ausgabeanschluß des Eingabepuffers (2).

14. Integrierte Halbleiterschaltung nach Anspruch 12, dadurch gekennzeichnet, daß die zweite Eingabepuffer-Anschlußsteuerschaltung (17b) eine Reihenschaltung eines dritten Kondensators (CP2) und eines dritten Transistors (P2) eines ersten Kanaltyps und eines vierten Transistors (N2) eines zweiten Kanaltyps und eines vierten Kondensators (CN2) umfaßt, und ein Strompfad gebildet ist zwischen dem dritten Transistor (P2) und dem vierten Transistor (N2), welcher verbunden ist mit einem Eingangsanschluß des Eingabepuffers (2).

15. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das erste und zweite Erfassungssignal Zeittaktimpulse sind.