DE3851487T2

DE3851487T2 - Schneller CMOS-Ausgangspuffer mit niedriger Störspannung.

Info

Publication number: DE3851487T2
Application number: DE3851487T
Authority: DE
Inventors: Donald M Walters
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-07-22
Filing date: 1988-06-27
Publication date: 1995-05-11
Anticipated expiration: 2008-06-28
Also published as: EP0300229A3; JP2925552B2; DE3851487D1; JPS6449316A; EP0300229A2; EP0300229B1; US4806794A

Description

Diese Erfindung bezieht sich allgemein auf Komplementär-Metalloxid- Halbleiter-(CMOS) - Ausgangspufferschaltungen und insbesondere auf einen verbesserten CMOS-Ausgangspuffer, welcher eine höhere Betriebsgeschwindigkeit und eine höhere Unempfindlichkeit gegenüber Rauschen aufweist.
In der allgemeinen Praxis ist es oft erforderlich, mehr als einen einzigen Schaltungstyp oder Logiktyp in einem elektrischen System zu verwenden. Zum Beispiel kann eine CMOS-Zentralverarbeitungseinheit (CPU) eine Schnittstelle über Busse mit peripheren Einheiten bilden, die angepaßt sind, um Transistor-Transistor-Logik-(TTL)-Logikpegel zu empfangen.
Aus dem US-Patent 4,638,187 ist ein CMOS-Ausgangspuffer gemäß dem Oberbegriff des unabhängigen Anspruchs 1 bekannt, welcher einen hohen Treiberstrom mit niedriger Ausgangssignalverzerrung gewährleistet. Dieser Ausgangspuffer des Standes der Technik weist eine Pull-Up-Schaltung und eine Pull-Down-Schaltung auf, welche Schaltstromspitzen über die Zeit verteilen. Die Pull-Up-Schaltung enthält einen P-Kanal-FET und einen N- Kanal-FET, welche parallel zwischen einem Ausgangsanschluß und der Versorgungsspannung verbunden sind, wobei zwischen den Gates der N- Kanal und P-Kanal-FETs ein Inverter verbunden ist, um die richtige Phase für den P-Kanal-FET sowie verzögertes Einschalten des P-Kanal- FET bezüglich des Einschaltens des N-Kanal-FET zu gewährleisten. Die Pull-Down-Schaltung beinhaltet ein Paar von N-Kanal-FETs, die parallel zwischen dem Ausgangsanschluß und Erde verbunden sind, sowie einen Verzögerungswiderstand zwischen ihren Gates, so daß das Einschalten des einen N-Kanal-FETs bezüglich des anderen verzögert ist.
Somit sind bisher Ausgangspufferschaltungen bereitgestellt worden, welche es Schaltungen ermöglichen, CMOS-Logikpegel zu empfangen und Ausgangssignale bereitzustellen, die TTL-kompatibel sind. Jedoch sind die Ausgangssignale, welche solche Schaltungen erzeugen, anfällig gegenüber Schwingungen (induktives Überschwingen), welches durch Rauschen auf einer Versorgungsbusleitung oder einer Erdbusleitung einer integrierten Schaltungsvorrichtung oder durch Übersprechen verursacht wird, wodurch ihre Betriebsgeschwindigkeit herabgesetzt wird und/oder eine fehlerhafte Ausgabe verursacht wird.
Es wäre daher wünschenswert, einen verbesserten CMOS-Ausgangspuffer mit minimalem Überschwingen oder Übersprechen in seinen Ausgangssignalen bereitzustellen. Es wäre auch zweckdienlich, einen solchen CMOS-Ausgangspuffer bereitzustellen, welcher kurze Ausbreitungsverzögerungen aufweist, wodurch eine schnelle Betriebsgeschwindigkeit bereitgestellt wird.
Es ist demgemäß ein allgemeines Ziel der vorliegenden Erfindung, einen verbesserten CMOS-Ausgangspuffer bereitzustellen, welcher relativ einfach und wirtschaftlich herzustellen und zusammenzubauen ist, der jedoch die Nachteile der Ausgangspuffer des Standes der Technik überwindet.
Es ist ein Ziel der vorliegenden Erfindung, einen verbesserten CMOS- Ausgangspuffer bereitzustellen, welcher minimales Überschwingen oder Übersprechen in seinen Ausgangssignalen aufweist.
Es ist ein weiteres Ziel der vorliegenden Erfindung, einen verbesserten CMOS-Ausgangspuffer bereitzustellen, welcher kurze Ausbreitungsverzögerungen und eine hohe Unempfindlichkeit gegenüber Rauschen aufweist, wodurch eine schnelle Betriebsgeschwindigkeit gewährleistet wird.
Es ist auch ein weiteres Ziel der vorliegenden Erfindung, einen CMOS- Ausgangspuffer bereitzustellen, welcher eine transiente Pull-Up-Schaltung, eine transiente Pull-Down-Schaltung und eine Halteschaltung aufweist.
Es ist noch ein weiteres Ziel der vorliegenden Erfindung, einen CMOS- Ausgangspuffer bereitzustellen, der aus einer Halteschaltung gebildet ist, welche eine Verzögerungsschaltung aufweist, die auf hohe und niedrige Treiberfreigabeimpulssignale zum Verzögern des Einschaltens des N- Kanal-Ausgangstreibertransistors in der Halteschaltung anspricht, bis nachdem der Ausgangsknoten einen Hoch-/Niedrig-Übergang gemacht hat.
Diese Ziele werden in einem CMOS-Ausgangspuffer gemäß den kennzeichnenden Merkmalen von Anspruch 1 erreicht. Weitere vorteilhafte Ausführungsbeispiele können den Unteransprüchen entnommen werden.
Die neuen Merkmale der Erfindung zusammen mit weiteren Zielen und Vorteilen werden besser von der folgenden Beschreibung verstanden werden, wenn sie in Verbindung mit der begleitenden Zeichnung betrachtet wird.
In dieser Zeichnung zeigen:
Fig. 1 ein schematisches Schaltungsdiagramm einer CMOS-Ausgangsschaltung, welche gemäß den Prinzipien der vorliegenden Erfindung konstruiert ist;
Fig. 2(a)-2 (h) Wellenformen an verschiedenen Punkten in der Schaltung von Fig. 1, die zum Verständnis von deren Betrieb nützlich sind; und
Fig. 3-5 schematische Schaltungsdiagramme alternativer Ausführungsbeispiele der vorliegenden Erfindung.
Nun Bezug nehmend auf die Zeichnungen, ist in Fig. 1 ein schematisches Schaltungsdiagramm eines schnellen, schwach rauschenden CMOS- Ausgangspuffers 10 der vorliegenden Erfindung gezeigt. Der Ausgangspuffer 10 enthält eine Halteschaltung 12, eine transiente Pull-Up-Schaltung 14 und eine transiente Pull-Down-Schaltung 16. Der Ausgang der Halteschaltung 12 auf Leitung 18 bei Knoten W ist mit einer Ausgangsanschlußfläche 20 verbunden, welche auf einen hohen oder logischen "1"- Pegel oder einen niedrigen oder logischen "0"-Pegel in Antwort auf Eingangssignale angesteuert wird, welche aus einem hohen Treiberfreigabe-Impulssignal HENB auf Leitung 11 und aus einem niedrigen Treiberfreigabe-Impulssignal LENB auf Leitung 13 bestehen. Wenn es gewünscht wird, die Ausgangsanschlußfläche 20 auf einen hohen Zustand anzusteuern, wird das hohe Treiberfreigabe-Impulssignal HENB geltend gemacht, d. h. HENB = 1. Wenn es gewünscht wird, die Anschlußfläche 20 auf einen niedrigen Zustand anzusteuern, wird das niedrige Treiberfreigabe- Impulssignal LENB geltend gemacht, d. h. LENB = 1. Es sollte jedoch bemerkt werden, daß beide Impulssignale HENB und LENB nicht gleichzeitig geltend gemacht werden sollen.
Die Halteschaltung 12 weist ein R-S-Flip-Flop oder einen Zwischenspeicher auf, der aus einem ersten NOR-Logikgatter 22 und einem zweiten NOR-Logikgatter 24 gebildet ist. Das erste Logikgatter 22 besteht aus einem P-Kanal-MOS-Transistor P1, einem P-Kanal-MOS-Transistor P2, einem N-Kanal-MOS-Transistor N1 und einem N-Kanal-MOS- Transistor N2. Die Source des Transistors P1 ist mit einer Versorgungsspannung oder einem Potential VCC (typischerweise +5,0 Volt) verbunden, sein Gate ist mit dem Gate des Transistors N2 verbunden, und seine Drain ist mit der Source des Transistors P2 verbunden. Das Gate des Transistors P2 ist mit dem Gate des Transistors N1 und mit dem Impulssignal HENB verbunden, und seine Drain ist mit der Drain des Transistors N1 verbunden. Die Source des Transistors N1 ist mit einem Erdpotential verbunden. Die Drain des Transistors N2 ist mit der Drain des Transistors N1 verbunden, und seine Source ist auch mit dem Erdpotential verbunden. Die gemeinsamen Gates der Transistoren P2 und N1 definieren einen ersten Eingang des Logikgatters 22, und die gemeinsamen Gates der Transistoren P1 und N2 definieren einen zweiten Eingang des Logikgatters 22. Die gemeinsamen Drains der Transistoren N1 und N2 definieren den Ausgang QB des Logikgatters 22.
In ähnlicher Weise besteht das zweite Logikgatter 24 aus einem P-Kanal- MOS-Transistor P3, einem P-Kanal-MOS-Transistor P4, einem N-Kanal- MOS-Transistor N3 und einem N-Kanal-MOS-Transistor N4. Die Source des Transistors P3 ist mit dem Versorgungspotential verbunden, sein Gate ist mit dem Gate des Transistors N4 verbunden, und seine Drain ist mit der Source des Transistors P4 verbunden. Das Gate des Transistors P4 ist mit dem Gate des Transistors N3 verbunden und mit dem Impulssignal LENB, und seine Drain ist mit der Drain des Transistors N3 verbunden. Die Source des Transistors N3 ist mit dem Erdpotential verbunden. Die Drain des Transistors N4 ist mit der Drain des Transistors N3 verbunden, und seine Source ist ebenso mit dem Erdpotential verbunden. Die gemeinsamen Gates der Transistoren P4 und N3 definieren einen ersten Eingang des Logikgatters 24, und die gemeinsamen Gates der Transistoren P3 und N4 definieren einen zweiten Eingang des Logikgatters 24. Die gemeinsamen Drains der Transistoren N3 und N4 definieren den Ausgang Q des Logikgatters 24.
Der erste Eingang des Logikgatters 22 ist mit der Leitung 11 zum Empfangen des Impulssignals HENB verbunden, und der zweite Eingang des Logikgatters 22 ist mit dem Ausgang Q des Logikgatters 24 verbunden. Der erste Eingang des Logikgatters 24 ist mit der Leitung 13 zum Empfangen des Impulssignals LENB verbunden, und der zweite Eingang des Logikgatters 24 ist mit dem Ausgang QB des Logikgatters 22 verbunden.
Die Halteschaltung 12 weist ferner ein erstes NAND-Logikgatter 26 und ein zweites NAND-Logikgatter 28 auf. Das Logikgatter 26 besteht aus einem P-Kanal-MOS-Transistor P5, einem P-Kanal-MOS-Transistor P6, einem N-Kanal-MOS-Transistor N5 und einem N-Kanal-MOS-Transistor N6. Die Source des Transistors P5 ist mit dem Versorgungspotential VCC verbunden, sein Gate ist mit dem Hochimpedanz-Steuersignal HIZB auf Leitung 15 verbunden, und seine Drain ist mit der Drain des Transistors N5 verbunden. Die Source des Transistors P6 ist ebenso mit dem Versorgungspotential VCC verbunden, sein Gate ist mit dem Ausgang QB des Logikgatters 22 verbunden, und seine Drain ist mit der Drain des Transistors P5 verbunden. Die Drain des Transistors N5 ist mit den gemeinsamen Drains der Transistoren P5 und P6 verbunden, sein Gate ist mit dem Hochimpedanz-Signal HIZB verbunden, und seine Source ist mit der Drain des Transistors N6 verbunden. Das Gate des Transistors N6 ist mit dem Gate des Transistors P6 verbunden, und ihre Source ist mit dem Erdpotential verbunden. Die gemeinsamen Gates der Transistoren P5 und N5 definieren einen ersten Eingang des Logikgatters 26, und die gemeinsamen Gates der Transistoren P6 und N6 definieren einen zweiten Eingang des Logikgatters 26. Die gemeinsamen Drains der Transistoren P5 und P6 definieren den Ausgang des Logikgatters 26 am Knoten Y.
In ähnlicher Weise besteht das Logikgatter 28 aus einem P-Kanal-MOS- Transistor P7, einem P-Kanal-MOS-Transistor P8, einem N-Kanal-MOS- Transistor N7 und einem N-Kanal-MOS-Transistor N8. Die Source des Transistors P7 ist mit dem Versorgungspotential VCC verbunden, sein Gate ist mit dem Hochimpedanz-Steuersignal HIZB auf der Leitung 15 verbunden, und seine Drain ist mit Drain des Transistors N7 verbunden. Die Source des Transistors P8 ist mit dem Versorgungspotential VCC verbunden, sein Gate ist mit dem Ausgang Q des Logikgatters 24 verbunden, und seine Drain ist mit der Drain des Transistors P7 verbunden. Die Drain des Transistors N7 ist mit den gemeinsamen Drains der Transistoren P7 und P8 verbunden, sein Gate ist mit dem Hochimpedanz-Steuersignal HIZB verbunden, und seine Source ist mit der Drain des Transistors N8 verbunden. Das Gate des Transistors N8 ist mit dem Gate des Transistors P8 verbunden, und seine Source ist mit dem Erdpotential verbunden. Die gemeinsamen Gates der Transistoren P7 und N7 definieren einen ersten Eingang des Logikgatters 28, und die gemeinsamen Gates der Transistoren P8 und N8 definieren einen zweiten Eingang des Logikgatters 28. Die gemeinsamen Drains der Transistoren P7 und P8 definieren den Ausgang des Logikgatters 28 am Knoten Z.
Der erste Eingang des Logikgatters 26 ist mit der Leitung 15 zum Empfangen des Hochimpedanz-Signals HIZB verbunden, und der zweite Eingang des Logikgatters 26 ist mit dem Ausgang QB des Logikgatters 22 verbunden. Der erste Eingang des Logikgatters 28 ist ebenso mit der Leitung 15 zum Empfangen des Hochimpedanz-Steuersignals HIZB verbunden, und der zweite Eingang des Logikgatters 28 ist mit dem Ausgang Q des Logikgatters 24 verbunden.
Die Halteschaltung 12 weist ferner eine erste Halteausgang-Treibervorrichtung, die aus einem P-Kanal-MOS-Transistor P11 gebildet ist, und eine zweite Halteausgang-Treibervorrichtung auf, welche aus einem N- Kanal-MOS-Transistor N11 gebildet ist. Der zweite Halteausgang-Treibertransistor N11 hat zu ihm gehörig eine Beschleunigungsschaltungseinrichtung, welche auf das Impulssignal HENB zum schnellen Abschalten des Transistors N11 anspricht, wenn der Ausgangsknoten W den Hoch- Niedrig-Übergang durchführt. Die Beschleunigungsschaltungseinrichtung besteht aus einem Paar von N-Kanal-MOS-Transistoren N9, N10 und einem Paar von P-Kanal-MOS-Transistoren P9, P10. Die Gates der Transistoren P9 und N9 sind miteinander verbunden sowie mit dem Impulssignal HENB auf der Leitung 11. Die Source des Transistors P9 ist mit dem Versorgungspotential VCC verbunden, und seine Drain ist mit der Source des Transistors P10 verbunden. Die Gates der Transistoren P10 und N10 sind miteinander verbunden sowie mit dem Ausgang des Knotens Y des Logikgatters 26. Die Drain des Transistors P10 ist mit den gemeinsamen Drains der Transistoren N9 und N10 verbunden und mit dem Gate des Transistors N11. Die Sources der Transistoren N9 und N10 sind ebenso miteinander verbunden sowie mit einer Leitung 17 zum Empfangen einer niedrighaltenden Versorgungsspannung HVSS, typischerweise bei null Volt.
Die Source des ersten Halteausgang-Treibertransistors P11 ist mit dem Versorgungspotential VCC verbunden, sein Gate ist mit dem Ausgang des Knotens Z des Logikgatters 28 verbunden, und seine Drain ist mit der Drain des Transistors N11 am Ausgangsknoten W verbunden. Die Source des zweiten Halteausgang-Treibertransistors N11 ist mit der niedrighaltenden Versorgungsspannung HVSS auf der Leitung 17 verbunden. Die gemeinsamen Drains der Transistoren P11 und N11 sind weiterhin mit der Ausgangsanschlußfläche 20 über die Leitung 18 verbunden. Die Anschlußfläche 20 definiert den Ausgang des Ausgangspuffers 10.
Die transiente Pull-Up-Schaltung 14 weist einen ersten CMOS-Inverter 11, der aus einem P-Kanal-MOS-Transistor P12 und einem N-Kanal-MOS- Transistor N12 gebildet ist, einen zweiten CMOS-Inverter I2, der aus einem P-Kanal-MOS-Transistor P13 und einem N-Kanal-MOS-Transistor N13 gebildet ist, und eine transiente Pull-Up-Ausgang-Treibervorrichtung auf, welche aus einem N-Kanal-MOS-Transistor N16 gebildet ist. Die gemeinsamen Gates der Transistoren P12 und N12 definieren den Eingang des ersten Inverters 11 und sind mit der Leitung 11 zum Empfangen des Impulssignals HENB verbunden. Die gemeinsamen Drains der Transistoren P12 und N12 definieren den Ausgang des ersten Inverters I1 und sind mit den gemeinsamen Gates der Transistoren P13 und N13 verbunden, wobei der Eingang des zweiten Inverters 12 festgelegt wird. Die gemeinsamen Drains der Transistoren P13 und N13 definieren den Ausgang des zweiten Inverters I2 und sind mit dem Gate des Pull-Up- Ausgang-Treibertransistors N16 verbunden. Die Source des Transistors N16 ist mit einer Leitung 19 zum Empfangen einer hohen transienten Versorgungsspannung TVCC bei typischerweise +5,0 Volt verbunden, und seine Drain ist mit der Drain des zweiten Halteausgang-Treibertransistors N11 verbunden.
Die transiente Pull-Down-Schaltung 16 weist einen dritten CMOS-Inverter I3, der aus einem P-Kanal-MOS-Transistor P14 und einem N-Kanal-MOS- Transistor N14 gebildet ist, einen vierten CMOS-Inverter I4, der aus einem P-Kanal-MOS-Transistor P15 und einem N-Kanal-MOS-Transistor N15 gebildet ist, und eine transiente Pull-Down-Ausgang-Treibervorrichtung auf, welche aus einem N-Kanal-MOS-Transistor N17 gebildet ist. Die gemeinsamen Gates der Transistoren P14, N14 definieren den Eingang des dritten Inverters I3 und sind mit der Leitung 13 zum Empfangen des Impulssignals LENB verbunden. Die gemeinsamen Drains der Transistoren P14 und N14 definieren den Ausgang des dritten Inverters I3 und sind mit den Gates der Transistoren P15 und N15 verbunden, wobei der Eingang des vierten Inverters I4 definiert wird. Die gemeinsamen Drains der Transistoren P15 und N15 definieren den Ausgang des vierten Inverters I4 und sind mit dem Gate des Pull-Down- Ausgang-Treibertransistors N17 verbunden. Die Source des Transistors N17 ist mit einer Leitung 21 zum Empfangen einer niedrigen transienten Versorgungsspannung TVSS bei typischerweise null Volt verbunden, und ihre Drain ist mit der Drain des ersten Halteausgang-Treibertransistors P11 verbunden.
Der Ausgangspuffer 10 weist ferner einen ersten diodenverbundenen N- Kanal-MOS-Transistor N18 und einen zweiten diodenverbundenen N- Kanal-MOS-Transistor N19 auf. Die Drain des Transistors N18 ist mit dem Versorgungspotential VCC verbunden, und sein Gate und seine Source sind mit der Leitung 11 zum Empfangen des Impulssignals HENB verbunden. Der Transistors N18 funktioniert als eine Diode, um zu verhindern, daß Impulssignale HENB die MOSFET-Schwellenspannung VT über dem Erdpotential unmittelbar nach dem Einschalten überschreiten. In ähnlicher Weise funktioniert der Transistor N19 als eine Diode, um zu verhindern, daß das Impulssignal LENB die MOSFET-Schwellenspannung VT über dem Erdpotential unmittelbar nach dem Einschalten überschreitet.
Der Ausgangspuffer 10 weist ferner einen N-Kanal-MOS-Transistor N20 auf, dessen Drain mit der Leitung 11 verbunden ist, dessen Gate mit der Leitung 13 verbunden ist, und dessen Source mit dem Erdpotential verbunden ist. Der Transistor N20 funktioniert, um zu verhindern, daß sich widersprechende Treibersignale an die Ausgangsanschlußfläche 20 aufgrund der gleichzeitigen Geltendmachung eines hohen Logikpegels auf beiden Leitungen 11 und 13 während des Einschaltens angelegt werden.
In dem Fall, daß diese Bedingung eintritt, ist der Transistor N20 so entworfen, um das Impulssignal HENB herabzusetzen, so daß es auf einen niedrigen Logikpegel gezogen wird, wodurch ein sich widersprechendes Ansteuern am Knoten W verhindert wird.
Wie zuvor diskutiert, wird entweder das Impulssignal HENB oder LENB geltend gemacht, um die Ausgangsanschlußfläche 20 auf einen jeweiligen hohen oder niedrigen Logikzustand anzusteuern. Sie sollen jedoch nicht gleichzeitig geltend gemacht werden. Wenn die Impulssignale HENB und LENB niedrig sind und das Hochimpedanz-Signal HIZB geltend gemacht wird (HIZB = niedrig), werden alle Transistoren, deren Drains mit dem Knoten W verknüpft sind (N16, N17, P11 und N11) abgeschaltet, um den Ausgangsknoten W und die Anschlußfläche 20 in einem Hochimpedanzzustand zu halten. Während der Puffer 10 freigegeben wird, um die Anschlußfläche 20 anzusteuern, wird das Hochimpedanzsignal HIZB (HIZB = hoch) nicht geltend gemacht werden, um zu erlauben, daß die Halteschaltung 12 auf die Impulssignale HENB und LENB anspricht.
Um ein Verständnis des Betriebs des schnellen schwach rauschenden CMOS-Puffers 10 der vorliegenden Erfindung zu gestatten, wird nun auf die Fig. 2(a) bis 2(h) der Zeichnung Bezug genommen, welche die Wellenformen veranschaulichen, die an verschiedenen Punkten in der Pufferschaltung von Fig. 1 erscheinen. Es wird anfänglich angenommen, daß das Hochimpedanzsignal HIZB nicht geltend gemacht wird (HIZB = hoch), und zwar zu den Zeiten t1a bis t8. Dies ist in Fig. 2(a) gezeigt. Es wird weiter angenommen, daß der erste Halteausgang-Treibertransistor P11 ausgeschaltet ist, die zweite Halteausgang-Treibervorrichtung N11 ausgeschaltet ist, und die Transistoren N16 und N17 ebenso ausgeschaltet sind. Dies ist jeweils in den Fig. 2(e) bis 2(h) veranschaulicht. Unter dieser Bedingung ist der Ausgangsknoten W bei einem Hochimpedanz- Logikzwischenzustand, wie aus der Fig. 2(d) gesehen werden kann.
Wenn das niedrige Treiberimpuls-Freigabesignal LENB (LENB = hoch) zum Zeitpunkt t1 geltend gemacht wird, wird der transiente Pull-Down- Ausgang-Treibertransistor N17 schnell eingeschaltet, und der transiente Pull-Up-Ausgang-Treibertransistor N16 wird ausgeschaltet bleiben. Dies ist in den Fig. 2(f) und 2(e) verdeutlicht. Dies vermeidet gemeinsame Ströme in den Transistoren N16 und N17 aufgrund ihrer gleichzeitigen Leitung, wodurch eine parasitäre Last und eine Ausbreitungsverzögerung reduziert wird. Wenn der Transistor N17 eingeschaltet wird, führt er die "Pull-Down"-Funktion aus, indem ein Strompfad zur niedrigen transienten Versorgungsspannung TVSS bereitgestellt wird, welcher den Ausgangsknoten W und die Anschlußfläche 20 auf einen niedrigen Logikpegel zieht. Dies ist in Fig. 2(d) zum Zeitpunkt t2 gezeigt. Zu diesem Zeitpunkt hat der Halteausgang-Treibertransistor N11 noch nicht begonnen, einzuschalten. Somit werden Rauschspitzen, die auf der niedrigen transienten Versorgungsspannung TVSS in der Leitung 21 während des Hoch- Niedrig-Übergangs erzeugt werden, von der niedrighaltenden Versorgungsspannung HVSS in der Halteschaltung durch den Transistor N11 isoliert.
Danach wird zum Zeitpunkt t3 (Fig. 2(h)) der Transistor N11 eingeschaltet, nachdem der Ausgangsknoten W oder die Anschlußfläche 20 den Hoch-Niedrig-Übergang bereits gemacht hat. Die Logikgatter 22 24, 26 und die Halteschaltung-Beschleunigungseinrichtung (Vorrichtungen N9, P9, N10, P10) dienen als eine Verzögerungseinrichtung zum Verzögern des Einschaltens des Transistors N11, da das Impulssignal LENB durch diese Logikgatter laufen muß, bevor es das Gate des Transistors N11 erreicht.
Wenn das Impulssignal HENB zum Zeitpunkt t4 geltend gemacht wird (HENB = 1), wird der transiente Pull-Up-Ausgang-Treibertransistor N16 schnell einschalten und der Transistor N17 wird ausgeschaltet bleiben. Dies kann aus den Fig. 2(b), 2(e) und 2(f) gesehen werden. Dies vermeidet wiederum gemeinsame Ströme in den Transistoren N16 und N17. Weiterhin wird aus der Fig. 2(h) bemerkt werden, daß der zweite Halteausgang-Treibertransistor N11 schnell durch die Geltendmachung des Impulssignals HENB ausgeschaltet wird. Dieses schnelle Ausschalten des Transistors N11 wird durch die Beschleunigungseinrichtung erreicht, die durch die Transistoren P9, N9, P10 und N10 gebildet ist. Dies vermeidet gemeinsame Ströme in den Transistoren N16 und N11 wegen ihrer gemeinsamen Leitung, wodurch eine Verzögerung im Niedrig-Hoch-Übergang reduziert wird, die transienten Versorgungsströme herabgesetzt werden und ein Eindringen von Rauschen in die niedrighaltende Versorgungsspannung HVSS vermieden wird. Wenn der Transistor N16 eingeschaltet wird, führt er die "Pull-Up"-Funktion aus, indem er einen Strom zum Ausgangsknoten W von der hochtransienten Versorgungsspannung TVCC bereitstellt. Dies ist in Fig. 2(d) veranschaulicht. Zu diesem Zeitpunkt hat der erste Halteausgang-Treibertransistor P11 noch nicht begonnen, einzuschalten. Danach wird zum Zeitpunkt t5 der Transistor P11 eingeschaltet werden, um einen hohen Logikpegel am Ausgangsknoten W zu halten. Dies ist in Fig. 2(g) gezeigt.
Wenn das Signal LENB erneut zum Zeitpunkt t6 geltend gemacht wird, wird die Operation identisch zu der vorher beschriebenen sein, außer für den Transistor P11. Wie in Fig. 2(g) gesehen werden kann, gibt es eine Verzögerung beim Ausschalten des Transistors P11 bis zum Zeitpunkt t7. Diese Verzögerung wird durch die gleichen Logikgatter 24 und 28 verursacht welche als die Verzögerungseinrichtung funktionieren. Somit wird der transiente Pull-Down-Ausgang-Treibertransistor N17 eingeschaltet, wenn der erste Halteausgang-Treibertransistor P11 ausgeschaltet wird, wodurch ein gemeinsamer Strom erzeugt wird. Jedoch wird dadurch, daß die Größe des Transistors P11 viel kleiner als die Größe des Transistors N17 gemacht wird, der gemeinsame Strom sehr klein sein, wodurch eine vernachlässigbare Verzögerung verursacht wird.
Damit kann aus der vorangegangenen Beschreibung des Betriebs gesehen werden, daß die transienten Ausgangstreiber-Transistoren N16 und N17 den Ausgangsknoten W nur für die Dauer der jeweiligen Impulse A (Fig. 2(b)) und B (Fig. 2(c)) ansteuern und daß die transienten Pull-Up- und Pull-Down-Schaltungen für eine minimale Ansteuerverzögerung optimiert werden können, wobei eine Endsteuerverzögerung eine relativ geringe Angelegenheit wegen der Trennung dieser Impulse ist. Danach werden die Ausgangstreiber-Transistoren N11 und P11 in der Halteschaltung 12 verwendet, um die Ansteuerung mit relativ kleineren Vorrichtungen als die transienten Ausgangstreibervorrichtungen aufrecht zu erhalten. Da die kleineren Vorrichtungen eine höhere Impedanz haben, wird jegliches induktive Überschwingen oder jegliche Oszillation nachfolgend dem Auftreten des Ausgangs-Übergangs schneller gedämpft werden als bei jenen Konstruktionen, die nur transiente Ausgangsvorrichtungen zum Aufrechterhalten der Ansteuerung verwenden. Weiterhin können in integrierten Schaltungen, welche eine Vielzahl dieser Ausgangspuffer 10 enthalten, die hohe transiente Versorgungsspannung TVCC und die niedrige transiente Versorgungsspannung TVSS gemeinsam genutzt werden, ohne ein Versorgungsspannungs-induziertes Übersprechen zwischen den Ausgangspuffern zu erzeugen, da die niedrighaltende Versorgungsspannung HVSS und die Versorgungsspannung VCC von der hohen transienten Versorgungsspannung TVCC und der niedrigen transienten Versorgungsspannung TVSS am Ausgangsknoten W getrennt oder isoliert sind. Wenn die Ausgangspuffer einen einzelnen Bus bilden, können das niedrighaltende Versorgungspotential HVSS auf der Leitung 17 und die niedrige transiente Versorgungsspannung TVSS auf der Leitung 21 zusammengeknüpft werden, da das Problem eines solchen Übersprechens nicht existieren würde.
Nun Bezug nehmend auf Fig. 3 ist dort ein schematisches Schaltungsdiagramm eines alternativen Ausführungsbeispiels eines CMOS-Ausgangspuffers gezeigt, der gemäß der vorliegenden Erfindung konstruiert ist. Da die Schaltung von Fig. 3 im wesentlichen identisch zur Schaltung von Fig. 1 ist, werden nun nur die Unterschiede diskutiert. In Serie verbundene Inverter I5 und I6 sind zwischen die Leitungen 13 und dem Gate des Transistors N20 verbunden. Wenn die Leitung 13 auf eine Spannung angesteuert wird, die ausreicht, um die Pull-Down-Schaltung 16a einzuschalten, werden die Inverter I5 und I6 den Transistor N20 veranlassen, einzuschalten, was das Impulssignal HENB auf der Leitung 11 auf eine niedrige Spannung zwingen wird, wodurch das Einschalten der Pull-Up-Schaltung 14a verhindert wird und somit eine sich widersprechende Ansteuerung der Anschlußfläche 20a vermieden wird. Die zwei Inverter I1 und I2 und der N-Kanal-Ausgangstreibertransistor N16 in der Pull-Up-Schaltung 14 von Fig. 1 wurden durch einen einzelnen Inverter I1a, der aus einem P-Kanal-MOS-Transistor P12a und einem N-Kanal- MOS-Transistor N12a gebildet ist und durch einen transienten P-Kanal- Ausgangstreibertransistor P16a ersetzt.
Weiterhin wurde der N-Kanal-Ausgangstreibertransistor N17 von Fig. 1 durch einen kleineren N-Kanal-Transistor N17a und einen P-Kanal-Transistor P17a ersetzt. Dies dient dazu, das Überschwingen am Ausgangsknoten W nachfolgend einem Hoch-Niedrig-Übergang zu eliminieren und um den Spitzentransientenstrom von der niedrigen Transientenversorgungsspannung TVSS zu reduzieren. Die Source des Transistors P17a ist mit dem Ausgangsknoten W verbunden, sein Gate ist mit dem Ausgang des Inverters I3a verbunden, und seine Drain ist mit der Leitung 21 verbunden. Es sollte auch bemerkt werden, daß die niedrighaltende Versorgungsspannung HVSS und die niedrige transiente Versorgungsspannung TVSS an der Leitung 21 zusammengeknüpft sind.
Wenn das Impulssignal LENB geltend gemacht wird, wird der Transistor P17a eingeschaltet und nimmt den Strom in der niedrigen transienten Versorgungsspannung TVSS nahe einem Spitzenpegel auf, wohingegen er zum gleichen Zeitpunkt den Spannungspegel am Ausgangsknoten W reduziert. Sobald der Transistor N17a beginnt einzuschalten, beginnt der Transistor P17a auszuschalten wegen des abnehmenden Ausgangsspannungspegels. Somit bleibt der Gesamtstrom von der niedrigen transienten Versorgungsspannung TVSS im wesentlichen während des Übergangs konstant. Demzufolge wird der Spannungspegel der niedrigen transienten Versorgungsspannung TVSS schnell auf Null zurückgeführt, um Schwingungen in der niedrigen transienten Versorgungsspannung TVSS zu reduzieren sowie Überschwingen am Ausgangsknoten zu reduzieren. Weiterhin stellt die kleinere Größe des Transistors N17a eine größere Impedanz bereit, die zusätzlich Oszillation dämpft. Außer diesen Änderungen ist der Betrieb der Schaltung in Fig. 3 identisch mit der Schaltung von Fig. 1.
Nun Bezug nehmend auf Fig. 4 ist dort ein schematisches Schaltungsdiagramm eines weiteren alternativen Ausführungsbeispiels eines CMOS- Ausgangspuffers gezeigt, der gemäß der vorliegenden Erfindung konstruiert ist. Die Schaltung von Fig. 4 ist im wesentlichen identisch mit der Schaltung von Fig. 3, außer daß das niedrighaltende Versorgungspotential HVSS auf der Leitung 17 von der niedrigen transienten Versorgungsspannung TVSS auf der Leitung 21 getrennt ist. Außer dieser Änderung sind die Schaltungskomponenten und ihr Betrieb in Fig. 4 identisch mit der Schaltung von Fig. 3 und wird somit nicht wiederholt werden.
In Fig. 5 ist ein schematisches Schaltungsdiagramm eines weiteren Ausführungsbeispiels eines CMOS-Ausgangspuffers gezeigt, der gemaß der vorliegenden Erfindung konstruiert ist. Die Schaltung von Fig. 5 ist im wesentlichen identisch mit der Schaltung von Fig. 3, außer daß der P- Kanal-Transistor P17a eliminiert worden ist, um Kosten zu reduzieren. Außer diesem Unterschied sind die Schaltungskomponenten und ihr Betrieb in Fig. 5 identisch mit der Schaltung von Fig. 3 und werden somit nicht noch einmal diskutiert werden.
Während der transiente Pull-Up-Ausgang-Treibertransistor N16 von Fig. 1 als ein N-Kanal-MOS-Transistor gezeigt worden ist, sollte durch den Fachmann erkannt werden, daß dieser Transistor durch einen P-Kanal- MOS-Transistor oder einen Bipolartransistor ersetzt werden könnte. In ähnlicher Weise könnte der transiente Pull-Down-Ausgang-Treibertransistor N17 von Fig. 1 durch einen P-MOS-Transistor oder einen Bipolartransistor ersetzt werden.
Aus der vorangegangenen detaillierten Beschreibung kann somit gesehen werden, daß die vorliegende Erfindung einen verbesserten CMOS-Ausgangspuffer bereitstellt, welcher aus einer transienten Pull-Up-Schaltung, einer transienten Pull-Down-Schaltung und einer Halteschaltung gebildet ist. Der Ausgangspuffer der vorliegenden Erfindung hat eine hohe Betriebsgeschwindigkeit und eine hohe Unempfindlichkeit gegenüber Rauschen.

Claims

1. CMOS-Ausgangspuffer, der aufweist:

- eine transiente Pull-Up-Schaltungseinrichtung (14),

- die einen transienten Pull-Up-Ausgangstreibertransistor (N16) aufweist,

- wobei seine Hauptelektroden mit einer hoch-transienten Versorgungsspannung (TVCC) bzw. mit einem Ausgangsknoten (20) verbunden sind und

- wobei seine Steuerelektrode gekoppelt ist, um ein hohes Treiber-Freigabeimpulssignal (HENB) zu empfangen, und

- die auf das hohe Treiber-Freigabeimpulssignal (HENB) zum Erzeugen eines Übergangs von einem niedrigen Logikpegel zu einem hohen Logikpegel an dem Ausgangsknoten (20) antwortet;

- eine transiente Pull-Down-Schaltungseinrichtung (16),

- die einen transienten Pull-Down-Ausgangstreibertransistor (N 17) aufweist,

- dessen Hauptelektroden mit einer niedrig-transienten Versorgungsspannung (TVSS) bzw. mit dem Ausgangsknoten (20) verbunden ist und

- wobei seine Steuerelektrode gekoppelt ist, um ein niedriges Treiber-Freigabeimpulssignal (LENB) zu empfangen, und

- die auf das niedrige Treiber-Freigabeimpulssignal (LENB) zum Erzeugen eines Übergangs vom hohen Logikpegel zum niedrigen Logikpegel am Ausgangsknoten (20) antwortet;

- eine Halteschaltungseinrichtung (12),

- die einem p-Kanal-Ausgangstreibertransistor (P11) aufweist,

- dessen Source-Elektrode mit einem Versorgungspotential (Vcc) und dessen Drain-Elektrode mit dem Ausgangsknoten (20) verbunden ist,

- sowie einen n-Kanal-Ausgangstreibertransistor (N11),

- dessen Source-Elektrode mit einer niedrig-haltenden Versorgungsspannung (HVSS) und dessen Drain-Elektrode mit dem Ausgangsknoten (20) verbunden ist, und

- die auf die hohen und niedrigen Treiber-Freigabeimpulssignale (HENB, LENB) antwortet zum Halten des Ausgabeknotens (20) am hohen Logikpegel, nachdem der Ausgangsknoten (20) den niedrig-auf-hoch-Übergang gemacht hat, und zum Halten des Ausgangsknotens (20) an dem niedrigen Logikpegel, nachdem der Ausgangsknoten (20) den hoch-auf-niedrig-Übergang gemacht hat,

- die weiterhin eine Beschleunigungseinrichtung (N9, P9, N10, P10) aufweist, die auf das hohe Treiber-Freigabeimpulssignal (HENB) antwortet, zum schnellen Abschalten des n-Kanal-Ausgangstreibertransistors (N11), wenn der Ausgangsknoten (20) den niedrig-auf-hoch-Übergang macht, und

- die weiterhin eine Verzögerungseinrichtung (22, 24, 26, 28) aufweist, die auf die hohen (HENB) und niedrigen (LENB) Treiber-Freigabeimpulssignale antwortet, zum Verzögern des Einschaltens des N-Kanal-Ausgangstreibertransistors (N11), und zwar so lange bis der Ausgangsknoten (20) den hoch-auf-niedrig-Übergang abgeschlossen hat, dadurch gekennzeichnet, daß

die Verzögerungseinrichtung eine Logikschaltungsanordnung mit NOR- und NAND-Gattern (22, 24; 26, 28) aufweist, die in Reihenfolge mit einem ersten (22) und einem zweiten (24) NOR-Gatter und einem ersten (26) und einem zweiten (28) NAND-Gatter gekoppelt sind, wobei jedes der Logikgatter erste und zweite Eingänge und einen Ausgang aufweist,

- wobei das erste NOR-Gatter (22)

- seinen ersten Eingang mit der hohen Treiber-Freigabeimpulssignalleitung (11) verbunden hat,

- seinen zweiten Eingang mit dem Ausgang (Q) des zweiten NOR-Gatters (24) verbunden hat,

- seinen Ausgang (QB) mit dem ersten Eingang des ersten NAND-Gatters (26) verbunden hat,

- wobei das zweite NOR-Gatter (24)

- seinen ersten Eingang mit der niedrigen Treiber-Freigabeimpulssignalleitung (13) verbunden hat,

- seinen zweiten Eingang mit dem Ausgang (QB) des ersten NOR-Gatters (22) verbunden hat,

- seinen Ausgang (Q) mit dem ersten Eingang des zweiten NAND-Gatters (28) verbunden hat;

- wobei das erste NAND-Gatter (26)

- seinen ersten Eingang mit dem Ausgang (QB) des ersten NOR- Gatters (22) verbunden hat und

- seinen zweiten Eingang mit einer Steuersignalleitung (15) verbunden hat, um ein Steuersignal (HIZB) mit hoher Impedanz zu empfangen,

- und wobei sein Ausgang (Y) mit der Gate-Elektrode des n- Kanal-Ausgangstreibertransistors (N11) gekoppelt ist; und

- wobei das zweite NAND-Gatter (28)

- seinen ersten Eingang mit dem Ausgang (Q) des zweiten NOR- Gatters (24) verbunden hat und

- seinen zweiten Eingang mit der Steuersignalleitung (15) verbunden hat, um das Steuersignal (HIZB) mit hoher Impedanz zu empfangen,

- und sein Ausgang (Z) mit der Gate-Elektrode des p-Kanal-Ausgangstreibertransistors (P11) gekoppelt ist.

2. CMOS-Ausgangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß der transiente Pull-Up-Ausgangstreibertransistor (N16) ein n-Kanal MOS-Transistor ist.

3. CMOS-Ausgangspuffer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der transiente Pull-Down-Ausgangstreibertransistor (N 17) ein n-Kanal MOS-Transistor ist.

4. CMOS-Ausgangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß der transiente Pull-Up-Ausgangstreibertransistor (N16) ein p-Kanal MOS-Transistor ist.

5. CMOS-Ausgangspuffer nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß der transiente Pull-Down-Ausgangstreibertransistor (N17) ein p-Kanal MOS-Transistor ist.

6. CMOS-Ausgangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß der transiente Pull-Up-Ausgangstreibertransistor (N16) ein Bipolar- Transistor ist.

7. CMOS-Ausgangspuffer nach Anspruch 1 oder 6, dadurch gekennzeichnet, daß der transiente Pull-Up-Ausgangstreibertransistor (N17) ein Bipolar-Transistor ist.

8. CMOS-Ausgangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß jedes der ersten und zweiten NOR-Gatter (22, 24) und jedes der ersten und zweiten NAND-Gatter (26, 28) aus einem Paar von p- Kanal MOS-Transistoren (P1, P2; P3, P4; P5, P6; P7, P8) und einem Paar von n-Kanal MOS-Transistoren (N1, N2; N3, N4; N5, N6; N7, N8) gebildet ist.

9. CMOS-Ausgangspuffer nach Anspruch 1, gekennzeichnet durch eine erste Invertereinrichtung (Il, I2), die zwischen der hohen Treiber- Freigabeimpuls-Signalleitung (11) und der Steuerelektrode des transienten Pull-Up-Ausgangstreibertransistors (N16) verbunden ist.

10. CMOS-Ausgangspuffer nach Anspruch 1 oder 9, gekennzeichnet durch zweite Invertereinrichtungen (I3, I4), die zwischen der niedrigen Treiber-Freigabeimpuls-Signalleirung (13) und der Steuerelektrode des transienten Pull-Down-Ausgangstreibertransistors (N17) verbunden sind.

11. CMOS-Ausgangspuffer nach Anspruch 2 und 9, dadurch gekennzeichnet, daß die erste Invertereinrichtung aufweist:

- ein erstes, in Reihe verbundenes MOS-Transistorpaar entgegengesetzter Kanalpolaritäten (N12, P12), wobei deren Gate-Elektroden zum gemeinsamen Empfangen des hohen Treiber-Freigabeimpulssignals (HENB) verbunden sind, wobei deren Drain-Elektroden verbunden sind, um einen ersten gemeinsamen Ausgang bereitzustellen, und wobei deren Source-Elektroden mit dem Versorgungspotential (Vcc) bzw. mit dem Massepotential verbunden sind; und

- ein zweites, in Reihe verbundenes MOS-Transistorpaar entgegengesetzter Kanalpolaritäten (N13, P13), deren Gate-Elektroden zum gemeinsamen Empfangen des Signals verbunden sind, das durch den ersten gemeinsamen Ausgang des ersten, in Reihe verbundenen MOS-Transistorpaars (N12, P12) geliefert wird, deren Drain-Elektroden verbunden sind, um einen gemeinsamen zweiten Ausgang zu der Steuerelektrode des transienten Pull-Up-Ausgangstreibertransistors (N16) bereitzustellen, und deren Source-Elektroden mit der hochtransienten Versorgungsspannung (TVCC) bzw. dem Massepotential verbunden sind.

12. CMOS-Ausgangspuffer nach Anspruch 3 und 10, dadurch gekennzeichnet, daß die zweite Invertereinrichtung aufweist:

- ein drittes, in Reihe verbundenes MOS-Transistorpaar entgegengesetzter Kanalpolaritäten (N14, P14), deren Gate-Elektroden zum gemeinsamen Empfangen des niedrigen Treiber-Freigabeimpulssignals (LENB) verbunden sind, deren Drain-Elektroden verbunden sind, um einen gemeinsamen dritten Ausgang bereitzustellen, und deren Source-Elektroden mit dem Versorgungspotential (Vcc) bzw. dem Massepotential verbunden sind; und

- ein viertes, in Reihe verbundenes MOS-Transistorpaar entgegengesetzter Kanalpolaritäten (N15, P15), deren Gate-Elektroden zum gemeinsamen Empfangen des Signals verbunden sind, das durch den gemeinsamen dritten Ausgang des dritten, in Reihe verbundenen MOS-Transistorpaars (N14, P14) geliefert wird, deren Drain-Elektroden verbunden sind, um einen gemeinsamen vierten Ausgang zu der Steuerelektrode des transienten Pull-Down-Ausgangstreibertransistors (N17) bereitzustellen, und deren Source-Elektroden mit dem Versorgungspotential (Vcc) bzw. der niedrig-transienten Versorgungsspannung (TVSS) verbunden sind.

13. CMOS-Ausgangspuffer nach Anspruch 4 und 9, dadurch gekennzeichnet, daß die erste Invertereinrichtung aufweist:

- ein fünftes, in Reihe verbundenes MOS-Transistorpaar entgegengesetzter Kanalpolaritäten (N12A, P12A), deren Gate-Elektroden zum gemeinsamen Empfangen des hohen Treiber-Freigabeimpulssignals (HENB) verbunden sind, deren Drain-Elektroden verbunden sind, um einen gemeinsamen fünften Ausgang zur Steuerelektrode des transienten Pull-Up-Ausgangstreibertransistors (P16A) bereitzustellen, und deren Source-Elektroden mit der hoch-transienten Versorgungsspannung (TVCC) bzw. mit Masse verbunden sind.

14. CMOS-Ausgangspuffer nach Anspruch 1, gekennzeichnet durch eine Diodeneinrichtung (N 18 N19) zum Verhindern, daß die hohen und niedrigen Treiber-Freigabeimpulssignale (HENB, LENB) mehr als eine einzelne MOSFET-Schwelle über dem Massepotential vor Inbetriebnahme übersteigen.

15. CMOS-Ausgangspuffer nach Anspruch 14, dadurch gekennzeichnet, daß die Diodeneinrichtung einen ersten und einen zweiten diodenverbundenen n-Kanal MOS-Transistor (N18, N19) aufweist, die beide mit dem Versorgungspotential (Vcc) und mit den jeweiligen hohen/ niedrigen Treiber-Freigabeimpulssignalen (N18 mit HENB, N19 mit LENB) verbunden sind.

16. CMOS-Ausgangspuffer nach Anspruch 1, gekennzeichnet durch eine Schalteinrichtung (N20) zum Verhindern eines nicht gleichzeitig zulässigen Ansteuerns des Ausgangsknotens (20) während Inbetriebnahme.

17. CMOS-Ausgangspuffer nach Anspruch 16, dadurch gekennzeichnet, daß die Schalteinrichtung einen n-Kanal MOS-Transistor (N20) aufweist,

- dessen Drain-Elektrode mit dem hohen Treiber-Freigabeimpulssignal (HENB) verbunden ist,

- dessen Gate-Elektrode mit dem niedrigen Treiber-Freigabeimpulssignal (LENB) verbunden ist, und

- dessen Source-Elektrode mit dem Massepotential verbunden ist.

18. CMOS-Ausgangspuffer nach Anspruch 12, gekennzeichnet durch einen weiteren p-Kanaltransistor (P17A),

- wobei eine von dessen Hauptelektroden mit der niedrig-transienten Versorgungsspannung (TVSS) verbunden ist,

- dessen andere Hauptelektrode mit dem Ausgangsknoten (20A) verbunden ist, und

- dessen Steuerelektrode mit dem gemeinsamen dritten Ausgang des dritten, in Reihe verbundenen MOS-Transistorpaars verbunden ist (I3A in Fig. 3).

19. CMOS-Ausgangspuffer nach Anspruch 1, gekennzeichnet durch das Versehen der Ausgangstreibertransistoren (N16, N17) der transienten Pull-Up-/Pull-Down-Schaltungseinrichtungen (14, 16) mit einer höheren Stromansteuerfähigkeit als jene Transistoren (P11, N11) der Halteschaltungseinrichtung (12).

20. CMOS-Ausgangspuffer nach Anspruch 10, dadurch gekennzeichnet, daß die transiente Pull-Down-Schaltungseinrichtung (16; 16a) einen n-Kanal MOS-Transistor (N17A) und einen p-Kanal MOS-Transistor (P17A) aufweist, die parallel verbunden sind und deren Gate-Elektroden gekoppelt sind, um das niedrige Treiber-Freigabeimpulssignal (LENB), über die zweite Invertereinrichtung zu empfangen (I3A, I4 in Fig. 3).

21. CMOS-Ausgangspuffer nach Anspruch 12 und 20, dadurch gekennzeichnet, daß die Gate-Elektrode des p-Kanal MOS-Transistors (P17A) der transienten Pull-Down-Schaltungseinrichtung (16; 16a) mit dem gemeinsamen dritten Ausgang des dritten, in Reihe verbundenen MOS-Transistorpaars (I3A in Fig. 3) verbunden ist, und die Gate-Elektrode des N-Kanal MOS-Transistors (N17A) der transienten Pull-Down-Schaltungseinrichtung (16; 16a) mit dem vierten Ausgang des vierten, in Reihe verbundenen MOS-Transistorpaars (I4 in Fig. 3) verbunden ist.