JP3283362B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
ゲートの段数が多い信号伝達系、例えば所期の正常な機
能を確保するためのノイズ除去回路等の付加回路を備え
たものの改良に関する。
ゲートの段数が多い信号伝達系、例えば所期の正常な機
能を確保するためのノイズ除去回路等の付加回路を備え
たものの改良に関する。
【0002】
【従来の技術】従来、半導体装置には、信号伝達系に多
くの論理素子を備えてゲートの段数が多いもの、例えば
正常な機能を確保するために入力信号のノイズに起因す
る誤動作を防止するノイズ除去回路等の付加回路が備え
たものがある。
くの論理素子を備えてゲートの段数が多いもの、例えば
正常な機能を確保するために入力信号のノイズに起因す
る誤動作を防止するノイズ除去回路等の付加回路が備え
たものがある。
【0003】以下、付加回路としてノイズ除去回路を備
えた従来の半導体装置について、DRAMの出力ゲート
制御回路を例に挙げて図3に基いて説明する。
えた従来の半導体装置について、DRAMの出力ゲート
制御回路を例に挙げて図3に基いて説明する。
【0004】同図において、1は/CAS入力回路であ
って、簡略化してインバーターで構成されている。前記
インバーター1の出力は信号2となり、この信号2は
“H”で活性化状態、“L”で非活性化状態である。
って、簡略化してインバーターで構成されている。前記
インバーター1の出力は信号2となり、この信号2は
“H”で活性化状態、“L”で非活性化状態である。
【0005】前記信号2はノイズ除去回路80に入力さ
れる。前記ノイズ除去回路80は、インバーター3、5
及び6並びにNAND回路8で構成される。このノイズ
除去回路80において、信号2はインバーター3に入力
され、このインバーター3は信号4を発生する。信号4
はインバーター5及び6で遅延させられて信号7を発生
する。信号4及び信号7はNAND回路8に入力され、
このNAND回路8から信号9を発生し、この信号9が
ノイズ除去回路80の出力である。即ち、信号2が活性
化状態である時にこの信号2に一瞬リセットノイズが入
って信号4が“H”となっても、信号7が“L”を保持
していて、信号9が“H”のまま変わらないので、ノイ
ズが除去される。
れる。前記ノイズ除去回路80は、インバーター3、5
及び6並びにNAND回路8で構成される。このノイズ
除去回路80において、信号2はインバーター3に入力
され、このインバーター3は信号4を発生する。信号4
はインバーター5及び6で遅延させられて信号7を発生
する。信号4及び信号7はNAND回路8に入力され、
このNAND回路8から信号9を発生し、この信号9が
ノイズ除去回路80の出力である。即ち、信号2が活性
化状態である時にこの信号2に一瞬リセットノイズが入
って信号4が“H”となっても、信号7が“L”を保持
していて、信号9が“H”のまま変わらないので、ノイ
ズが除去される。
【0006】前記ノイズ除去回路80からの信号9は、
ラッチ81に入力される。このラッチ81は、2個のN
AND回路10、11により構成されるフリップフロッ
プ回路より成る。このラッチ81において、前記信号9
はNAND回路10に入力される。このNAND回路1
0は信号12を出力し、信号12はNAND回路11に
入力される。このNAND回路11からの信号13は、
他方のNAND回路10に入力される。
ラッチ81に入力される。このラッチ81は、2個のN
AND回路10、11により構成されるフリップフロッ
プ回路より成る。このラッチ81において、前記信号9
はNAND回路10に入力される。このNAND回路1
0は信号12を出力し、信号12はNAND回路11に
入力される。このNAND回路11からの信号13は、
他方のNAND回路10に入力される。
【0007】また前記信号2は、インバーター14、1
5及び16で遅延させられ、前記インバーター16は信
号17を発生する。18はインバーターにより構成され
る/WE入力回路であって、その出力信号19はインバ
ーター20を経て、信号21となる。前記信号17及び
信号21はNAND回路22に入力され、このNAND
回路22は信号23を発生する。この信号23は前記ラ
ッチ81のNAND回路11の入力になる。この伝達さ
れる信号23の状態を前記ラッチ81でラッチする。
5及び16で遅延させられ、前記インバーター16は信
号17を発生する。18はインバーターにより構成され
る/WE入力回路であって、その出力信号19はインバ
ーター20を経て、信号21となる。前記信号17及び
信号21はNAND回路22に入力され、このNAND
回路22は信号23を発生する。この信号23は前記ラ
ッチ81のNAND回路11の入力になる。この伝達さ
れる信号23の状態を前記ラッチ81でラッチする。
【0008】前記ラッチ81からの信号12は、インバ
ーター24を経て信号25となる。26はインバーター
より成る/OE入力回路であって、信号27を発生す
る。前記信号25及び信号27はNAND回路28に入
力され、このNAND回路28は信号29を発生する。
この信号29は前記NAND回路22からの信号23の
状態をラッチした信号である。
ーター24を経て信号25となる。26はインバーター
より成る/OE入力回路であって、信号27を発生す
る。前記信号25及び信号27はNAND回路28に入
力され、このNAND回路28は信号29を発生する。
この信号29は前記NAND回路22からの信号23の
状態をラッチした信号である。
【0009】前記信号29はインバーター51を経て信
号42となる。43は出力バッファー回路であって、前
記信号42が活性化されると活性化される。前記出力バ
ッファー回路43は、信号42及びデータが入力される
2つのNAND回路44及び45、及び前記データを反
転しNAND回路45にそのデータ反転信号を与えるイ
ンバーター46、前記NAND回路45の出力信号を反
転するインバーター47、並びに出力トランジスタ4
8、49より成り、信号50を出力する。
号42となる。43は出力バッファー回路であって、前
記信号42が活性化されると活性化される。前記出力バ
ッファー回路43は、信号42及びデータが入力される
2つのNAND回路44及び45、及び前記データを反
転しNAND回路45にそのデータ反転信号を与えるイ
ンバーター46、前記NAND回路45の出力信号を反
転するインバーター47、並びに出力トランジスタ4
8、49より成り、信号50を出力する。
【0010】次に、DRAMの各端子の役割及びその動
作について説明する。DRAMにおいては、/CAS端
子は列アドレスのラッチと出力制御に用いられる。ま
た、/WE端子はDRAMの動作が読み出しか又は書き
込みかを決定するのに用いられる。即ち、/WE端子が
“H”ならば読み出しになり、“L”ならば書き込みに
なる。しかし、DRAMにおいては/CAS端子が
“H”から“L”に変わった時に/WE端子が“L”な
らば、その後に/WE端子を“H”にしてもデータが出
力されないように、/WE端子が“L”であることをラ
ッチする構成である。この動作はアーリーライトモード
と呼ばれている。逆に、/CAS端子が“H”から
“L”に変わった時に/WE端子が“H”であった場合
は読み出しになるが、その後で“L”になった場合には
直ちに書き込みになる。即ちこの場合は/WE端子が
“H”であることはラッチされない。この動作において
は、読み出ししながら書き込みを行うことになるため、
データ入力端子とデータ出力端子が同一の場合には読み
出すデータと書き込むデータとが干渉してしまう。そこ
で、DRAMでは出力を出すか出さないかを決める/O
E端子を有している。/OE端子が“H”の時にはデー
タを出力せず、“L”の時はデータを出力するように構
成している。即ち/WE端子が“H”の状態で/CAS
端子を“H”から“L”にすると読み出し動作になる
が、この時に/OE端子が“L”の時のみデータは出力
される。この後で書き込み動作をさせるには/OE端子
を“L”から“H”にしてデータの出力を止めてから/
WE端子を“H”から“L”にしなければならない。こ
の動作はディレイドライト、又は/OEコントロールド
ライトと呼ばれている。また、読み出し時のデータ出力
と書き込み時のデータ入力とを共に有効にする動作も存
在し、この場合は特にリードモデファイライトとも呼ば
れる。この場合においては、読み出しから書き込みに動
作を移すために与える入力信号のタイミングについて製
品規格上の規格が決められている。
作について説明する。DRAMにおいては、/CAS端
子は列アドレスのラッチと出力制御に用いられる。ま
た、/WE端子はDRAMの動作が読み出しか又は書き
込みかを決定するのに用いられる。即ち、/WE端子が
“H”ならば読み出しになり、“L”ならば書き込みに
なる。しかし、DRAMにおいては/CAS端子が
“H”から“L”に変わった時に/WE端子が“L”な
らば、その後に/WE端子を“H”にしてもデータが出
力されないように、/WE端子が“L”であることをラ
ッチする構成である。この動作はアーリーライトモード
と呼ばれている。逆に、/CAS端子が“H”から
“L”に変わった時に/WE端子が“H”であった場合
は読み出しになるが、その後で“L”になった場合には
直ちに書き込みになる。即ちこの場合は/WE端子が
“H”であることはラッチされない。この動作において
は、読み出ししながら書き込みを行うことになるため、
データ入力端子とデータ出力端子が同一の場合には読み
出すデータと書き込むデータとが干渉してしまう。そこ
で、DRAMでは出力を出すか出さないかを決める/O
E端子を有している。/OE端子が“H”の時にはデー
タを出力せず、“L”の時はデータを出力するように構
成している。即ち/WE端子が“H”の状態で/CAS
端子を“H”から“L”にすると読み出し動作になる
が、この時に/OE端子が“L”の時のみデータは出力
される。この後で書き込み動作をさせるには/OE端子
を“L”から“H”にしてデータの出力を止めてから/
WE端子を“H”から“L”にしなければならない。こ
の動作はディレイドライト、又は/OEコントロールド
ライトと呼ばれている。また、読み出し時のデータ出力
と書き込み時のデータ入力とを共に有効にする動作も存
在し、この場合は特にリードモデファイライトとも呼ば
れる。この場合においては、読み出しから書き込みに動
作を移すために与える入力信号のタイミングについて製
品規格上の規格が決められている。
【0011】以上の動作について、前記図3の回路の内
部動作を説明する。
部動作を説明する。
【0012】DRAMが待機状態では/CAS端子が
“H”であるので、信号2は“L”となり、以下、信号
4は“H”、信号9は“L”、信号12は“H”、信号
25は“L”、信号29は“H”、信号42は“L”で
あり、出力は発生しない。
“H”であるので、信号2は“L”となり、以下、信号
4は“H”、信号9は“L”、信号12は“H”、信号
25は“L”、信号29は“H”、信号42は“L”で
あり、出力は発生しない。
【0013】次に、読み出し動作について図4のタイミ
ングチャートにも基いて説明する。この読み出し動作で
は、/WE端子が“H”の状態で/CAS端子が“H”
から“L”になる。従って、/CAS端子が“H”のと
きは、信号23は“L”であり、信号13は“H”であ
る。この時、/OE端子は“L”で信号27は“H”で
ある。この状態で、/CAS端子が“H”から“L”に
なると、信号2は“H”になり、信号9は“H”とな
る。信号13は“H”の状態にあるので、信号12は
“L”となり、信号13は“H”でラッチされる。ここ
で、前記信号2にリセットノイズが混入しても信号9は
ノイズ除去回路80により“H”を保持し、NAND回
路10の出力信号12が“L”となるので、信号13は
“H”でラッチされ続ける。その後、所定時間だけ遅れ
て信号17が“L”になり、信号23が“H”となる。
以下、信号の状態は、信号25は“H”となり、信号2
7が“H”となるので、信号29は“L”となり、信号
42が“H”となって、出力バッファー回路43を活性
化する。従って、この出力バッファー回路43におい
て、信号42が“H”の状態では、データが“H”なら
ば出力トランジスタ48が活性化して出力50が“H”
となる一方、データが“L”ならば出力トランジスタ4
9が活性化して出力50が“L”となる。
ングチャートにも基いて説明する。この読み出し動作で
は、/WE端子が“H”の状態で/CAS端子が“H”
から“L”になる。従って、/CAS端子が“H”のと
きは、信号23は“L”であり、信号13は“H”であ
る。この時、/OE端子は“L”で信号27は“H”で
ある。この状態で、/CAS端子が“H”から“L”に
なると、信号2は“H”になり、信号9は“H”とな
る。信号13は“H”の状態にあるので、信号12は
“L”となり、信号13は“H”でラッチされる。ここ
で、前記信号2にリセットノイズが混入しても信号9は
ノイズ除去回路80により“H”を保持し、NAND回
路10の出力信号12が“L”となるので、信号13は
“H”でラッチされ続ける。その後、所定時間だけ遅れ
て信号17が“L”になり、信号23が“H”となる。
以下、信号の状態は、信号25は“H”となり、信号2
7が“H”となるので、信号29は“L”となり、信号
42が“H”となって、出力バッファー回路43を活性
化する。従って、この出力バッファー回路43におい
て、信号42が“H”の状態では、データが“H”なら
ば出力トランジスタ48が活性化して出力50が“H”
となる一方、データが“L”ならば出力トランジスタ4
9が活性化して出力50が“L”となる。
【0014】この状態で/WE端子が“H”から“L”
になると、信号21は“L”となるが、信号17が既に
“L”であるので、信号23は“H”のまま変わらず、
従って,以下の信号状態は変わらず、出力バッファー回
路43は活性化状態のままであて、出力50は変化しな
い。
になると、信号21は“L”となるが、信号17が既に
“L”であるので、信号23は“H”のまま変わらず、
従って,以下の信号状態は変わらず、出力バッファー回
路43は活性化状態のままであて、出力50は変化しな
い。
【0015】これに対し、図3に示すノイズ除去回路8
0がない場合には、図5に示すように、/CAS端子が
“L”の時に一瞬“H”となるノイズが入力されたとき
に、信号2が“L”となり、この信号2がそのまま信号
9としてラッチ81のNAND回路10に入力されて、
信号12は“H”となる。また、信号23は既に“H”
であるために信号13は“L”となる。従って、信号9
が“H”に戻っても、信号13が“L”のため、信号1
2は“H”のままラッチされてしまう。その結果、信号
29が“H”となり、出力バッファー回路43が非活性
化してしまい、出力50は出なくなってしまう。しか
し、前記ノイズ除去回路80を備えれば、読み出し動作
時でのノイズによる出力バッファー回路43の非活性化
を防止できて、出力50が停止してしまう誤動作を防止
できる。
0がない場合には、図5に示すように、/CAS端子が
“L”の時に一瞬“H”となるノイズが入力されたとき
に、信号2が“L”となり、この信号2がそのまま信号
9としてラッチ81のNAND回路10に入力されて、
信号12は“H”となる。また、信号23は既に“H”
であるために信号13は“L”となる。従って、信号9
が“H”に戻っても、信号13が“L”のため、信号1
2は“H”のままラッチされてしまう。その結果、信号
29が“H”となり、出力バッファー回路43が非活性
化してしまい、出力50は出なくなってしまう。しか
し、前記ノイズ除去回路80を備えれば、読み出し動作
時でのノイズによる出力バッファー回路43の非活性化
を防止できて、出力50が停止してしまう誤動作を防止
できる。
【0016】次に、書き込み動作について説明する。以
下、この書き込み動作として、/WE端子が“L”の状
態で/CAS端子が“H”から“L”になるアーリーラ
イト動作について説明する。/CAS端子が“H”から
“L”になる直前では、この回路は待機状態であると考
えられる。また、/WE端子からの信号21は“L”で
ある。従って、信号23は“H”となる。更に、信号1
2は“H”であるので、信号13は“L”である。この
状態で/CAS端子が“H”から“L”になると、信号
2が“L”から“H”になって活性化し、信号9は
“H”になる。しかし、信号13が“L”のため、信号
12は“H”のままである。その後、信号17が信号2
の活性化の時点から所定時間の遅延をもって“H”から
“L”になっても、/WE端子からの信号21が“L”
であるので、信号23は“H”のままである。前記の通
り信号12及び信号23が“H”のまま変わりないの
で、信号13は“L”のままである。従って、以下の信
号の状態は前述した待機状態と変わりなく、信号42が
“L”となるので、出力バッファー回路43は非活性と
なり、出力50は出ない。
下、この書き込み動作として、/WE端子が“L”の状
態で/CAS端子が“H”から“L”になるアーリーラ
イト動作について説明する。/CAS端子が“H”から
“L”になる直前では、この回路は待機状態であると考
えられる。また、/WE端子からの信号21は“L”で
ある。従って、信号23は“H”となる。更に、信号1
2は“H”であるので、信号13は“L”である。この
状態で/CAS端子が“H”から“L”になると、信号
2が“L”から“H”になって活性化し、信号9は
“H”になる。しかし、信号13が“L”のため、信号
12は“H”のままである。その後、信号17が信号2
の活性化の時点から所定時間の遅延をもって“H”から
“L”になっても、/WE端子からの信号21が“L”
であるので、信号23は“H”のままである。前記の通
り信号12及び信号23が“H”のまま変わりないの
で、信号13は“L”のままである。従って、以下の信
号の状態は前述した待機状態と変わりなく、信号42が
“L”となるので、出力バッファー回路43は非活性と
なり、出力50は出ない。
【0017】次に、この状態で/WE端子が“L”から
“H”に戻った場合には、信号21が“L”から“H”
に変わるが、信号17が“L”であるので、信号23に
は変化がなく、信号42は“L”のままであり、出力バ
ッファー回路43は活性化しないので、出力50は出な
いままである。
“H”に戻った場合には、信号21が“L”から“H”
に変わるが、信号17が“L”であるので、信号23に
は変化がなく、信号42は“L”のままであり、出力バ
ッファー回路43は活性化しないので、出力50は出な
いままである。
【0018】
【発明が解決しようとする課題】しかしながら、前記従
来のゲート段数の多い信号伝達系を備えた半導体装置で
は、そのゲート段数の多い分、信号伝達系から最終的に
出力される信号の活性化に時間を要し、動作の高速性が
低下する欠点が生じる。
来のゲート段数の多い信号伝達系を備えた半導体装置で
は、そのゲート段数の多い分、信号伝達系から最終的に
出力される信号の活性化に時間を要し、動作の高速性が
低下する欠点が生じる。
【0019】この欠点があることを、前記従来の図3の
ノイズ除去回路を備えた半導体装置の構成について具体
的に説明すると、前記図3の回路では、/CAS端子が
“L”になって信号2が活性化してから信号29が活性
化するまでに、インバーター1、インバーター3、NA
ND回路8、NAND回路10、インバーター24及び
NAND回路28というゲートが6段あり、活性化まで
に時間を要する。
ノイズ除去回路を備えた半導体装置の構成について具体
的に説明すると、前記図3の回路では、/CAS端子が
“L”になって信号2が活性化してから信号29が活性
化するまでに、インバーター1、インバーター3、NA
ND回路8、NAND回路10、インバーター24及び
NAND回路28というゲートが6段あり、活性化まで
に時間を要する。
【0020】一方、ノイズ除去回路80を取り去れば、
ゲートの段数を4段にして信号伝達を高速化することが
できるが、ノイズに対して弱くなるため、取り去ること
はできない。
ゲートの段数を4段にして信号伝達を高速化することが
できるが、ノイズに対して弱くなるため、取り去ること
はできない。
【0021】本発明は前記の欠点に鑑み、その目的は、
前記の課題を解決するように、ゲート段数の多い信号伝
達系を備える場合であっても、ノイズ等に対しても強く
て、且つ正常な動作を高速に行い得る半導体装置を提供
することにある。
前記の課題を解決するように、ゲート段数の多い信号伝
達系を備える場合であっても、ノイズ等に対しても強く
て、且つ正常な動作を高速に行い得る半導体装置を提供
することにある。
【0022】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明では、元々備えるゲート段数の多い信号伝
達系とは並列に、そのゲート段数よりも少ないゲート段
数の信号伝達系を設けて、動作の高速性を図る構成とす
る。更に、この新たに設ける信号伝達系による信号出力
中に、その信号にノイズが混入して非出力状態となって
も、その信号を再出力し得る構成として、正常な動作を
確保する構成とする。
めに、本発明では、元々備えるゲート段数の多い信号伝
達系とは並列に、そのゲート段数よりも少ないゲート段
数の信号伝達系を設けて、動作の高速性を図る構成とす
る。更に、この新たに設ける信号伝達系による信号出力
中に、その信号にノイズが混入して非出力状態となって
も、その信号を再出力し得る構成として、正常な動作を
確保する構成とする。
【0023】つまり、請求項1記載の発明の半導体装置
の具体的な構成は、入力信号である第1の信号を入力し
て第2の信号及び第3の信号を生成し、第4の信号を出
力する半導体装置であって、前記第1の信号を入力し、
第1の信号の活性化により前記第2の信号を活性化する
第1の信号伝達回路と、前記第1の信号を入力すると共
に、前記第1の信号が活性化されたときにワンショット
パルスを発生するワンショットパルス発生回路を有し、
前記第1の信号の活性化により前記ワンショットパルス
を前記第3の信号として、前記第1の信号伝達回路によ
り第2の信号が活性化するまでの間に活性化させ、この
第3の信号を前記第2の信号が活性化した後に非活性化
する第2の信号伝達回路と、前記第1の信号伝達回路か
らの第2の信号の活性状態又は前記第2の信号伝達回路
からの第3の信号の活性状態の間、前記第4の信号を活
性化させる第3の信号伝達回路とを備える構成である。
の具体的な構成は、入力信号である第1の信号を入力し
て第2の信号及び第3の信号を生成し、第4の信号を出
力する半導体装置であって、前記第1の信号を入力し、
第1の信号の活性化により前記第2の信号を活性化する
第1の信号伝達回路と、前記第1の信号を入力すると共
に、前記第1の信号が活性化されたときにワンショット
パルスを発生するワンショットパルス発生回路を有し、
前記第1の信号の活性化により前記ワンショットパルス
を前記第3の信号として、前記第1の信号伝達回路によ
り第2の信号が活性化するまでの間に活性化させ、この
第3の信号を前記第2の信号が活性化した後に非活性化
する第2の信号伝達回路と、前記第1の信号伝達回路か
らの第2の信号の活性状態又は前記第2の信号伝達回路
からの第3の信号の活性状態の間、前記第4の信号を活
性化させる第3の信号伝達回路とを備える構成である。
【0024】また、請求項2記載の発明では、前記第2
の信号伝達回路を特定し、その構成を、第1の信号を入
力し、活性化したこの第1の信号と、この第1の信号を
設定時間遅延させた前記第1の信号とは逆相の信号との
論理積又は論理和をとる論理回路を有し、前記論理回路
の出力を前記第3の信号とする構成とする。
の信号伝達回路を特定し、その構成を、第1の信号を入
力し、活性化したこの第1の信号と、この第1の信号を
設定時間遅延させた前記第1の信号とは逆相の信号との
論理積又は論理和をとる論理回路を有し、前記論理回路
の出力を前記第3の信号とする構成とする。
【0025】
【作用】以上の構成により、請求項1及び2記載の発明
の半導体装置では、入力信号である第1の信号が活性化
すれば、先ずゲート段数の少ない第2の信号伝達回路か
ら第3の信号が活性化して、第3の信号伝達回路が第4
の信号を出力するので、動作が高速化する。そして、ゲ
ート段数の多い第1の信号伝達回路から第2の信号が活
性化された後に前記第3の信号が非活性化されると共
に、この活性化した第2の信号によって以後、第3の信
号伝達回路からの第4の信号の出力が継続される。
の半導体装置では、入力信号である第1の信号が活性化
すれば、先ずゲート段数の少ない第2の信号伝達回路か
ら第3の信号が活性化して、第3の信号伝達回路が第4
の信号を出力するので、動作が高速化する。そして、ゲ
ート段数の多い第1の信号伝達回路から第2の信号が活
性化された後に前記第3の信号が非活性化されると共
に、この活性化した第2の信号によって以後、第3の信
号伝達回路からの第4の信号の出力が継続される。
【0026】しかも、ゲート段数の多い第1の信号伝達
回路から第2の信号が活性化されるまでの段階で、少な
いゲート段数の第2の信号伝達回路から早期に出力され
た前記第3の信号にノイズが一時的に混入した場合に
は、この第3の信号の出力が停止して、第3の信号伝達
回路からの第4の信号の出力が一時的に停止するが、前
記ノイズが無くなった時点で、第2の信号伝達回路から
は第3の信号が再出力されるので、動作を高速に行いな
がら、ノイズによっても第4の信号の出力動作が継続さ
れて、誤動作が確実に防止される。
回路から第2の信号が活性化されるまでの段階で、少な
いゲート段数の第2の信号伝達回路から早期に出力され
た前記第3の信号にノイズが一時的に混入した場合に
は、この第3の信号の出力が停止して、第3の信号伝達
回路からの第4の信号の出力が一時的に停止するが、前
記ノイズが無くなった時点で、第2の信号伝達回路から
は第3の信号が再出力されるので、動作を高速に行いな
がら、ノイズによっても第4の信号の出力動作が継続さ
れて、誤動作が確実に防止される。
【0027】
【実施例】図1は本発明の一実施例を示し、DRAMの
出力ゲート制御回路に適用したものである。同図におい
て、70は第1の信号伝達回路、71は前記第1の信号
伝達回路70に並列に設けた第2の信号伝達回路、72
は前記第1及び第2の信号伝達回路70、71からの信
号を受ける第3の信号伝達回路、43は前記第3の信号
伝達回路72からの信号を受ける出力バッファー回路で
ある。
出力ゲート制御回路に適用したものである。同図におい
て、70は第1の信号伝達回路、71は前記第1の信号
伝達回路70に並列に設けた第2の信号伝達回路、72
は前記第1及び第2の信号伝達回路70、71からの信
号を受ける第3の信号伝達回路、43は前記第3の信号
伝達回路72からの信号を受ける出力バッファー回路で
ある。
【0028】前記第1の信号伝達回路70は、ノイズ除
去回路80と、ラッチ(ラッチ回路)81と、インバー
ター14、15及び16と、NAND回路22と、イン
バーター24と、NAND回路28と、インバーター1
8、20及び26とから成り、第1の信号2を入力し
て、第2の信号29を生成する。前記ノイズ除去回路8
0は、インバーター3、5及び6と、NAND回路8と
から成る。更に、前記ラッチ81は、2個のNAND回
路10、11より構成するフリップフロップ回路から成
る。
去回路80と、ラッチ(ラッチ回路)81と、インバー
ター14、15及び16と、NAND回路22と、イン
バーター24と、NAND回路28と、インバーター1
8、20及び26とから成り、第1の信号2を入力し
て、第2の信号29を生成する。前記ノイズ除去回路8
0は、インバーター3、5及び6と、NAND回路8と
から成る。更に、前記ラッチ81は、2個のNAND回
路10、11より構成するフリップフロップ回路から成
る。
【0029】前記第2の信号伝達回路71は、ワンショ
ットパルス発生回路82と、インバーターより成る/R
AS入力回路30と、インバーター34と、3入力NA
ND回路32とから成り、前記第1の信号2を入力し
て、この第1の信号2の活性化に応じて前記ワンショッ
トパルス発生回路82が発生するワンショットパルスを
第3の信号40として生成する。前記ワンショットパル
ス発生回路82は、第1の信号2を反転し逆相とするイ
ンバーター36と、前記インバーター36からの信号に
設定時間の遅延を与える遅延回路37と、NAND回路
39とから成る。前記遅延回路37は、前記第3の信号
40を“L”に活性化させている期間t(後述の図2参
照)を決定し、この期間は、前記第1の信号伝達回路7
0の第2の信号29が活性化した(“L”になった)後
に第3の信号40が非活性化するように決定される。前
記NAND回路39は、活性化した第1の信号2と、こ
の活性化した第1の信号2のインバーター36による反
転信号を前記遅延回路37により設定時間遅延させた信
号との論理積をとる論理回路であり、前記NAND回路
39からの出力40を第3の信号としている。尚、前記
NAND回路39は、適宜論理和をとる論理回路でも構
成可能である。
ットパルス発生回路82と、インバーターより成る/R
AS入力回路30と、インバーター34と、3入力NA
ND回路32とから成り、前記第1の信号2を入力し
て、この第1の信号2の活性化に応じて前記ワンショッ
トパルス発生回路82が発生するワンショットパルスを
第3の信号40として生成する。前記ワンショットパル
ス発生回路82は、第1の信号2を反転し逆相とするイ
ンバーター36と、前記インバーター36からの信号に
設定時間の遅延を与える遅延回路37と、NAND回路
39とから成る。前記遅延回路37は、前記第3の信号
40を“L”に活性化させている期間t(後述の図2参
照)を決定し、この期間は、前記第1の信号伝達回路7
0の第2の信号29が活性化した(“L”になった)後
に第3の信号40が非活性化するように決定される。前
記NAND回路39は、活性化した第1の信号2と、こ
の活性化した第1の信号2のインバーター36による反
転信号を前記遅延回路37により設定時間遅延させた信
号との論理積をとる論理回路であり、前記NAND回路
39からの出力40を第3の信号としている。尚、前記
NAND回路39は、適宜論理和をとる論理回路でも構
成可能である。
【0030】そして、前記第2の信号伝達回路71にお
いて、/RAS端子からの入力信号は、前記/RAS入
力回路30により信号31を出力する。信号21、2
7、31は3入力NAND回路32に入力され、このN
AND回路32は信号33を出力する。信号33はイン
バーター34を経て信号35となる。また、/CAS入
力回路1の出力信号2はインバーター36に入力され、
遅延回路37で遅延させられて信号38となる。前記信
号38は第1の信号2が“H”になると遅れて“L”と
なる。信号2、35、38は前記3入力NAND回路3
9に入力されて、第3の信号40が発生する。
いて、/RAS端子からの入力信号は、前記/RAS入
力回路30により信号31を出力する。信号21、2
7、31は3入力NAND回路32に入力され、このN
AND回路32は信号33を出力する。信号33はイン
バーター34を経て信号35となる。また、/CAS入
力回路1の出力信号2はインバーター36に入力され、
遅延回路37で遅延させられて信号38となる。前記信
号38は第1の信号2が“H”になると遅れて“L”と
なる。信号2、35、38は前記3入力NAND回路3
9に入力されて、第3の信号40が発生する。
【0031】また、前記第3の信号伝達回路72は、N
AND回路41のみから成り、このNAND回路41に
は第2の信号29及び第3の信号40が入力され、この
NAND回路41から第4の信号42が発生する。
AND回路41のみから成り、このNAND回路41に
は第2の信号29及び第3の信号40が入力され、この
NAND回路41から第4の信号42が発生する。
【0032】加えて、前記出力バッファー回路43は、
NAND回路44、45と、インバーター46、47
と、出力トランジスタ48、49とから成り、前記第3
の信号伝達回路72からの第4の信号42が活性化すれ
ば活性化される。
NAND回路44、45と、インバーター46、47
と、出力トランジスタ48、49とから成り、前記第3
の信号伝達回路72からの第4の信号42が活性化すれ
ば活性化される。
【0033】以上のように構成された半導体装置につい
て、以下、その動作について説明する。尚、第1の信号
伝達回路70及び出力バッファー回路43の動作は前記
図3の従来例と同じであるので、以下、第2の信号伝達
回路71の動作を中心に説明する。
て、以下、その動作について説明する。尚、第1の信号
伝達回路70及び出力バッファー回路43の動作は前記
図3の従来例と同じであるので、以下、第2の信号伝達
回路71の動作を中心に説明する。
【0034】先ず、読み出し動作について図2のタイミ
ングチャートに基いて説明する。第2の信号伝達回路7
1において、/RAS端子が“L”になると、信号31
は“H”になる。/OE端子は“L”であって、信号2
7は“H”である。また、/WE端子は“H”であるの
で、信号21は“H”である。従って、信号33は
“L”となり、信号35は“H”となる。ここで、/C
AS端子が“H”の時は、第1の信号2は“L”であ
り、信号38は“H”である。いま、/CAS端子が
“L”になった当初では、第1の信号2が活性化され
て、“H”となる。この第1の信号2の活性化の時点
で、3入力NAND回路39の入力全てが“H”となる
ので、第3の信号40は“L”となって活性化する。そ
の後、遅延回路37の遅延時間が経過して信号38が
“L”となると、第3の信号40は“H”になり、非活
性化する。同時に、従来例で示したように第1の信号伝
達回路70では、その出力である第2の信号29を活性
化させる動作を行っており、前記第2の信号伝達回路7
1の第3の信号40が活性化している間に前記第2の信
号29が活性化するので、第3の信号伝達回路41の第
4の信号42は活性化し続ける。
ングチャートに基いて説明する。第2の信号伝達回路7
1において、/RAS端子が“L”になると、信号31
は“H”になる。/OE端子は“L”であって、信号2
7は“H”である。また、/WE端子は“H”であるの
で、信号21は“H”である。従って、信号33は
“L”となり、信号35は“H”となる。ここで、/C
AS端子が“H”の時は、第1の信号2は“L”であ
り、信号38は“H”である。いま、/CAS端子が
“L”になった当初では、第1の信号2が活性化され
て、“H”となる。この第1の信号2の活性化の時点
で、3入力NAND回路39の入力全てが“H”となる
ので、第3の信号40は“L”となって活性化する。そ
の後、遅延回路37の遅延時間が経過して信号38が
“L”となると、第3の信号40は“H”になり、非活
性化する。同時に、従来例で示したように第1の信号伝
達回路70では、その出力である第2の信号29を活性
化させる動作を行っており、前記第2の信号伝達回路7
1の第3の信号40が活性化している間に前記第2の信
号29が活性化するので、第3の信号伝達回路41の第
4の信号42は活性化し続ける。
【0035】ここで、第3の信号40の活性化状態
“L”において第1の信号2に一時的なノイズパルスが
混入して第1の信号2が“H”の活性化状態から“L”
となった場合を説明する。この場合には、第1の信号2
の“L”に伴いワンショットパルス発生回路82のNA
ND回路39からのワンショットパルスの出力、即ち第
3の信号40が“H”となるが、図2に破線で示すよう
に、ワンショットパルス発生回路82の遅延回路37か
らの信号38が“H”を保持している遅延時間tの間で
第1の信号2に混入したノイズパルスが無くなれば、N
AND回路39からの第3の信号40が再び“L”に復
帰するので、第3の信号伝達回路72のNAND回路4
1からの第4の信号42が再出力されて、出力バッファ
ー回路43の出力信号50も再活性化される。従って、
通常の第2の信号29の活性化に先立つ第3の信号40
の活性化中に一時的なノイズパルスが混入しても、出力
バッファー回路43から信号50が再出力されるので、
ノイズによる誤動作を防止しながら、動作の高速性が図
られる。
“L”において第1の信号2に一時的なノイズパルスが
混入して第1の信号2が“H”の活性化状態から“L”
となった場合を説明する。この場合には、第1の信号2
の“L”に伴いワンショットパルス発生回路82のNA
ND回路39からのワンショットパルスの出力、即ち第
3の信号40が“H”となるが、図2に破線で示すよう
に、ワンショットパルス発生回路82の遅延回路37か
らの信号38が“H”を保持している遅延時間tの間で
第1の信号2に混入したノイズパルスが無くなれば、N
AND回路39からの第3の信号40が再び“L”に復
帰するので、第3の信号伝達回路72のNAND回路4
1からの第4の信号42が再出力されて、出力バッファ
ー回路43の出力信号50も再活性化される。従って、
通常の第2の信号29の活性化に先立つ第3の信号40
の活性化中に一時的なノイズパルスが混入しても、出力
バッファー回路43から信号50が再出力されるので、
ノイズによる誤動作を防止しながら、動作の高速性が図
られる。
【0036】次に、書き込み動作について説明する。ア
ーリーライト動作においては、/RAS端子が“L”に
なって、信号31が“H”になる。アーリーライト動作
であるので、/WE端子は“L”であり、信号21は
“L”である。この場合、/WE端子が“L”となるの
は、/RAS端子が“L”になる前でも後でもよい。/
OE端子は“L”であり、信号27は“H”である。ま
た、/CAS端子が“H”の当初は、第1の信号2は
“L”であり、信号38は“H”である。また、信号2
1が“L”であるので、信号33は“H”となり、信号
35は“L”となる。従って、第3の信号40は“H”
である。/CAS端子が“H”から“L”になる時は、
始めに第1の信号2が“H”になり、次いで信号38が
“L”となるので、第1の信号2及び信号38が共に
“H”となる期間が存在するが、信号35が“L”であ
るので、第3の信号40は第1の信号2及び信号38の
状態に依らず“H”のままである。よって第4の信号4
2は活性化しない。
ーリーライト動作においては、/RAS端子が“L”に
なって、信号31が“H”になる。アーリーライト動作
であるので、/WE端子は“L”であり、信号21は
“L”である。この場合、/WE端子が“L”となるの
は、/RAS端子が“L”になる前でも後でもよい。/
OE端子は“L”であり、信号27は“H”である。ま
た、/CAS端子が“H”の当初は、第1の信号2は
“L”であり、信号38は“H”である。また、信号2
1が“L”であるので、信号33は“H”となり、信号
35は“L”となる。従って、第3の信号40は“H”
である。/CAS端子が“H”から“L”になる時は、
始めに第1の信号2が“H”になり、次いで信号38が
“L”となるので、第1の信号2及び信号38が共に
“H”となる期間が存在するが、信号35が“L”であ
るので、第3の信号40は第1の信号2及び信号38の
状態に依らず“H”のままである。よって第4の信号4
2は活性化しない。
【0037】したがって、本実施例では、第1の信号2
が活性化してから第3の信号40を活性化するまでのゲ
ートの段数は、第2の信号伝達回路71のワンショット
パルス発生回路82内の1個のNAND回路39を通る
1段であるので、第4の信号42を活性化するまでの時
間は第3の信号40が活性化するまでの時間で決めら
れ、第2の信号29を活性化するまでの時間には依らな
い。従って、第2の信号2を活性化する第1の信号伝達
回路70の構成は、そのゲートの段数が多くても、第4
の信号42の活性化までの時間には関係がない。よっ
て、第1の信号伝達回路70にラッチ回路81やノイズ
除去回路80を入れても第4の信号42が活性化するま
での時間は変わらず、ゲートの段数の少ない第2の信号
伝達回路71の第3の信号40により動作の高速性を図
ることができる。また、第1の信号2が非活性化する時
は第3の信号40は既に非活性化しているので、第4の
信号42の非活性化は第2の信号29だけに依る。よっ
て、ノイズに対する耐性は従来例と同等に確保しつつ、
動作の高速性を図ることができる。
が活性化してから第3の信号40を活性化するまでのゲ
ートの段数は、第2の信号伝達回路71のワンショット
パルス発生回路82内の1個のNAND回路39を通る
1段であるので、第4の信号42を活性化するまでの時
間は第3の信号40が活性化するまでの時間で決めら
れ、第2の信号29を活性化するまでの時間には依らな
い。従って、第2の信号2を活性化する第1の信号伝達
回路70の構成は、そのゲートの段数が多くても、第4
の信号42の活性化までの時間には関係がない。よっ
て、第1の信号伝達回路70にラッチ回路81やノイズ
除去回路80を入れても第4の信号42が活性化するま
での時間は変わらず、ゲートの段数の少ない第2の信号
伝達回路71の第3の信号40により動作の高速性を図
ることができる。また、第1の信号2が非活性化する時
は第3の信号40は既に非活性化しているので、第4の
信号42の非活性化は第2の信号29だけに依る。よっ
て、ノイズに対する耐性は従来例と同等に確保しつつ、
動作の高速性を図ることができる。
【0038】尚、本実施例ではDRAMについて説明し
たが、その他、DRAM以外の半導体装置であっても同
様に適用可能であり、要は、元々備える信号伝達回路に
対してそのゲート段数よりも少ないゲート段数の信号伝
達回路を並列に接続し、そのゲート段数の少ない信号伝
達回路で活性化させた信号をワンショットパルス発生回
路により元々の信号伝達回路による信号の活性化後に非
活性化する構成を採用すればよい。
たが、その他、DRAM以外の半導体装置であっても同
様に適用可能であり、要は、元々備える信号伝達回路に
対してそのゲート段数よりも少ないゲート段数の信号伝
達回路を並列に接続し、そのゲート段数の少ない信号伝
達回路で活性化させた信号をワンショットパルス発生回
路により元々の信号伝達回路による信号の活性化後に非
活性化する構成を採用すればよい。
【0039】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、元々備えるゲート段数の多い信号伝達回路
と並列に、ゲート段数の少ない信号伝達回路を新たに設
けて、信号の伝達を速めたので、動作の高速性を図るこ
とができると共に、たとえ新たに設けた信号伝達系路の
信号に一時的なノイズが混入してその信号の出力が停止
しても、そのノイズの混入が無くなれば、新たに設けた
信号伝達系路から信号を再出力できるので、耐ノイズ性
を強く確保することが可能である。
置によれば、元々備えるゲート段数の多い信号伝達回路
と並列に、ゲート段数の少ない信号伝達回路を新たに設
けて、信号の伝達を速めたので、動作の高速性を図るこ
とができると共に、たとえ新たに設けた信号伝達系路の
信号に一時的なノイズが混入してその信号の出力が停止
しても、そのノイズの混入が無くなれば、新たに設けた
信号伝達系路から信号を再出力できるので、耐ノイズ性
を強く確保することが可能である。
【図1】本発明の一実施例を示す図である。
【図2】本発明の一実施例における読み出し時のタイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図3】従来例を示す図である。
【図4】従来例における読み出し時のタイミングチャー
トを示す図である。
トを示す図である。
【図5】従来例においてノイズ除去回路を削除した場合
のタイミングチャートを示す図である。
のタイミングチャートを示す図である。
2 第1の信号 29 第2の信号 36 インバーター 37 遅延回路 39 3入力NAND回路 40 第3の信号 41 NAND回路 42 第4の信号 43 出力バッファー回路 70 第1の信号伝達回路 71 第2の信号伝達回路 72 第3の信号伝達回路 80 ノイズ除去回路 81 ラッチ(ラッチ回路) 82 ワンショットパルス発生回路
Claims (7)
- 【請求項1】 入力信号である第1の信号を入力して第
2の信号及び第3の信号を生成し、第4の信号を出力す
る半導体装置であって、 前記第1の信号を入力し、第1の信号の活性化により前
記第2の信号を活性化する第1の信号伝達回路と、 前記第1の信号を入力すると共に、前記第1の信号が活
性化されたときにワンショットパルスを発生するワンシ
ョットパルス発生回路を有し、前記第1の信号の活性化
により前記ワンショットパルスを前記第3の信号とし
て、前記第1の信号伝達回路により第2の信号が活性化
するまでの間に活性化させ、この第3の信号を前記第2
の信号が活性化した後に非活性化する第2の信号伝達回
路と、 前記第1の信号伝達回路からの第2の信号の活性状態又
は前記第2の信号伝達回路からの第3の信号の活性状態
の間、前記第4の信号を活性化させる第3の信号伝達回
路と を備えたことを特徴とする半導体装置。 - 【請求項2】 入力信号である第1の信号を入力して第
2の信号及び第3の信号を生成し、第4の信号を出力す
る半導体装置であって、 前記第1の信号を入力し、第1の信号の活性化により前
記第2の信号を活性化する第1の信号伝達回路と、 前記第1の信号を入力し、活性化した第1の信号と、こ
の活性化した第1の信号を設定時間遅延させた前記第1
の信号とは逆相の信号との論理積又は論理和をとる論理
回路を有し、前記論理回路の出力を前記第3の信号とす
る第2の信号伝達回路と、 前記第1の信号伝達回路からの第2の信号の活性状態又
は前記第2の信号伝達回路からの第3の信号の活性状態
の間、前記第4の信号を活性化させる第3の信号伝達回
路と を備えたことを特徴とする半導体装置。 - 【請求項3】 第2の信号伝達回路は、 そのゲートの段数が第1の信号伝達回路のゲートの段数
よりも少なく構成される ことを特徴とする請求項1又は請求項2記載の半導体装
置。 - 【請求項4】 第2の信号伝達回路は、第1の信号が活
性化状態から非活性化状態になる前に第3の信号を非活
性化するものであり、 第3の信号伝達回路は、第1の信号伝達回路からの第2
の信号の非活性化により第4の信号を非活性化する ことを特徴とする請求項1、請求項2又は請求項3記載
の半導体装置。 - 【請求項5】 第1の信号伝達回路は、伝達される信号
の状態をラッチするラッチ回路を有する ことを特徴とする請求項1又は請求項2記載の半導体装
置。 - 【請求項6】 第1の信号伝達回路は、第1の信号の活
性化時に混入したノイズパルスを除去するノイズ除去回
路を有する ことを特徴とする請求項1又は請求項2記載の半導体装
置。 - 【請求項7】 第3の信号伝達回路からの第4の信号
は、DRAMの出力バッファ回路に入力され、 第2の信号伝達回路は、前記DRAMのリードモード時
に第3の信号を発生させるものである ことを特徴とする請求項1又は請求項2記載の半導体装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP25739693A JP3283362B2 (ja) | 1993-10-15 | 1993-10-15 | 半導体装置 |
US08/273,125 US5479111A (en) | 1993-10-15 | 1994-07-14 | Signal transmitting device in a semiconductor apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25739693A JP3283362B2 (ja) | 1993-10-15 | 1993-10-15 | 半導体装置 |
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Publication Number | Publication Date |
---|---|
JPH07111086A JPH07111086A (ja) | 1995-04-25 |
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Family
ID=17305811
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---|---|---|---|
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---|---|
US (1) | US5479111A (ja) |
JP (1) | JP3283362B2 (ja) |
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US6072342A (en) * | 1997-08-11 | 2000-06-06 | Intel Corporation | Timed one-shot active termination device |
US6348827B1 (en) * | 2000-02-10 | 2002-02-19 | International Business Machines Corporation | Programmable delay element and synchronous DRAM using the same |
US8294502B2 (en) * | 2011-03-04 | 2012-10-23 | Altera Corporation | Delay circuitry |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5936405A (ja) * | 1982-08-23 | 1984-02-28 | Mitsubishi Electric Corp | 入力増幅回路 |
JPS61120516A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | 半導体集積回路 |
JPH0197014A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体集積回路 |
JPH01238217A (ja) * | 1988-03-18 | 1989-09-22 | Toshiba Corp | 半導体集積回路の誤動作防止回路 |
US5184032A (en) * | 1991-04-25 | 1993-02-02 | Texas Instruments Incorporated | Glitch reduction in integrated circuits, systems and methods |
-
1993
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-
1994
- 1994-07-14 US US08/273,125 patent/US5479111A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07111086A (ja) | 1995-04-25 |
US5479111A (en) | 1995-12-26 |
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