JP2012190522A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、ワード線及びビット線を含むメモリセルマットと、サブワードドライバ回路と、サブワードドライバ回路を制御する第1制御部と、を有するメモリセルアレイを備える。第2制御部は、第1電源電位を低電位側とする第1電源電圧で動作する第3回路部と、第1電源電位よりも低い第2電源電位を低電位側とする第2電源電圧で動作する第4回路部と、を含む。第2制御部は、サブワードドライバ回路に第1制御信号を供給し、第1制御部に第2制御信号を供給する。第1制御部は、第1電源電位を受け取らずに第2電源電位を低電位側とする第3電源電圧で動作し、第2制御信号を受け取り第3制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第1制御信号と第3制御信号とを受け取り、活性状態のワード線を非線形に非活性状態とする。
【選択図】図7
Description
Ie=A・f・α・C・(Vg−Vt)
ここで、Aはゲート面積、fはチャージポンピング(ワード線がオン・オフする)周波数、αはポンピング効率、Cは単位面積当りのゲート容量、Vgはワード線のオン電圧、そして、Vtは選択トランジスタの閾値電圧である。
100 メモリセルアレイ
100a〜100d 第1〜第4メモリセルアレイ
101 メモリセル部
102 メモリセルマット領域
103 センスアンプ領域
104 サブワードドライバ領域
105 クロス領域
111 半導体基板
111a pウェル
111b ソース・ドレイン領域
112 素子分離領域
113 ゲート酸化膜
114 ゲート電極(ワード線)
115 保護膜
116 プラグ
117 キャパシタ
118 ビット線
200 リード/ライト制御回路
201 コマンド端子
202 クロック端子
211 周辺回路領域
212 カラムデコーダ領域
213 ロウデコーダ領域
221 第1ワード線駆動回路
222 第2ワード線駆動回路
223 第3ワード線駆動回路
231a,241a 第1制御部の第1回路部
231b,241b 第1制御部の第2回路部
232,242 第2制御部
232a,242a 第3回路部
232b,242b 第4回路部
300 内部電源発生回路
301 電源端子
302 接地端子
400 入出力回路
401 信号端子
Claims (20)
- 各々が、ワード線及びビット線を含むメモリセルマットと、前記ワード線を駆動するサブワードドライバ回路と、前記サブワードドライバ回路を制御する第1制御部と、を備える第1メモリセルアレイ及び第2メモリセルアレイであって、第1の方向に並んで配置された前記第1メモリセルアレイ及び前記第2メモリセルアレイと、
前記第1メモリセルアレイと前記第2メモリセルアレイとの間に配置され、前記サブワードドライバ回路を制御する第2制御部を含む第1領域と、を備え、
前記第1制御部は、第1回路部を有し、
前記第2制御部は、第1電源電位を低電位側とする第1電源電圧で動作する第3回路部と、前記第1電源電位よりも低い第2電源電位を低電位側とする第2電源電圧で動作する第4回路部と、を含み、前記サブワードドライバ回路に第1制御信号を供給し、前記第1制御部の前記第1回路部に第2制御信号を供給し、
前記第1制御部の前記第1回路部は、前記第1電源電位を受け取らずに前記第2電源電位を低電位側とする第3電源電圧で動作し、前記第2制御信号を受け取り第3制御信号を前記サブワードドライバ回路に供給し、
前記サブワードドライバ回路は、前記第1制御信号と前記第3制御信号とを受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする半導体装置。 - 前記サブワードドライバ回路は、前記ワード線を非活性状態にしている途中で前記ワード線の非活性化速度を低下させることを特徴とする請求項1に記載の半導体装置。
- 前記ワード線の非活性化の速度が変化した以後、前記ビット線のイコライズが開始されることを特徴とする請求項2に記載の半導体装置。
- 前記第1制御部の前記第1回路部は、前記ワード線の活性状態において、前記第3制御信号の電位を変化させ、
前記第2制御部は、前記ワード線の活性状態において、前記第1制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第1制御信号及び前記第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。 - 前記第1制御部の前記第1回路部は、前記第3制御信号の電位を変化させた後、前記ワード線の非活性化の際に前記第3制御信号の電位を元に戻し、
前記サブワードドライバ回路は、前記第3制御信号の電位が元に戻るときに前記ワード線の非活性化の速度を低くすることを特徴とする請求項4に記載の半導体装置。 - 前記第1制御部は、前記第2電源電圧で動作する第2回路部をさらに有し、
前記第2制御部は、前記第1制御部の前記第2回路部に第4制御信号をさらに供給し、
前記第1制御部の前記第2回路部は、前記第4制御信号を受け取り第5制御信号を前記サブワードドライバ回路に供給し、
前記サブワードドライバ回路は、前記第1制御信号、前記第3制御信号及び前記第5制御信号を受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。 - 選択した前記ワード線においては、前記第1制御部の前記第1回路部は、前記ワード線が活性状態から非活性状態に変化している際に前記第3制御信号の電位を変化させ、前記ワード線が非活性状態になった後、前記第3制御信号の電位を元に戻し、
選択されていない前記ワード線においては、前記第1制御部の前記第1回路部は、前記ワード線が活性状態から非活性状態に変化している際に前記第3制御信号の電位を変化させないことを特徴とする請求項6に記載の半導体装置。 - 前記第1制御部の前記第2回路部は、前記ビット線のイコライズを開始した後、前記第5制御信号の電位を変化させることを特徴とする請求項6又は7に記載の半導体装置。
- 前記第1制御部の前記第2回路部は、前記ワード線の活性状態において、前記第5制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第5制御信号の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項6に記載の半導体装置。 - 前記第1制御部の前記第1回路部は、前記第3制御信号を前記サブワードドライバ回路に供給し、前記ワード線を非活性化している際に前記第3制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第3制御信号の電位が変化したときに、前記ワード線の非活性化の速度を低くすることを特徴とする請求項9に記載の半導体装置。 - 前記ワード線の電位を監視することなく前記第3制御信号の電位を変化させることを特徴とする請求項10に記載の半導体装置。
- 前記第3制御信号の電位が変化する前に前記ワード線の電位は前記第2電源電位に達することはないことを特徴とする請求項10又は11に記載の半導体装置。
- 前記第1制御部は、前記第3電源電圧で動作する第2回路部をさらに有し、
前記第2制御部は、前記第1制御部の前記第2回路部に第4制御信号をさらに供給し、
前記第1制御部の前記第2回路部は、前記第4制御信号を受け取り第5制御信号を前記サブワードドライバ回路に供給し、
前記サブワードドライバ回路は、前記第1制御信号、前記第3制御信号及び前記第5制御信号を受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。 - 前記第1制御部の前記第1回路部は、前記ワード線の活性状態において、前記第3制御信号の電位を変化させ、
前記第2制御部は、前記ワード線の活性状態において、前記第1制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第1制御信号及び前記第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項13に記載の半導体装置。 - 前記第1制御部の前記第2回路部は、前記ワード線を非活性化している際に、前記第5制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第5制御信号の電位が変化したときに前記ワード線の非活性化の速度を低くすることを特徴とする請求項14に記載の半導体装置。 - 前記第1制御部の前記第1回路部は前記ワード線の活性状態において前記第3制御信号の電位を変化させ、前記第2制御部は前記ワード線の活性状態において前記第1制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第1制御信号及び前記第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始し、
前記ワード線の非活性化が開始した後、前記第1制御部の前記第1回路部は前記第3制御信号の電位を元に戻すと共に、前記第1制御部の前記第2回路部は前記第5制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第3制御信号の電位が元に戻り、前記第5制御信号の電位が変化したときに、前記ワード線の非活性化を中断し、
前記ワード線の非活性化が中断してから前記所定時間後に、前記第1制御部の前記第1回路部は再び前記第3制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第3制御信号の電位が再び変化したときに、中断前よりも低い非活性化速度で前記ワード線の非活性化を再開することを特徴とする請求項13に記載の半導体装置。 - 前記サブワードドライバ回路は、前記ワード線を非活性状態にしている途中において、所定時間、前記ワード線の非活性化を中断することを特徴とする請求項1、13又は16に記載の半導体装置。
- 前記ワード線の非活性化が中断されている間に、前記ビット線のイコライズが開始されることを特徴とする請求項17に記載の半導体装置。
- 前記サブワードドライバ回路は、前記所定時間後、前記ワード線の非活性化を中断する前よりも低い速度で前記ワード線の非活性化を再開することを特徴とする請求項17又は18に記載の半導体装置。
- 前記サブワードドライバ回路は、前記ワード線の非活性化に使用される複数のトランジスタを有し、
前記ワード線の非活性化に使用する前記トランジスタの数を変化させることにより、前記ワード線の非活性化速度を変化させることを特徴とする請求項1〜19のいずれか一項に記載の半導体装置。
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