Die vorliegende Erfindung betrifft eine Halbleiterschaltung,
die insbesondere als Pegelumwandlungs
schaltung benutzbar ist.
Eine bipolare IC (integrierte Schaltungseinrichtung) ist
vorteilhaft, als sie einen Hochgeschwindigkeitsbe
trieb und eine Verarbeitung von Hochfrequenzsignalen ge
stattet, da sie zu einer hochgenauen Analogverarbeitung in
der Lage ist und eine große Stromtreibfähigkeit aufweist,
wogegen sie nachteilig ist, als sie eine kleine
Eingangsimpedanz und einen großen Stromverbrauch hat. Im
Gegensatz dazu ist eine MOS·IC vorteilhaft, als sie
eine große Integrationsfähigkeit, eine große Eingangsimpe
danz und einen geringen Stromverbrauch aufweist, wogegen sie
ein nachteilig ist, als sie zur Analogverarbeitung
nicht geeignet ist.
Folglich ist ein "Bi-CMOS"-Schaltungsaufbau vorgeschlagen
worden, bei welchem eine integrierte Halbleiterschaltungs
einrichtung realisiert ist, welche die Vorteile sowohl der
bipolaren IC als auch der MOS·IC aufweist. Ein "Bi-CMOS" ist
ein Typ eines Schaltungsaufbaus, bei welchem sowohl Bipolar-
als auch MOS-Elemente auf einem Chip vorgesehen sind.
Ein statischer Speicher mit wahlfreiem Zugriff (SRAM) ist
eine der derartigen integrierten Halbleiterschaltungsein
richtungen, welche einen "Bi-CMOS"-Aufbau verwenden. Da der
Bi-CMOS·SRAM die Vorteile eines kleinen Stromverbrauchs und
eines Hochgeschwindigkeitsbetriebs (wobei nur einige Nano
sekunden für einen Zugriff benötigt werden) aufweist, ist er
weitverbreitet in einem derartigen eine Hochgeschwindig
keits-Datenverarbeitung ausführenden System verwendet wor
den.
Eine SRAM-Zelle benötigt ein Flipflop bildende Transistoren,
einen Zugriffstransistor, welcher einen Verriegelungsknoten
(Speicherknoten) des Flipflops mit einer Bitleitung verbin
det, und ein Hochwiderstandselement (Hochwiderstandslast
oder Dünnfilmtransistor), welches den Verriegelungsknoten
des Flipflops auf einen Versorgungspotentialpegel hochzieht.
Daher nimmt die SRAM-Zelle eine größere Fläche als ein DRAM
(dynamischer Speicher mit wahlfreiem Zugriff) ein, welcher
einen Zugriffstransistor und einen Kondensator aufweist.
Obwohl verschiedene Typen von SRAMs mit großer Speicher
kapazität und hohem Integrationsgrad vorgeschlagen und
realisiert worden sind, da die Technik zur Hochintegration
in der letzten Zeit stark entwickelt worden ist, besteht
noch eine Möglichkeit zur Verbesserung der Betriebsge
schwindigkeit, des Integrationsgrades und des Stromver
brauchs des herkömmlichen SRAMs.
Bei einem Datenverarbeitungssystem wird eine Mehrzahl von
Chips verwendet. Das beruht darauf, daß die Schaltungsgröße,
die auf einem Chip integriert werden kann, begrenzt ist, und
daß es manchmal vorteilhaft ist, unterschiedliche Funktionen
unter Verwendung verschiedener Techniken zu realisieren. Als
Schnittstelle zwischen den Chips im System wird ein Signal
pegel verwendet, der sich vom Signalpegel in den Chips
unterscheidet. Typische Schnittstellenpegel sind der
CMOS-Schnittstellenpegel, der TTL-Schnittstellenpegel und der
ECL-Schnittstellenpegel.
Beim CMOS-Pegel wird ein Stromversorgungspotential Vcc als
Hochpegel und ein anderes Stromversorgungspotential Vee als
Tiefpegel verwendet. Da eine große Logikamplitude vorgesehen
ist, wird der MOS-Transistor sicher ausgeschaltet und ein
Stromflußpfad unterbrochen, wodurch der Stromverbrauch ver
kleinert werden kann.
Beim TTL-Pegel ist der Hochpegel eines Eingangssignals auf
2,2 V und der Tiefpegel auf 0,8 V. Der TTL-Schnittstellen
pegel wird in verschiedenen und zahlreichen Systemen verwen
det, da die TTL-Logik in Standardteilen von Datenverarbei
tungssystemen lange verwendet worden ist.
Beim ECL-Pegel ist der Hochpegel normalerweise -0,9 V, und
der Tiefpegel ist normalerweise -1,7 V. Da das ECL-Pegel
signal eine kleine Logikamplitude aufweist, kann es mit
hoher Geschwindigkeit übertragen werden. Daher wird ein Sig
nal des ECL-Pegels als Signal verwendet, welches zwischen
Einrichtungen in einem einen Hochgeschwindigkeitsbetrieb er
fordernden System übertragen wird.
Das Potential und die Logikamplitude des ECL-Pegels und des
CMOS-Pegels unterscheiden sich. Daher ist in einer inte
grierten Halbleiterschaltungseinrichtung mit einer
ECL-Schnittstelle eine Pegelumwandlungsfunktion notwendig, wel
che ein Signal des einen Logikpegels in ein Signal eines
anderen Logikpegels umwandelt, so daß ein externes Signal
und ein internes Signal zueinander passen.
Bei einem ECL·SRAM wird eine Pegelumwandlungsschaltung in
verschiedenen Abschnitten zum Umwandeln eines Eingangssi
gnals vom ECL-Pegel in ein internes Signal vom CMOS-Pegel
verwendet. Eine derartige Pegelumwandlungsschaltung enthält
einen Aufbau, welcher eine Stromspiegelschaltung verwendet.
Bei der Pegelumwandlungsschaltung vom Stromspiegeltyp fließt
ein Strom aus einem Eingangsknoten durch einen Strompfad der
Stromspiegelschaltung hindurch zum zweiten Stromversorgungs
potential Vee, wenn ein Eingangssignal auf einem ECL-Hoch
pegel ist. Durch einen Spiegelstrom dieses durch den Strom
pfad fließenden Stroms wird ein Ausgangsknoten auf den Pegel
des zweiten Stromversorgungspotentials Vee entladen. Wenn
das Eingangssignal auf einem ECL-Tiefpegel ist, dann fließt
kein Strom durch den Strompfad der Stromspiegelschaltung und
dann wird der Ausgangsknoten auf den Pegel des ersten Strom
versorgungspotentials Vcc durch einen separat vorgesehenen
Ladetransistor aufgeladen.
Bei einer derartigen Pegelumwandlungsschaltung vom Strom
spiegeltyp fließt dann ein Strom durch den Strompfad der
Stromspiegelschaltung, wenn der Ausgangsknoten entladen
wird. Es ist notwendig, den durch den Strompfad des Strom
spiegels fließenden Strom zu verkleinern, um den Stromver
brauch zu verringern. Wenn jedoch der Strom im Strompfad
verkleinert wird, dann wird das Laden/Entladen des Gate
potentials des Transistors zum Erzeugen des Spiegelstroms
langsamer, und daher benötigt ein Schalten des den Spiegel
strom erzeugenden und den Ausgangsknoten entladenden Tran
sistors eine längere Zeit, wobei sich ein Betrieb mit
kleiner Geschwindigkeit ergibt.
Bei einem SRAM ist eine Lastschaltung vorgesehen, welche das
Bitleitungspotential auf das erste Stromversorgungspotential
Vcc hochzieht, um die Datenlesegeschwindigkeit zu ver
größern. Diese Bitleitungs-Lastschaltung verkleinert die
Amplitude des Bitleitungspotentials zur Zeit des Daten
lesens, so daß die Geschwindigkeit des Datenlesens ver
größert wird.
Im Unterschied zum DRAM gibt es in einem SRAM die RAS-Vor
ladeperiode nicht. Daher kann der Betrieb des Datenlesens
und des Datenschreibens durch Zugreifen auf Speicherzellen
von verschiedenen Zeilen nacheinander ohne irgendeinen Zeit
abschnitt ausgeführt werden. Zur Zeit des Datenschreibens
wird ein Bitleitungspotential eines ausgewählten Bitlei
tungspaares vom Vorladepegel Vcc auf den Pegel des zweiten
Stromversorgungspotentials Vee mittels eines Schreibtreibers
entladen. Nach Beendigung des Schreibbetriebs wird das Po
tential derjenigen Bitleitung, welche auf das zweite Strom
versorgungspotential Vee entladen worden ist, wieder auf den
Pegel des ersten Stromversorgungspotentials Vcc mittels der
Bitleitungs-Lastschaltung aufgeladen.
Wenn der Datenlesebetrieb unmittelbar nach dem Datenschreib
betrieb oder demselben nachfolgend ausgeführt wird und wenn
eine Wortleitung ausgewählt wird, bevor das Bitleitungspo
tential ausreichend wiederhergestellt ist, dann können die
Daten der ausgewählten Speicherzelle fehlerhaft gelesen
werden oder kann die Zeit zum Datenlesen verzögert sein (da
die Zeit länger wird, welche notwendig ist, damit sich das
Bitleitungspotential auf das den Lesedaten entsprechende Po
tential ändert). Um daher eine Zugriffszeit zu verkleinern,
ist es notwendig, das Bitleitungspotential nach Abschluß des
Datenschreibens hochzuziehen. Ein beispielhafter Aufbau, der
zum Lösen des Problems der "Schreib-Wiederherstellung", das
heißt der Wiederherstellung des Bitleitungspotentials nach
Abschluß des Datenschreibbetriebs, vorgeschlagen wurde, wird
in der Japanischen Offenlegungsschrift Nr. 3-29189
offenbart.
Bei dem in der Japanischen Offenlegungsschrift Nr.
3-29189 offenbarten Beispiel wird nach Abschluß eines Daten
schreibens der Ausgang aus dem Schreibtreiber auf "H" ge
setzt und der Schreibtreiber mit der Bitleitung für einen
vorgeschriebenen Zeitabschnitt nach Abschluß des Schreibens
in Verbindung gehalten. Ein Vorladen der Bitleitung wird
durch Verwenden sowohl der Bitleitungs-Lastschaltung als
auch des Schreibtreibers ausgeführt. Da jedoch das Bitlei
tungspotential auf den Pegel des ersten Stromversorgungs
potentials Vcc hochgezogen wird, dauert es eine Zeit, um die
Bitleitungspotentiale auszugleichen, und daher ist es schwer
zu sagen, daß eine wirksame "Schreib-Wiederherstellung" ver
wirklicht ist.
Die Japanische Offenlegungsschrift Nr. 63-211190
offenbart einen Aufbau, bei welchem die Bitleitungs-Lade
operation durch die Bitleitungs-Lastschaltung verhindert
wird, wenn ein Abtastverstärker zum Datenlesen in Betrieb
ist, und nach Beendigung des Abtastverstärkerbetriebs wird
eine Bitleitungs-Ladeoperation mittels der Bitleitungs-Last
schaltung gestartet, so daß sie die Bitleitung vorlädt. Die
ser Stand der Technik bezieht sich jedoch nur auf das Vor
laden der Bitleitung zur Zeit des Datenlesens und nicht auf
das Problem der "Schreib-Wiederherstellung".
Bei einem ECL·SRAM ist zum Bestimmen eines Logikpegels
(Hoch-/Tiefpegel eines Eingangssignals, zum Versorgen der
Bipolar-Differenzverstärkerschaltung mit einem konstanten
Strom und zur Umwandlung eines Signals vom ECL-Pegel in ein
Signal vom CMOS-Pegel usw. eine Referenzspannung notwendig.
Für einen genauen Betrieb muß eine derartige Referenzspan
nung konstant gehalten werden, so daß sie durch die Versor
gungsspannung nicht beeinflußt wird.
Da im allgemeinen die Transistorgröße und der Schaltungsauf
bau in einem Referenzspannungs-Erzeugungsabschnitt und einem
die Referenzspannung verwendenden Abschnitt unterschiedlich
sind, unterscheidet sich die Temperaturabhängigkeit der
Referenzspannung häufig von der Temperaturabhängigkeit der
Betriebscharakteristiken der Transistoren in dem die
Referenzspannung verwendenden Abschnitt. Daher verändern
sich die Betriebscharakteristiken des die Referenzspannung
verwendenden Abschnitts, wenn sich die Betriebstemperatur
ändert, und im Ergebnis kann kein genauer Betrieb gesichert
werden.
Wenn in einer Halbleiterspeichereinrichtung eine defekte
Speicherzelle vorhanden ist, dann wird die defekte Speicher
zelle durch Ersetzen der defekten Speicherzelle durch eine
redundante Speicherzelle ausgebessert, um die Herstellungs
ausbeute der Halbleiterspeichereinrichtung zu verbessern.
Eine Decodierschaltung zum Auswählen der defekten Speicher
zelle (der defekten Decodierschaltung) wird durch eine re
dundante Decodierschaltung ersetzt. Verschiedene Strukturen
der redundante Decodierschaltung sind vorgeschlagen worden.
Bei einem der Vorschläge weisen die redundante Decodier
schaltung und die normale Decodierschaltung dieselbe Logik
struktur auf. Da sie dieselbe Struktur aufweisen, ist die
Operationsgeschwindigkeit, wenn eine normale Decodierschal
tung ausgewählt und wenn eine redundante Decodierschaltung
ausgewählt wird, dieselbe. Die Decodierschaltung enthält ein
NAND-Gatter und ein NOR-Gatter. Wenn eine Logikschaltung
durch ein NAND-Gatter und ein NOR-Gatter gebildet wird, dann
ist es notwendig, die Größe der Transistoren in dem
NOR-Gatter und dem NAND-Gatter zu vergrößern, um dieselbe Treib
fähigkeit wie diejenige eines Inverters vorzusehen (da ein
Abschnitt vorhanden ist, bei welchem eine Mehrzahl von Tran
sistoren in Reihe geschaltet ist, ist es notwendig, einen
Stromverlust bei den in Reihe geschalteten Transistoren zu
kompensieren).
Wenn ein Transistor mit großer Größe verwendet wird, dann
wird eine Ausgangslast einer vorhergehenden Schaltungsein
richtung, wie beispielsweise eines Vordecodierers, groß (da
die Gatekapazität zunimmt, wenn ein MOS-Transistor enthalten
ist). Im Ergebnis verzögert sich ein Zunehmen eines Aus
gangssignals aus der vorhergehenden Schaltung, was eine
längere Zugriffszeit verursacht. Ferner wird der Stromver
brauch vergrößerte da eine große Ausgangslast (zum
Laden/Entladen) getrieben werden muß.
Als Verfahren zum Ausbessern einer defekten Speicherzelle
ist eine sogenannte "Verschiebungs-Redundanztyp-Ausbes
serungsschaltung" bekannt geworden, bei welcher eine Ver
bindung eines Decodiererausgangsknotens so geschaltet wird,
daß sie geschaltet wird. Im allgemeinen wird bei einer Halb
leiterspeichereinrichtung im Hinblick auf einen kleinen
Stromverbrauch ein Blockeinteilungsaufbau verwendet, bei
welchem nur ein ausgewählter Block getrieben wird. Ein Block
enthält eine Mehrzahl von IO-Blöcken, welche einer Mehrzahl
von entsprechenden Dateneingangs-/Datenausgangspins ent
sprechen. Vom Gesichtspunkt der Herstellungsausbeute und
eines höheren Integrationsgrades des SRAMs ist es notwendig,
eine defekte Speicherzelle effizient auszubessern. Wenn eine
redundante Spalte (ein redundantes Bitleitungspaar) in einem
Speicherblock vorgesehen ist und wenn ein defektes Bitlei
tungspaar, falls ein solches vorhanden ist, gemäß dem "Ver
schiebungs-Redundanz"-Verfahren ausgebessert wird, dann er
wächst das folgende Problem. Es werden IO-Blöcke #1 und #2
betrachtet, welche Pins #1 und #2 entsprechen. Wenn keine
defekte Speicherzelle vorhanden ist, dann ist das Bitlei
tungspaar der ersten Spalte des IO-Blocks #2 mit einem
Datenbus verbunden, welcher mit dem IO-Pin #2 verbunden ist.
Wenn eine defekte Speicherzelle im Block #1 vorhanden ist,
dann wird eine Verbindung des Ausgangsknotens des Spalten
decodierers geschaltet, derart daß das Bitleitungspaar der
ersten Spalte des IO-Blocks #2 mit dem Datenbus verbunden
wird, welcher mit dem IO-Pin #1 verbunden ist. Es ist eine
Lastschaltung für das SRAM-Bitleitungspaar vorgesehen. Daher
wird es notwendig, die Lastschaltung des IO-Blocks #2 durch
zwei Spaltenauswahlsignale zu treiben. Folglich wird die
Lastschaltung des Bitleitungspaares der ersten Spalte des
IO-Blocks #2 im Vergleich zu den Strukturen anderer Last
schaltungen für andere Bitleitungspaare kompliziert.
Eine Erzeugung einer genauen Referenzspannung ist für eine
Referenzspannungs-Erzeugungsschaltung des SRAMs und der
dergleichen erforderlich. Beim Erzeugen einer internen
Referenzspannung in einem DRAM wird ein Aufbau verwendet,
bei welchem die Referenzspannung durch Durchbrennen der
parallel angeordneten Widerstände mit einem Laser getrimmt
wird (vergleiche die Japanische Offenlegungsschrift
Nr. 4-102300). Wenn jedoch die Referenzspannung durch Laser
brennen getrimmt wird, dann ist es unmöglich, die Referenz
spannung erneut einzustellen.
Wenn ferner ein optimales Transistorelement aus einer Mehr
zahl von Transistorelementen als Referenzspannungs-Erzeu
gungsquelle auszuwählen ist, dann ist es notwendig, im
voraus einen Transistor mit optimalen Betriebscharakteristi
ken auszuwählen, und nach der Auswahl ist es unmöglich, die
sen durch einen anderen Transistor zu ersetzen. Folglich ist
es schwierig, eine Schaltung mit optimalen Betriebscharakte
ristiken leicht zu bilden.
Bei einer Halbleiterspeichereinrichtung ist es notwendig zu
bestimmen, ob die Einrichtung normal arbeitet oder nicht. Zu
diesem Zweck muß die Halbleiterspeichereinrichtung durch ein
externes Signal in einen Testmodus versetzt werden. Der
Testmodus enthält einen Funktionstest unter einer extremen
Testbedingung (hohe Spannung und hohe Temperatur), einen
Einbrennmodus zum Verhindern von Anfangsdefekten, einen
Haltetestmodus zum überprüfen einer Datenhaltecharakteristik
einer Speicherzelle usw. Eine Schaltung zum Festlegen einer
derartigen Mehrzahl von Testmodi muß realisiert werden, ohne
den Betrieb von anderen im Normalmodus betriebenen Schal
tungen zu beeinflussen, und sie muß ferner realisiert wer
den, ohne die Anzahl von Pins zu vergrößern. Dasselbe trifft
auf das Festlegen spezieller Betriebsmodi der Halbleiter
speichereinrichtung zu und nicht nur auf das Festlegen der
Testmodi.
Aus der JP 5-7148 A in: Patents Abstracts of Japan, E 1370, 24.
Mai 1995, Bd. 17 Nr. 264, ist eine Halbleiterschaltung bekannt,
die einen Signaleingangsknoten, einen Signalsausgangsknoten, ein
erstes Schaltelement mit einem Steuerelektrodenknoten, welches
den Signalausgangsknoten auf ein erstes Stromversorgungspoten
tial gemäß einem Potential des Steuerelektrodenknotens betreibt,
und eine erste Potentialhalteeinrichtung, welche den Steuerelek
trodenknoten des ersten Schaltelementes auf einem vorgeschriebe
nen Potentialpegel hält, bekannt.
Aus der JP 5-48428 in: Patents Abstracts of Japan, E 1391, 30.
Juni 1993, Bd. 17, Nr. 347 ist eine Halbleiterschaltung bekannt,
die einen ersten bzw. einen ersten und zweiten Signaleingangs
knoten und Signalausgangsknoten und eine logische Verknüpfungs
schaltung, die das Potential des ersten bzw. des ersten und
zweiten Signaleingangsknotens empfangen kann, aufweist. Ein
Transistorelement ist vorgesehen, welches gemäß einem Potential
pegel eines Ausganges der Verknüpfungsschaltung leitend gemacht
wird.
Aus Tietze, Schenk: Halbleiterschaltungstechnik, 3. Aufl.,
Springer Verlag Berlin 1974, Seite 131 ist eine Halbleiterschal
tung bekannt, die umfaßt einen Signaleingangsknoten, einen
Signalausgangsknoten, ein Schaltelement mit einem Steuerelektro
den-Knoten, welches den Signalausgangsknoten auf ein Stromver
sorgungspotential gemäß einem Potential des Steuerelektroden-Knotens
treibt, ein Kapazitätselement, welches zwischen dem
Signaleingangsknoten und dein Steuerelektroden-Knoten des Schalt
elementes vorgesehen ist und eine Potentialhalteeinrichtung,
welche den Steuerelektroden-Knoten des Schaltelementes auf einen
vorbestimmten Potentialpegel hält.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterschal
tung vorzusehen, welche einen derartigen Aufbau aufweist, daß
sie mit hoher Geschwindigkeit bei kleinem Stromverbrauch arbei
ten kann und insbesondere als Pegelumwandlungsschaltung einsetz
bar ist.
Diese Aufgabe wird gelöst durch eine Halbleiterschaltung mit den
Merkmalen des Patentanspruches 1, 11 oder 13.
Bevorzugte Ausgestaltungen der Halbleiterschaltung ergeben sich
aus den jeweiligen Unteransprüchen.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigen:
Fig. 1 eine schematische Darstellung des Gesam
taufbaus einer Halbleiterspeichereinrich
tung;
Fig. 2 einen speziellen Aufbau eine Pegelum
wandlungsschaltung, welche gemäß einer Ausführungsform der vor
liegenden Erfindung aufgebaut ist;
Fig. 3 eine Querschnittsstruktur eines Haupt
abschnitts der in Fig. 2 gezeigten
Pegelumwandlungsschaltung;
Fig. 4 ein planares Layout des Hauptabschnitts
der in Fig. 2 gezeigten Pegelum
wandlungsschaltung;
Fig. 5 Wirkungen des in den Fig. 3 und 4
dargestellten Layouts;
Fig. 6 ein anderes Beispiel des Aufbaus der
Pegelumwandlungsschaltung;
Fig. 7 einen dritten speziellen Aufbau der
Pegelumwandlungsschaltung;
Fig. 8 einen vierten speziellen Aufbau der
Pegelumwandlungsschaltung;
Fig. 9 einen fünften speziellen Aufbau der
Pegelumwandlungsschaltung;
Fig. 10 einen sechsten speziellen Aufbau der
Pegelumwandlungsschaltung;
Fig. 11 eine Querschnittsstruktur eines Haupt
abschnitts der in Fig. 10 gezeigten
Pegelumwandlungsschaltung;
Fig. 12 ein planares Layout des Hauptabschnitts
der in Fig. 10 gezeigten Pegelumwand
lungsschaltung;
Fig. 13A und 13B ein planares Layout und eine Quer
schnittsstruktur einer Modifikation des
Hauptabschnitts der in Fig. 10 gezeigten
Pegelumwandlungsschaltung;
Fig. 14 einen siebenten speziellen Aufbau der
Pegelumwandlungsschaltung;
Fig. 15 einen achten speziellen Aufbau der
Pegelumwandlungsschaltung;
Fig. 16 einen speziellen Aufbau einer Referenz
spannungs-Erzeugungsschaltung zur Pegel
umwandlung;
Fig. 17A und 17B eine Beziehung zwischen den Strömen, die
in der Pegelumwandlungsschaltung fließen;
Fig. 18 einen spezielleren Aufbau der in Fig. 16
dargestellten Referenzspannungs-Erzeu
gungsschaltung;
Fig. 19 einen anderen speziellen Aufbau der
Referenzspannungs-Erzeugungsschaltung zur
Pegelumwandlung;
Fig. 20 einen anderen speziellen Aufbau der
Referenzspannungs-Erzeugungsschaltung zur
Pegelumwandlung;
Die Ausführungsform
Fig. 1 ist ein Blockschaltbild, welches- einen Gesamtaufbau
einer Halbleiterspeichereinrichtung, in der die Pegelumwandlungs
schaltung verwendet wird, schematisch dar
stellt. Unter Bezugnahme auf Fig. 1 enthält die Halbleiter
speichereinrichtung eine Speicherebene 1. Die Speicherebene
1 enthält eine Mehrzahl von Speicherblöcken 10. In Fig. 1
ist nur ein Speicherblock 10 repräsentativ gezeigt. Der
Speicherblock 10 enthält eine Speicheranordnung 2, welche in
einer Matrix aus Zeilen und Spalten angeordnete Speicher
zellen MC enthält. Die Speicheranordnung 2 enthält Wort
leitungen WL, von denen jede mit einer Zeile der Speicher
zellen MC verbunden ist, und Bitleitungspaare BLP, von denen
jede mit einer Spalte der Speicherzellen MC verbunden ist.
In Fig. 1 sind eine Wortleitung WL, ein Bitleitungspaar BLP
und eine an einem Schnittpunkt zwischen dem Bitleitungspaar
BLP und der Wortleitung WL angeordnete Speicherzelle MC re
präsentativ dargestellt.
Wie es später beschrieben werden wird, enthält die Speicher
anordnung 2 eine Mehrzahl von IO-Blöcken. Jeder IO-Block
entspricht einem unterschiedlichen Dateneingangs-/Datenaus
gangs-Pin. Im Betrieb wird ein Speicherblock in der Spei
cherebene 1 ausgewählt, und ein Bit der Speicherzelle wird
aus jedem der IO-Blöcke in der Speicheranordnung 2 ausge
wählt. Ein nicht ausgewählter Speicherblock 10 wird in einem
Bereitschaftszustand gehalten. Der Speicherblock 10 enthält
ferner eine Bitleitungs-Lastschaltung 3, welche eine Schal
tung zum Ausgleichen und Einstellen einer Potentialamplitude
jeder Bitleitung des Bitleitungspaares BLP enthält, einen
Y-Decodierer 6, welcher ein Spaltenadressensignal decodiert
und ein Spaltenauswahlsignal zum Auswählen eines ent
sprechenden Bitleitungspaares in der Speicheranordnung 2 er
zeugt, eine Verschiebungs-Redundanzschaltung 5 zum übertra
gen eines Ausgangs aus dem Y-Decodierer 6, ein
Lese-/Schreibgatter 4, welches ein entsprechendes
Bitleitungspaar mit internen lokalen Datenbussen 8 und 9
gemäß dem aus der Verschiebungs-Redundanzschaltung 5 über
tragenen Spaltenauswahlsignal verbindet, und eine
Lese-/Schreibsteuerschaltung 7 zum Steuern eines geöffne
ten/geschlossenen Zustands des Lese-/Schreibgatters 4 und
zum Einstellen eines Potentials des Bitleitungspaares am
Ende eines Datenschreibens.
Die Verschiebungs-Redundanzschaltung 5 enthält eine Mehrzahl
von Schaltgattern, welche das Spaltenauswahlsignal aus dem
Y-Decodierer 6 an eines von zwei Bitleitungspaaren selektiv
übertragen, um ein defektes Bitleitungspaar auszubessern.
Die Lese-/Schreibsteuerschaltung 7 ist gemäß einem Blockaus
wahlsignal aktiviert.
Die Halbleiterspeichereinrichtung enthält ferner einen
CS-Puffer 12, welcher ein externes Chip-Auswahlsignal /CS emp
fängt, und einen Adressenpuffer 14, welcher ein
Mehrfachbit-Adressensignal A0 bis An empfängt, so daß er ein internes
Adressensignal erzeugt. Das interne Adressensignal aus dem
Adressenpuffer 14 ist an einen Y-Vordecodierer 15, einen
Z-Vordecodierer 16, einen V-Vordecodierer 17 und einen X-Vor
decodierer 18 gelegt. Der Y-Vordecodierer 15 decodiert das
Spaltenadressensignal aus dem Adressenpuffer 14 vor und er
zeugt ein Vordecodiersignal zum Bestimmen eines Bitleitungs
paares in jedem Speicherblock. Ein Ausgang aus dem Y-Vorde
codierer 15 ist an den Y-Decodierer 6 gelegt.
Der Z-Vordecodierer 16 decodiert das Adressensignal zum Be
stimmen eines Blocks aus dem Adressenpuffer 14 vor. Ein Vor
decodiersignal zum Auswählen eines durch das Blockadressen
signal bestimmten Speicherblocks in der Speicherebene 1 wird
vom Z-Vordecodierer 16 erzeugt und an den Z-Decodierer 25
gelegt. Der Z-Decodierer 25 decodiert das Vordecodiersignal
aus dem Z-Vordecodierer 16 und erzeugt ein Blockauswahl
signal zum Aktivieren einer peripheren Schaltungseinrichtung
(Y-Decodierer, Lese-/Schreibsteuerschaltung 7 usw.) des aus
gewählten Speicherblocks.
Der X-Vordecodierer 18 erzeugt ein Vordecodiersignal zum
Auswählen einer Hauptwortleitung, welche durch eine Mehrzahl
von Speicherblöcken in der Speicherebene 1 verwendet wird.
Das aus dem X-Vordecodierer 18 ausgegebene Vordecodiersignal
ist an den X-Decodierer gelegt. Der X-Decodierer 24 deco
diert das Vordecodiersignal aus dem X-Vordecodierer 18 und
wählt eine Hauptwortleitung aus. Eine Mehrzahl von Unter
wortleitungen ist mit der Hauptwortleitung in jedem Spei
cherblock verbunden.
Der V-Vordecodierer 17 erzeugt ein Vordecodiersignal zum
Auswählen einer der Mehrzahl von mit der Hauptwortleitung
verbundenen Unterwortleitungen. Das Vordecodiersignal aus
dem V-Vordecodierer 17 ist an einen VZ-Decodierer 26 gelegt.
Der VZ-Decodierer 26 decodiert das Vordecodiersignal aus dem
Z-Vordecodierer 16 und das Vordecodiersignal aus dem V-Vor
decodierer 17 und erzeugt ein Decodiersignal zum Bestimmen
eines Speicherblocks und zum Bestimmen einer der Mehrzahl
von Unterwortleitungen.
Ein Ausgang aus dem VZ-Decodierer 26 und ein Ausgang aus dem
X-Decodierer 24 sind an einen lokalen X-Decodierer 27 ge
legt. Gemäß dem Decodiersignal aus dem VZ-Decodierer 26 und
dem Decodiersignal aus dem X-Decodierer 24 erzeugt der loka
le X-Decodierer 27 ein Signal, welches eine Unterwortleitung
im entsprechenden Speicherblock 10 in einen Auswahlzustand
versetzt.
An den X-Vordecodierer 18 ist ein internes Steuersignal
(CS-Wortleitungs-Unterbrechungsmodus-Bestimmungssignal, welches
später beschrieben werden wird) aus dem CS-Puffer 12 ange
legt. Folglich wird ein Ausgang aus dem X-Vordecodierer 18
selektiv aktiviert/deaktiviert. Der Adressenpuffer 14 führt
eine Pufferoperation an einem externen Adressensignal aus
und erzeugt normal ein internes Adressensignal. Das dient
dazu, die Operationsgeschwindigkeit dem Adressenpuffers zu
verbessern.
In Fig. 1 ist gezeigt, daß das Steuersignal aus dem
CS-Puffer 12 nur an den X-Vordecodierer 18 gelegt ist. Ein in
ternes Steuersignal aus dem CS-Puffer 12 kann ferner an den
Y-Vordecodierer 15, den Z-Vordecodierer 16 und den V-Vorde
codierer 17 gelegt sein.
Die Halbleiterspeichereinrichtung enthält ferner einen
WE-Puffer 28, welcher ein externes Schreibentsperrsignal /WE
zum Erzeugen eines internen Schreibentsperrsignals empfängt,
einen Din-Puffer 29, welcher externe Eingangsdaten D emp
fängt und interne Schreibdaten erzeugt, und einen Dout-Puf
fer 30, welcher aus internen Lesedaten externe Lesedaten Q
zur Ausgabe erzeugt.
Wenn das interne Schreibentsperrsignal aus dem WE-Puffer 28
und das externe Steuersignal /CS beide einen Tiefpegel er
reichen, dann wird ein Datenschreiben bestimmt. Wenn das
externe Steuersignal /CS einen Tiefpegel erreicht und das
Schreibentsperrsignal /WE auf einem Hochpegel ist, dann wird
ein Datenlesebetrieb bestimmt. Ein Chip-Auswahlsignal /CS
zum Datenschreiben/-lesen wird von einem anderen Pfad als
dem in Fig. 1 gezeigten CS-Puffer 12 angelegt.
Die Halbleiterspeichereinrichtung umfaßt ferner einen glo
balen Schreibtreiber 31, welcher in Reaktion auf ein in
ternes Schreibentsperrsignal (genauer: in Kombination mit
dem Chip-Auswahlsignal CS) aus dem WE-Puffer 28 aktiviert
ist, wobei er interne Schreibdaten aus dem Din-Puffer 29
empfängt, so daß er die Schreibdaten in jeden Speicherblock
überträgt, einen lokalen Schreibtreiber 33, welcher in Re
aktion auf das interne Schreibentsperrsignal aus dem
WE-Puffer 28 und auf ein Blockauswahlsignal aus dem Z-Deco
dierer 25 aktiviert ist, wobei er interne Schreibdaten aus
dem globalen Schreibtreiber 31 empfängt, so daß er die
Schreibdaten an einen lokalen Datenbus 8 im Speicherblock
überträgt, einen lokalen Abtastverstärker 34, welcher in
Reaktion auf das Blockauswahlsignal aus dem Z-Decodierer 25
so aktiviert ist, daß er die internen Lesedaten auf einem
internen Lesedatenbus 9 verstärkt, und einen globalen Ab
tastverstärker 32, welcher zur Zeit eines Datenlesens so
aktiviert ist, daß er die internen Lesedaten aus dem lokalen
Abtastverstärker 34 verstärkt und die sich ergebenden Daten
in den Dout-Puffer 30 überträgt.
Der globale Schreibtreiber 31 und der globale Abtastver
stärker 32 sind gewöhnlich für jeden Speicherblock 10 der
Speicherebene 1 vorgesehen. Der lokale Schreibtreiber 33 und
der lokale Abtastverstärker 34 sind für einen Speicherblock
10 in der Speicherebene 1 vorgesehen. Dadurch wird nur der
ausgewählte Speicherblock getrieben, so daß der Stromver
brauch verkleinert wird.
Die Halbleiterspeichereinrichtung enthält ferner zum Fest
legen eines speziellen Modus der Halbleiterspeichereinrich
tung: eine Modusermittlungsschaltung 35, welche die Bestim
mung eines vorgeschriebenen speziellen Modus gemäß einem ex
ternen Steuersignal ermittelt, eine Schaltung zur Erzeugung
eines Betriebsmodus-Bestimmungssignals 36, welche ein Be
stimmungssignal so erzeugt, daß sie einen vorgeschriebenen
Betriebsmodus gemäß einem Ausgang aus der Modusermittlungs
schaltung 35 festlegt, und eine Speicherzellpotential-Ver
sorgungsschaltung 37, welche das an eine Speicherzelle MC
anzulegende Potential gemäß einem Steuersignal aus der
Schaltung zum Erzeugen eines Betriebsmodus-Bestimmungs
signals 36 ändert. Ein Ausgang aus der Schaltung zum Er
zeugen eines Betriebsmodus-Bestimmungssignals 36 ist ferner
an den CS-Puffer 12 gelegt. Der CS-Puffer 12 steuert eine
Aktivierung/Deaktivierung des Z-Vordecodierers 18 gemäß
einem Signal aus der Schaltung zum Erzeugen eines Betriebs
modus-Bestimmungssignals 36. Der auf diese Weise festgelegte
spezielle Modus wird später detailliert beschrieben werden.
Die Halbleiterspeichereinrichtung enthält ferner eine
Referenzspannungs-Erzeugungsschaltung 38, welche Referenz
spannungen Vref und Vcs zum Treiben einer in einer bipolaren
Differenzverstärkungsschaltung verwendeten Konstantstrom
quelle erzeugt und welche den Pegel eines Eingangssignals
bestimmt. Der Strukturen der verschiedenen Abschnitte wer
den im folgenden detailliert beschrieben werden.
Die Pegelumwandlungsschaltung
Wenn ein ECL-Pegelsignal in einen Bi-CMOS·SRAM einzugeben
ist, dann muß das ECL-Pegelsignal auf den CMOS-Pegel umge
wandelt werden, um den internen CMOS-Transistor sicher
ein-/auszuschalten (um den Stromverbrauch zu verkleinern).
Die Pegelumwandlungsschaltung wird nachstehend beschrieben
werden.
Fig. 2 zeigt ein erstes spezielles Beispiel der Pegelum
wandlungsschaltung gemaß der vorliegenden Erfindung. Unter
Bezugnahme auf Fig. 2 enthält die Pegelumwandlungsschaltung
einen p-Kanal-MOS-Transistor Q3, welcher in Reaktion auf ein
an einen Eingangsknoten NA gelegtes Signal leitend gemacht
wird, so daß er einen Ausgangsknoten NB auf einen ersten
Versorgungspotentialpegel Vcc auflädt; einen p-Kanal-MOS-Transistor
Q1, welcher die Referenzspannung Vref an seinem
Gate empfängt und in Reaktion auf den Pegel eines an den
Eingangsknoten NA gelegten Signals In selektiv leitend ge
macht wird; einen n-Kanal-MOS-Transistor Q2, welcher den
Strom aus dem Transistor Q1 auf den zweiten Stromversor
gungs- Potentialpegel Vee entlädt; einen n-Kanal-MOS-Transi
stor Q4, welcher in einer Stromspiegelart mit dem Transistor
Q2 so verbunden ist, daß er den Ausgangsknoten NB auf den
Pegel des zweiten Stromversorgungspotentials Vee entlädt;
und einen Kondensator Cs, welcher zwischen dem Eingangs
knoten und einem internen Knoten NC vorgesehen ist. Der in
terne Knoten NC ist jeweils mit dem Gate der Transistoren Q2
und Q4 verbunden.
Das an den Eingangsknoten NA gelegte Signal In ist ein
ECL-Pegelsignal, dessen Hochpegel etwa -0,8 V ist und dessen
Tiefpegel etwa -2,0 V ist. Die an das Gate des Transistors
Q1 gelegte Referenzspannung Vref ist im Bereich von -2,5 bis
etwa -2,9 V, obgleich sie von der Schwellenspannung des
Transistors Q1 abhängt. Beispielsweise ist die Gatebreite
des Transistors Q3 auf etwa 40 µm festgelegt, die Gatebreite
der Transistoren Q1 und Q4 ist auf etwa 20 µm festgelegt,
und die Gatebreite des Transistors Q2 ist auf etwa 5 µm
festgelegt. Der Kapazitätswert des Kondensators Cs ist etwa
0,3 pF.
Die Gatebreiten der Transistoren Q1 und Q2 sind ausreichend
klein gemacht, um den Wert des durch die Transistoren Q1 und
Q2 fließenden Stroms zu verkleinern, so daß sich der Strom
verbrauch verkleinert. Der Kondensator Cs überträgt mittels
kapazitiver Kopplung ein an den Eingangsknoten NA angelegtes
Signal an das Gate des Transistors Q4, wobei er das Poten
tial am Knoten NC (Gate des Transistors Q4) mit hoher Ge
schwindigkeit ändert und daher ein Hochgeschwindigkeits-Schalten
des Transistors Q4 ermöglicht. Der Betrieb wird
beschrieben werden.
Wenn das an den Eingangsknoten NA gelegte Signal In auf dem
ECL-Tiefpegel ist, dann schaltet der Transistor Q3 ein und
wird der Ausgangsknoten NB auf den Pegel des ersten Stromver
sorgungspotentials Vcc geladen. Wenn das Eingangssignal In
auf dem ECL-Tiefpegel ist, dann ist der Transistor Q1 ausge
schaltet und sind die Transistoren Q2 und Q4 ausgeschaltet,
da die Differenz zwischen dem Eingangssignal In und der
Referenzspannung Vref kleiner als der Absolutwert der
Schwellenspannung des Transistors Q1 ist.
Wenn das an den Eingangsknoten NA gelegte Eingangssignal In
auf dem ECL-Hochpegel ist, dann schaltet der Transistor Q3
aus. Wenn unterdessen der Transistor Q1 einschaltet, dann
nimmt das Potential am Knoten NC zu, und die Transistoren Q2
und Q4 schalten ein. Da die Gatebreite der Transistoren Q1
und Q2 klein gemacht ist, kann der aus dem Eingangsknoten NA
zum zweiten Stromversorgungspotential Vee fließende Strom
ausreichend klein gemacht werden. Das Potential am Knoten NC
(am jeweiligen Gate der Transistoren Q2 und Q4) nimmt
mittels des Ladestroms durch den Transistor Q1 relativ mäßig
zu. Zu dieser Zeit wird aufgrund der kapazitiven Kopplung
des Kondensators Cs das Zunehmen des Potentials am Eingangs
knoten NA an den internen Knoten NC übertragen, und daher
schaltet der Transistor Q4 mit hoher Geschwindigkeit ein.
Daher kann das Potential am Ausgangsknoten NB auf den Pegel
des zweiten Stromversorgungspotentials Vee mit hoher Ge
schwindigkeit entladen werden.
Wie vorstehend beschrieben, kann der Durchgangsstrom, der
von dem das erste Stromversorgungspotential zuführenden
Knoten der vorhergehenden Schaltung in den das zweite
Stromversorgungspotential Vee zuführenden Knoten der Pegel
umwandlungsschaltung fließt, kleiner gemacht werden, wobei
ein kleinerer Stromverbrauch verwirklicht wird, da der vom
Eingangsknoten NA zum zweiten Stromversorgungspotential
fließende Strom kleiner gemacht wird.
Das Vorsehen des Kondensators Cs kompensiert eine durch den
verkleinerten Strom verursachte Abnahme der Geschwindigkeit
des Zunehmens des Gatepotentials des Transistors Q4, und das
Gatepotential des Transistors Q4 wird mit hoher Geschwindig
keit vergrößert, wenn das Potential am Knoten NA zunimmt.
Wenn das Signal In am Eingangsknoten NA auf den Tiefpegel
abnimmt, dann nimmt das Potential am Knoten NC durch die
kapazitive Kopplung des Kondensators Cs ab, und daher nimmt
ein Potential am Knoten NC, das heißt am Gate des Transi
stors Q4, mit hoher Geschwindigkeit ab, und daher schaltet
der Transistor Q4 mit hoher Geschwindigkeit aus. Durch Ver
wenden der Pegelumwandlungsschaltung der Fig. 2 kann eine
Pegelumwandlungsschaltung realisiert werden, welche mit
großer Geschwindigkeit bei kleinem Stromverbrauch schalten
kann.
Fig. 3 zeigt die Struktur des in Fig. 2 dargestellten
Kondensators Cs. Unter Bezugnahme auf Fig. 3 enthält der
Kondensator Cs eine Elektrodenschicht 52 einer ersten
Schicht aus Polysilizium, welche auf einem Elementisolier
film (Feldoxidfilm) 51 auf einem Halbleiter-Bulk (Substrat
oder Wannengebiet) 50 gebildet ist; eine Elektrodenschicht
54 beispielsweise aus Polysilizium, welche auf der Elektro
denschicht 52 mit einem dazwischen angeordneten Zwischen
schicht-Isolierfilm gebildet ist; und eine Elektrodenschicht
53 beispielsweise aus einer ersten Schicht einer Aluminium
zwischenverbindung, welche auf der Elektrodenschicht 54 mit
einem dazwischen angeordneten Zwischenschicht-Isolierfilm
gebildet ist.
Die Elektrodenschichten 52 und 53 sind mit dem Eingangs
knoten NA verbunden und sehen eine Elektrode des Kondensa
tors Cs vor. Die Elektrodenschicht 54 ist mit dem internen
Knoten NC verbunden. Der Kondensator Cs enthält eine
zwischen den Elektrodenschichten 52 und 54 gebildete Kapa
zität C2 und eine zwischen den Elektrodenschichten 54 und 53
gebildete Kapazität C1. Die Kapazitäten C1 und C2 sind
parallel geschaltet.
Der interne Knoten NC ist jeweils mit dem Gate der Transi
storen Q2 und Q4 verbunden. In Fig. 3 ist ein schematischer
Aufbau des Transistors Q2 gezeigt. Der Transistor Q2 enthält
Störstellengebiete 55 und 56, die auf der Oberfläche eines
Halbleiter-Bulks 50 gebildet sind, und eine Gateelektrode
57, welche auf einem Kanalgebiet zwischen den Störstellen
gebieten 55 und 56 gebildet ist, wobei unter derselben ein
Gateisolierfilm angeordnet ist. Das Störstellengebiet 55 ist
mit dem Knoten NC verbunden, und das Störstellengebiet 56
ist so geschaltet, daß es ein zweites Stromversorgungs
potential Vee empfängt. Die Gateelektrode 57 und die
Elektrodenschicht 52 werden bei demselben Schritt zur
Zwischenverbindung beim Herstellungsprozeß gebildet.
Fig. 4 ist ein planares Layout des Kondensators Cs. Unter
Bezugnahme auf Fig. 4 werden Elektrodenschichten 52, 54 und
53 in dieser Reihenfolge bei einem Herstellungsprozeß gebil
det. Die Elektrodenschichten 52 und 54 sind mit dem Ein
gangsknoten NA in einem Kontaktloch 55 verbunden. Ein vor
stehender Abschnitt der Elektrodenschicht 54 ist mit dem
Knoten NC verbunden. Durch Einsetzen der Elektrodenschicht
54 zwischen den Elektrodenschichten 52 und 53 kann der
Kapazitätswert des Kondensators vergrößert werden, wogegen
eine parasitäre Kapazität des Knotens NC verkleinert werden
kann.
Fig. 5 zeigt eine elektrische Äquivalenzschaltung des
Kondensators Cs. Der Kondensator Cs wird durch Parallel
schaltung der Kapazitäten C1 und C2 gebildet. Der Kapazi
tätswert des Kondensators ist mit C1+C2 vorgesehen. Es ist
eine parasitäre Kapazität Cp am Knoten NC vorhanden. Die
parasitäre Kapazität Cp wird durch eine Signalleitung er
zeugt, welche einen Knoten der Transistoren Q1 und Q2 mit
dem Gate der Transistoren Q2 und Q4 verbindet. Das Gebiet
dieser Signalleitung wird sandwichartig durch die Elektro
denschichten 52 und 53 eingeschlossen. Da die Elektroden
schicht 54 von anderen Signalleitungen abgeschirmt ist, kann
der Wert der mit der Signalleitung verbundenen parasitären
Kapazität Cp ausreichend verkleinert werden. Folglich kann
das Potential am Knoten NC ausreichend groß gemacht werden,
wenn das Potential am Knoten NA zunimmt. Die Potentialände
rung am Knoten NC ist durch
Cs·V (NA)/(Cs + Cp)
gegeben, wobei V (NA) die Potentialänderung am Knoten NA be
zeichnet. Wenn daher die parasitäre Kapazität Cp kleiner ge
macht wird, dann kann die Potentialänderung am Knoten NC
ausreichend groß sein. Das ermöglicht ein Hochgeschwindig
keits-Schalten des Transistors Q4.
Fig. 6 zeigt einen zweiten speziellen Aufbau der Pegelum
wandlungsschaltung. Die Pegelumwandlungsschaltung der Fig.
6 enthält einen Kondensator Cs, der zwischen einem Ein
gangsknoten NA und einem internen Knoten NC vorgesehen ist;
einen p-Kanal-MOS-Transistor Q3, welcher in Reaktion auf
einen Tiefpegel des Signals In am Eingangsknoten NA leitend
gemacht wird, so daß er einen Knoten NB auf den Pegel des
ersten Stromversorgungspotentials Vcc auflädt; und eine
Stromspiegelschaltung bildende n-Kanal-MOS-Transistoren Q2
und Q4, welche den Knoten NB auf den Pegel des zweiten
Stromversorgungspotentials Vee gemäß dem Potential am Knoten
NC entladen. Der Aufbau der Transistoren Q2 bis Q4 und des
Kondensators Cs ist derselbe wie der in Fig. 2 gezeigte
Aufbau.
Die in Fig. 6 dargestellte Pegelumwandlungsschaltung ent
hält ferner einen npn-Bipolartransistor Q6 zum Halten des
Knotens NC auf einem vorgeschriebenen Potentialpegel, einen
IV-Inverter zum Invertieren des Potentials am Knoten NB und
einen n-Kanal-MOS-Transistor Q5, welcher in Reaktion auf
einen Ausgang aus dem Inverter IV den Knoten NB auf den
Pegel des zweiten Stromversorgungspotentials Vee entlädt.
Ein Knoten ND ist mit einem Ausgangssignal Out aus dem In
verter IV versehen.
Eine konstante Referenzspannung VCL ist an die Basis des
Bipolartransistors Q6 gelegt. Der Transistor Q6 hält das
Potential am Knoten NC auf einem Potential VCL-VBE. VBE be
zeichnet den Basis-Emitter-Durchlaßspannungsabfall des Tran
sistors Q6. Das Haltepotential VCL-VBE des Transistors Q6
ist etwa auf einen Potentialpegel von Vee+Vth festgelegt.
Hier bezeichnet Vth die Schwellenspannung der Transistoren
Q2 und Q4. Der Betrieb wird beschrieben werden.
Wenn das Eingangssignal In auf dem ECL-Tiefpegel ist, dann
schaltet der Transistor Q3 ein und lädt den Knoten NB auf
den Pegel des ersten Stromversorgungspotentials Vcc auf. Die
Potentialzunahme des Knotens NB wird durch den Inverter IV
invertiert und an den Ausgangsknoten ND übertragen, und ein
Signal Out vom CMOS-Tiefpegel wird vorgesehen.
Zu dieser Zeit ist das Potential am Knoten NC auf dem Halte
potential des Transistors Q6, wogegen die Transistoren Q4
und Q2 ausgeschaltet sind.
Wenn das Eingangssignal In auf dem ECL-Hochpegel ist, dann
nimmt aufgrund der kapazitiven Kopplung des Kondensators Cs
das Potential am Knoten NC über den Haltepotentialpegel
hinaus zu, und die Transistoren Q2 und Q4 schalten ein.
Durch den Transistor Q4 wird der Knoten NB auf den Pegel des
zweiten Stromversorgungspotentials Vee entladen. Da die
Gatebreite des Transistors Q2 klein gemacht ist, wird das
Potential am Knoten NC mäßig entladen. Während dieses Zeit
abschnitts ist der Transistor Q6 ausgeschaltet, da sein
Emitterpotential zugenommen hat. Während des Zeitabschnitts
des Entladens des Potentials am Knoten NC mittels des Tran
sistors Q2 wird der Knoten NB durch den Transistor Q4 ent
laden. Wenn das Potential am Knoten kleiner als die Ein
gangslogik-Schwellenspannung des Inverters IV wird, dann
nimmt der Ausgang aus dem Inverter IV auf den Hochpegel zu,
wobei der Transistor Q5 einschaltet und das Potential am
Knoten NB auf den Pegel des zweiten Stromversorgungspoten
tials entladen wird. Folglich wird das Potential am Knoten
NB mit hoher Geschwindigkeit entladen, und das kleine Po
tential des Knotens NB wird durch den Inverter IV und den
Transistor Q5 verriegelt. Folglich wird ein Ausgangssignal
Out vom CMOS-Hochpegel erzeugt.
Wenn das Eingangssignal In vom Hochpegel auf den Tiefpegel
abnimmt, dann nimmt das Potential am Knoten NC auch ab. Da
zu dieser Zeit das Potential am Knoten NC durch den Transi
stor Q6 gehalten wird, wird keine Unterschreitung am Knoten
erzeugt, und daher können die Transistoren Q2 und Q4 mit
hoher Geschwindigkeit sicher ausgeschaltet werden.
Bei dem in Fig. 6 gezeigten Aufbau ist kein Pfad vorhanden,
durch welchen der Strom direkt zwischen dem Eingangsknoten
NA und einem das zweite Stromversorgungspotential Vee zu
führenden Knoten fließt, und daher kann der Stromverbrauch
wesentlich verkleinert werden.
Fig. 7 zeigt ein drittes spezielles Beispiel der Pegelum
wandlungsschaltung. Die in Fig. 7 gezeigte Pegelumwand
lungsschaltung enthält zusätzlich zum Aufbau der in Fig. 6
dargestellten Pegelumwandlungsschaltung einen Kondensator
Cc, der zwischen dem Eingangsknoten NA und dem Transistor Q6
vorgesehen ist, und einen Widerstand R, welcher die
Referenzspannung VCL an die Basis des Transistors Q6 über
tragt. Der Widerstand R ist als separater Widerstand vorge
sehen, so daß die Potentialänderung an der Basis des Transi
stors Q6 die die Referenzspannung VCL zuführende Schaltung
nicht beeinflußt. Der Betrieb wird im folgenden beschrieben
werden.
Wenn das Signal In am Eingangsknoten NA vom ECL-Tiefpegel
auf den ECL-Hochpegel zunimmt, dann nimmt das Potential am
Knoten NC zu, da aufgrund der kapazitiven Kopplung des
Kondensators Cs die Transistoren Q2 und Q4 leitend gemacht
werden und das Potential am Knoten NB abnimmt. Das ver
kleinerte Potential des Knotens NB wird durch den Inverter
IV und den Transistor Q5 verriegelt, und ein Hochpegel-Aus
gangssignal Out wird vorgesehen. Zu dieser Zeit nimmt durch
den Kondensator Cc das Basispotential des Transistors Q6
auch zu, und das Haltepotential des Transistors Q6 nimmt zu.
Wenn die Kondensatoren Cs und Cc etwa denselben Kapazitäts
wert aufweisen, dann ist die Potentialzunahme am Knoten NC
etwa dieselbe wie die Potentialzunahme des Basispotentials
des Transistors Q6, und der Transistor Q6 wird ausgeschaltet
gelassen. Daher kann ein ähnlicher Betrieb wie derjenige der
in Fig. 6 gezeigten Pegelumwandlungsschaltung verwirklicht
werden.
Wenn das Signal In am Eingangsknoten NA vom ECL-Hochpegel
auf den ECL-Tiefpegel abnimmt, dann schaltet der Transistor
Q3 ein, wobei er den Knoten NB auflädt. Zu dieser Zeit nimmt
das Potential am Knoten NC aufgrund der kapazitiven Kopplung
des Kondensators Cs ab. Zu dieser Zeit nimmt auch das Basis
potential des Transistors Q6 aufgrund der kapazitiven
Kopplung des Kondensators Cc ab. Da das Basispotential des
Transistors Q6 abnimmt, nimmt daher das Haltepotential ab
und schaltet der Transistor Q6 aus. Das Basispotential des
Transistors Q6 wird aufgrund des Widerstands R auf dem
Referenzspannungspegel VCL gehalten. Daher wird eine Wirkung
wie eine Unterschreitung beim Basispotential des Transistors
Q6 nicht hervorgerufen. Wenn die Möglichkeit einer am Knoten
NC erzeugten Unterschreitung vorhanden ist, dann schaltet
der Transistor Q6 ein, wobei er eine Erzeugung der Unter
schreitung sicher verhindert.
Wenn bei der Pegelumwandlungsschaltung der Fig. 7 das Ein
gangssignal In auf den Tiefpegel abnimmt, dann wird das
Basispotential des Transistors Q6 verkleinert, während das
Potential am Knoten NC abnimmt, so daß das Haltepotential
abnimmt. Daher kann die Ausgangslast des Transistors Q6 ver
kleinert werden, und daher kann der Stromverbrauch verklei
nert werden.
Fig. 8 zeigt einen vierten speziellen Aufbau der Pegelum
wandlungsschaltung. Unter Bezugnahme auf Fig. 8 enthält die
Pegelumwandlungsschaltung einen p-Kanal-MOS-Transistor QA,
welcher einen Knoten NB auf den Pegel eines ersten Stromver
sorgungspotentials Vcc auflädt; einen n-Kanal-MOS-Transistor
QB, welcher einen Knoten NB auf den Pegel eines zweiten
Stromversorgungspotentials Vee entlädt; einen Kondensator
CA, welcher ein am Eingangsknoten NA angelegtes Eingangssi
gnal In an das Gate des Transistors QA mittels kapazitiver
Kopplung überträgt; einen Kondensator CB, welcher ein am
Eingangsknoten NA angelegtes Eingangssignal In an das Gate
des Transistors QB mittels kapazitiver Kopplung überträgt;
und Inverter IVA und IVB, welche das Signalpotential am
Knoten NB verriegeln. Der Eingangsabschnitt des Inverters
IVA ist mit dem Knoten NB verbunden, und der Ausgangsab
schnitt desselben ist mit dem Ausgangsknoten ND verbunden.
Der Eingangsabschnitt des Inverters IVB ist mit dem Aus
gangsknoten ND verbunden, und der Ausgangsabschnitt des
selben ist mit dem Knoten NB verbunden.
Die Pegelumwandlungsschaltung enthält ferner einen Wider
stand RA, welcher das Gate des Transistors QA auf einem vor
geschriebenen Potential (Vcc-/Vthp/) hält, und einen Wider
stand RB, welcher das Potential am Gate des Transistors QB
auf einem vorgeschriebenen Potential (Vee+Vthn) hält. Hier
bei ist Vthp und Vthn die Schwellenspannung des entsprechen
den Transistors QA bzw. QB. Das an die Widerstände RA und RB
gelegte Haltepotential kann durch diodenartiges Schalten
eines Transistors mit derselben Schwellenspannung wie der
jenigen der Transistoren QA und QB leicht erzeugt werden.
Der Betrieb wird kurz beschrieben werden.
Wenn das an den Eingangsknoten NA gelegte Eingangssignal In
vom ECL-Hochpegel auf den ECL-Tiefpegel abnimmt, dann nimmt
das Gatepotential des Transistors QA aufgrund der kapaziti
ven Kopplung des Kondensators CA ab, und der Transistor QA
schaltet ein. Folglich wird der Transistor QA für einen
vorgeschriebenen Zeitabschnitt eingeschaltet gelassen. Durch
den Transistor QA wird der Knoten NB aufgeladen, und dessen
Potential nimmt zu. Wenn das Potential am Knoten NB die Ein
gangslogik-Schwellenspannung des Inverters IVA überschrei
tet, dann nimmt der Ausgang des Inverters IVA ab. Der In
verter IVA hat eine Verstärkungsfunktion. Daher wird die
Änderung des Potentials am Knoten NB verstärkt, invertiert
und zum Inverter IVB übertragen. Folglich wird das Potential
am Knoten NB mittels der Inverter IVA und IVB mit hoher Ge
schwindigkeit verriegelt, und es erreicht den CMOS-Hoch
pegel, und das Signal Out am Ausgangsknoten ND erreicht den
CMOS-Tiefpegel. Nach Ablauf eines vorgeschriebenen Zeitab
schnitts kehrt das Gatepotential des Transistors QA aufgrund
des Widerstands RA zum ursprünglichen Haltepotential zurück.
Der Transistor QA schaltet aus.
Wenn das an den Eingangsknoten NA gelegte Eingangssignal In
vom ECL-Tiefpegel auf den ECL-Hochpegel zunimmt, dann nehmen
die Potentiale der Transistoren QA und QB aufgrund der kapa
zitiven Kopplung der Kondensatoren CA und CB zu. Folglich
nimmt das Gatepotential des Transistors QA über den Halte
potentialpegel hinaus zu, und der Transistor QA schaltet
aus, wogegen der Transistor QB einschaltet. Im Ergebnis wird
der Knoten NB auf den Pegel des zweiten Stromversorgungs
potentials mittels des Transistors QB entladen, und dessen
Potential nimmt ab. Das Abnehmen des Potentials am Knoten NB
wird durch die Inverter IVA und IVB verstärkt, wobei das Po
tential am Knoten NB den CMOS-Tiefpegel mit hoher Geschwin
digkeit erreicht und wobei das Ausgangssignal Out am Aus
gangsknoten ND den CMOS-Hochpegel erreicht. Nach Ablauf
eines vorgeschriebenen Zeitabschnitts kehren die Gatepoten
tiale der Transistoren QA und QB zum ursprünglichen Halte
potential zurück.
Bei dem Aufbau der in Fig. 8 gezeigten Pegelumwandlungs
schaltung gibt es keinen Strompfad, durch welchen ein Strom
direkt aus dem Eingangsknoten NA in den das zweite Stromver
sorgungspotential Vee zuführenden Knoten fließt. Daher kann
der Stromverbrauch wesentlich verkleinert werden. Ferner ist
der Zeitabschnitt, in welchem die Transistoren QA und QB
eingeschaltet sind, nur ein sehr kurzer Zeitabschnitt ab dem
Beginn der Änderung des Eingangssignals In (wenn die Gate
potentiale der Transistoren QA und QB durch die Widerstände
RA und RB gehalten werden). Daher ist der durch die Transi
storen QA und QB fließende Strom sehr klein. Wenn die In
verter IVA und IVB durch CMOS-Transistoren gebildet sind,
kann der Durchgangsstrom wesentlich verkleinert werden, und
daher kann eine Pegelumwandlungsschaltung mit sehr kleinem
Stromverbrauch realisiert werden. Da zum Bestimmen des
Pegels des Eingangssignals eine Referenzspannung nicht ver
wendet wird, kann die Schwellenspannung der Transistoren QA
und QB auf einen beliebigen gewünschten Wert festgesetzt
sein, und daher ist der Schaltungsentwurf leichter.
Fig. 9 zeigt ein fünftes spezielles Beispiel der Pegel
umwandlungsschaltung. Die in Fig. 9 dargestellte Pegelum
wandlungsschaltung erzeugt ein Ausgangssignal Out aus kom
plementären Eingangssignalen IN und /IN.
Unter Bezugnahme auf Fig. 9 enthält die Pegelumwandlungs
schaltung einen p-Kanal-MOS-Transistor MQ1, welcher an
seinem Gate ein an einem Eingangsknoten NA1 angelegtes
Eingangssignal IN empfängt; einen p-Kanal-MOS-Transistor
MQ3, welcher an seinem Gate das an einem Eingangsknoten NA
angelegte komplementäre Eingangssignal /IN empfängt; einen
n-Kanal-MOS-Transistor MQ2, welcher Strom aus dem Transistor
MQ1 empfängt; und einen n-Kanal-MOS-Transistor MQ4. Die
Transistoren MQ2 und MQ4 bilden eine Stromspiegelschaltung,
wobei der Transistor MQ1 als Stromzuführungspfad dient.
Die Pegelumwandlungsschaltung der Fig. 9 enthält ferner
einen Kondensator Cs, der zwischen einem Eingangsknoten NA2
und einem internen Knoten NC (der Gateelektrode der Transi
storen MQ2 und MQ4) vorgesehen ißt. Ein Ausgangssignal Out
ist aus einem Knoten zwischen den Transistoren MQ3 und MQ4
vorgesehen. Die Stromtreibfähigkeit der Transistoren MQ1 und
MQ2 ist klein gemacht. Der Betrieb wird beschrieben werden.
Wenn ein Eingangssignal IN vom ECL-Tiefpegel auf den
ECL-Hochpegel zunimmt, dann schaltet der Transistor MQ1 aus und
der Transistor MQ3 ein. Das an den Eingangsknoten NA2 ge
legte komplementäre Eingangssignal IN wird an die Transi
storen MQ2 und MQ4 mittels der kapazitiven Kopplung des
Kondensators Cs übertragen, wobei das Gatepotential der
Transistoren MQ2 und MQ4 mit hoher Geschwindigkeit abnimmt
und die Transistoren MQ2 und MQ4 ausschalten. Folglich wird
der Knoten durch den Transistor MQ3 aufgeladen, so daß ein
Ausgangssignal Out vom CMOS-Hochpegel vorgesehen wird.
Wenn ein Eingangssignal IN vom ECL-Hochpegel auf den
ECL-Tiefpegel abnimmt, dann schaltet der Transistor MQ1 ein und
der Transistor MQ3 aus. Da das Eingangssignal /IN auf einen
Hochpegel zunimmt, nimmt das Potential am Knoten NC aufgrund
der kapazitiven Kopplung des Kondensators Cs zu, und daher
schalten die Transistoren MQ2 und MQ4 ein. Folglich wird der
Ausgangsknoten NB auf den Pegel des zweiten Stromversor
gungspotentials Vee durch den Transistor MQ4 entladen, und
derselbe erreicht einen CMOS-Tiefpegel.
Wenn bei der Pegelumwandlungsschaltung der Fig. 9 der Tran
sistor MQ1 einschaltet, dann schaltet ferner der Transistor
MQ2 ein. Daher fließt ein Durchgangsstrom vom ersten Strom
versorgungspotential Vcc zum zweiten Stromversorgungspoten
tial Vee. Indem die Gatebreiten der Transistoren MQ1 und MQ2
ausreichend klein festgelegt werden, dann kann jedoch der
Durchgangsstrom minimiert werden. In diesem Fall nimmt das
Potential am Knoten NC aufgrund der kapazitiven Kopplung des
Transistors Cs mit hoher Geschwindigkeit zu. Daher kann der
Transistor MQ4 bei kleinem Stromverbrauch schnell schalten.
Wenn die Gatebreite des Transistors MQ4 breiter als die
jenige des Transistors MQ2 gemacht wird, dann kann der Aus
gangsknoten NB mit hoher Geschwindigkeit entladen werden, da
das Verhältnis zwischen dem durch den Transistor MQ2
fließenden Strom und dem durch den Transistor MQ4 fließenden
Strom durch das Verhältnis zwischen der Gatebreite des Tran
sistors MQ2 und derjenigen des Transistors MQ4 vorgesehen
ist.
Fig. 10 zeigt ein sechstes spezielles Beispiel der Pegel
umwandlungsschaltung. Die in Fig. 10 dargestellte Pegel
umwandlungsschaltung weist ferner eine Funktion zum Aus
führen einer AND-Operation zwischen Signalen IN1 und IN2
auf, welche ECL-Pegelsignale sind. Unter Bezugnahme auf
Fig. 10 enthält die Pegelumwandlungsschaltung p-Kanal-MOS-Transistoren
PQ1 und PQ2, welche an ihrem Gate die ent
sprechenden ECL-Pegel-Eingangssignale IN1 bzw. IN2 emp
fangen; und p-Kanal-MOS-Transistoren PQ3 und PQ4, welche an
ihrem Gate jeweils entsprechende ECL-Pegel-Komplementärein
gangssignale /IN1 bzw. /IN2 empfangen. Die Transistoren PQ1
und PQ2 sind parallel vorgesehen, und die Transistoren PQ3
und PQ4 sind zwischen einem ein erstes Stromversorgungspo
tential zuführenden Knoten und einem Ausgangsknoten NB in
Reihe vorgesehen.
Die Pegelumwandlungsschaltung enthält ferner n-Kanal-MOS-Transistoren
Q2 und Q4, welche eine Stromspiegelschaltung
bilden, die mit den als Stromquelle dienenden Transistoren
PQ1 und PQ2 und den die entsprechenden komplementären Ein
gangssignale /IN1 bzw. /IN2 empfangenden Dioden D1 und D2
betrieben wird. Die Ausgangsabschnitte der Dioden D1 und D2
sind in Wired-OR-Schaltung geschaltet.
Die Pegelumwandlungsschaltung enthält ferner einen Kondensa
tor Cs, der zwischen dem Ausgangsabschnitt (Knoten NE) der
Dioden D1 und D2 und einem Knoten NC vorgesehen ist. Die
Gatebreiten der Transistoren PQ1, PQ2 und Q2 sind klein ge
macht, und die Stromtreibfähigkeit ist klein gemacht. Der
Betrieb wird beschrieben werden.
Wenn wenigstens eines der Eingangssignale IN1 und IN2 auf
einem ECL-Tiefpegel ist, dann schaltet wenigstens einer der
Transistoren PQ1 und PQ2 ein, so daß er dem Transistor Q2
aus dem das erste Stromversorgungspotential zuführenden
Knoten Strom zuführt. Da in diesem Fall wenigstens eines der
komplementären Eingangssignale /IN1 und /IN2 auf einem Hoch
pegel ist, nimmt das Potential am Knoten NE durch die Diode
D1 und/oder die Diode 2 zu, und das Potential am Knoten NC
nimmt aufgrund der kapazitiven Kopplung durch den Kondensa
tor Cs zu. Folglich schaltet der Transistor Q4 mit hoher Ge
schwindigkeit ein. Wenigstens einer der Transistoren PQ3 und
PQ4 ist ausgeschaltet. Daher wird der Ausgangsknoten NB
durch den Transistor Q4 mit hoher Geschwindigkeit entladen
und ein Ausgangssignal Out vom CMOS-Tiefpegel vorgesehen.
Wenn die Eingangssignale IN1 und IN2 beide auf einem
ECL-Hochpegel sind, dann schalten die Transistoren PQ1 und PQ2
beide aus und die Transistoren PQ3 und PQ4 beide ein. In
diesem Fall wird das Potential am Knoten NC durch den Tran
sistor Q2 entladen, und die Transistoren Q2 und Q4 schalten
aus. Der Ausgangsknoten NB wird durch die Transistoren PQ3
und PQ4 aufgeladen, und ein Ausgangssignal Out vom
CMOS-Hochpegel wird vorgesehen.
Bei der in Fig. 10 gezeigten Pegelumwandlungsschaltung
fließt vom Signaleingangsknoten zu dem das zweite Stromver
sorgungspotential Vee zuführenden Knoten kein Strom, und da
her kann der Stromverbrauch wesentlich verkleinert werden.
Da die Stromtreibfähigkeit jedes der Transistoren PQ1, PQ2,
Q2 klein gemacht ist, kann zu dieser Zeit der Durchgangs
strom, der von dem das erste Stromversorgungspotential Vcc
zuführenden Knoten zu dem das zweite Stromversorgungspo
tential Vee zuführenden Knoten fließt, ausreichend klein
gemacht werden.
Fig. 11 zeigt eine schematische Querschnittsstruktur des
Kondensators und der Diode, welche in Fig. 10 dargestellt
sind. Unter Bezugnahme auf Fig. 11 enthält der Kondensator
Cs eine Elektrodenschicht 65, welche beispielsweise aus
einer ersten Schicht Polysilizium auf einem Halbleiter-Bulk
(Substrat oder Wanne) 60 gebildet ist, und eine Elektroden
schicht 64, welche beispielsweise aus einer ersten Schicht
Aluminiumzwischenverbindung auf einer Elektrode 65 mit einem
dazwischen angeordneten Zwischenschicht-Isolierfilm gebildet
ist. Die Elektrodenschicht 64 ist mit dem in Fig. 10 ge
zeigten Knoten NE verbunden, und die Elektrodenschicht 65
ist mit dem Knoten NC verbunden.
Die Diode D1 enthält ein p-Typ-Störstellengebiet 61, welches
auf der Oberfläche des Halbleiter-Bulks 60 gebildet ist, und
ein n-Typ-Störstellengebiet 63, welches auf der Oberfläche
des Halbleiter-Bulks 60 gebildet ist. Die Diode D2 enthält
ein p-Typ-störstellengebiet 62, welches auf der Oberfläche
des Halbleiter-Bulks 60 gebildet ist, und ein n-Typ-Stör
stellengebiet 63. In diesem Beispiel ist angenommen, daß die
Dioden D1 und D2 auf einem n-Typ-Halbleiter-Bulk 60 gebildet
sind. Die Dioden D1 und D2 können in n-Typ-Wannengebieten
gebildet sein, welche an der Oberfläche des Halbleiter-Bulks
60 ausgebildet sind.
Fig. 12 ist ein planares Layout des Kondensators und der
Diode, welche in Fig. 11 gezeigt sind. In Fig. 12 sind auf
einer Seite eines Kondensators Cs p-Typ-Störstellengebiete
61 und 62 und ein n-Typ-Störstellengebiet 63 (nicht explizit
dargestellt) gebildet. Eine Elektrodenschicht 64 ist an
ihrem vorstehenden Abschnitt mit dem n-Typ-Störstellengebiet
63 durch ein Kontaktloch (durch den Knoten NE dargestellt)
verbunden. Die Elektrodenschicht 65 ist an ihrem vorstehen
den Abschnitt (linker Abschnitt der Fig. 12) mit dem Knoten
NC verbunden. Bei dem Aufbau des in den Fig. 11 und 12
dargestellten Kondensators kann die mit dem Knoten NC ver
bundene Zwischenverbindungsschicht durch die mittels der
ersten Schicht der Aluminiumzwischenverbindung gebildete
Elektrodenschicht 64 abgeschirmt werden. Folglich kann die
mit dem Knoten NC verbundene parasitäre Kapazität ausrei
chend klein gemacht werden und das Potential am Knoten NC
durch die kapazitive Kopplung mit hoher Geschwindigkeit ge
ändert werden.
Die Fig. 13A und 13B zeigen andere Anordnungen des Kon
densators und der Dioden, bei welchen Fig. 13A ein planares
Layout ist und Fig. 13B eine Querschnittsstruktur des
Diodenabschnitts zeigt. Unter Bezugnahme auf die Fig. 13A
und 13B sind ein Katoden von Dioden D1 und D2 bildendes
n-Typ-Störstellengebiet 63 zwischen Anoden der Dioden D1 und
D2 bildenden p-Typ-Störstellengebieten 61 und 62 gebildet.
Das n-Typ-Störstellengebiet 63 ist mit der Elektrodenschicht
64 verbunden. Bei dieser in den Fig. 13A und 13B gezeig
ten Anordnung kann ein Abstand d1 zwischen dem p-Typ-Stör
stellengebieten 61 und dem n-Typ-Störstellengebiet 63 eben
so groß gemacht werden wie ein Abstand d2 zwischen dem
p-Typ-Störstellengebieten 62 und dem n-Typ-Störstellengebiet 63.
Folglich weisen die Dioden D1 und D2 ähnliche Betriebs
charakteristiken auf.
Fig. 14 zeigt ein siebentes spezielles Beispiel der Pegel
umwandlungsschaltung. Unter Bezugnahme auf Fig. 14 enthält
die Pegelumwandlungsschaltung einen p-Kanal-MOS-Transistor
PQ5, welcher an seinem Gate ein Eingangssignal IN1 vom
ECL-Pegel empfängt, einen p-Kanal-MOS-Transistor PQ6, welcher an
seinem Gate ein Eingangssignal IN2 vom ECL-Pegel empfängt,
eine Diode D3, welche an ihrer Anode das Eingangssignal IN1
empfängt, und eine Diode D4, welche an ihrer Anode das Ein
gangssignal IN2 empfängt. Die Transistoren PQ5 und PQ6 sind
zwischen einem ein erstes Stromversorgungspotential Vcc zu
führenden Knoten und einem Ausgangsknoten NB in Reihe ge
schaltet. Die Katoden der Dioden D3 und D4 sind zusammen
geschaltet, so daß dieselben ein Wired-OR-Logikgatter bil
den.
Die Pegelumwandlungsschaltung enthält ferner einen
p-Kanal-MOS-Transistor Q1, dessen Gate so geschaltet ist, daß es
eine Referenzspannung Vref empfängt, dessen einer Leitungs
anschluß mit einem Knoten NF (mit den Katoden der Dioden D3
und D4) verbunden ist und dessen anderer Leitungsanschluß
mit dem Knoten NC verbunden ist; einen zwischen den Knoten
NF und NC vorgesehenen Kondensator Cs; einen n-Kanal-MOS-Transistor
Q2, dessen einer Leitungsanschluß und dessen Gate
beide mit dem Knoten NC verbunden sind und dessen anderer
Leitungsanschluß mit dem das zweite Stromversorgungspoten
tial Vee zuführenden Knoten verbunden ist; und einen
n-Kanal-MOS-Transistor Q4, dessen einer Leitungsanschluß mit
dem Ausgangsknoten NB verbunden ist, dessen Gate mit dem
Knoten NC verbunden ist und dessen anderer Leitungsanschluß
mit dem das zweite Stromversorgungspotential Vee zuführenden
Knoten verbunden ist. Die Transistoren Q2 und Q4 bilden eine
Stromspiegelschaltung. Der Betrieb wird beschrieben werden.
Wenn wenigstens eines der Eingangssignale IN1 und IN2 auf
einem Hochpegel ist, dann schaltet wenigstens einer der
Transistoren PQ5 und PQ6 aus und wird ein Strompfad zwischen
dem das erste Stromversorgungspotential Vcc zuführenden
Knoten und dem Ausgangsknoten NB unterbrochen. Das Potential
am Knoten NF nimmt auf einen Hochpegel zu, wenn eine der
Dioden D3 und D4 leitend gemacht wird, wobei der Transistor
Q1 einschaltet und dem Transistor Q2 Strom zuführt. Aufgrund
der kapazitiven Kopplung des Kondensators Cs nimmt zu dieser
Zeit das Potential am Knoten NC mit hoher Geschwindigkeit
zu, und die Transistoren Q2 und Q4 schalten ein. Der Aus
gangsknoten NB wird durch den Transistor Q4 entladen, und
ein Signal Out vom CMOS-Tiefpegel wird vorgesehen.
Wenn die Eingangssignale IN1 und IN2 beide einen Tiefpegel
erreichen, dann schalten die Transistoren PQ5 und PQ6 ein,
wobei unterdessen die Dioden D3 und D4 die Eingangssignale
IN1 und IN2 an den Knoten NF durch Pegelverschiebung über
tragen, so daß der Transistor Q1 ausschaltet, und in Reak
tion darauf schalten die Transistoren Q2 und Q4 aus. Folg
lich wird ein Signal Out vom CMOs-Hochpegel aus dem Aus
gangsknoten ND durch die Transistoren PQ5 und PQ6 vorge
sehen.
Bei der in Fig. 14 geneigten Pegelumwandlungsschaltung ist
der Potentialpegel am Knoten NF derselbe, wenn (a) die Ein
gangssignale IN1 und IN2 beide auf einem Hochpegel sind und
wenn (b) eines der Eingangssignale IN1 und IN2 auf einem
Hochpegel ist. Daher liefert der Transistor Q1 in den Fällen
(a) und (b) denselben Strom, und daher kann der Transistor
Q4 in den Fällen (a) und (b) mit derselben Geschwindigkeit
eingeschaltet werden. Folglich kann die Erzeugung einer
Asymmetrie des Ausgangssignals in Abhängigkeit von einer Kom
bination von Logikzuständen der Eingangssignale verhindert
werden.
Aufgrund des Kondensators Cs kann der Transistor Q4 mit
hoher Geschwindigkeit geschaltet werden.
Fig. 15 zeigt ein achtes spezielles Beispiel der Pegelum
wandlungsschaltung. Die in Fig. 15 gezeigte Pegelumwand
lungsschaltung weist denselben Aufbau wie die in Fig. 14
gezeigte Pegelumwandlungsschaltung auf, abgesehen davon, daß
der Kondensator Cs nicht vorgesehen ist. Bei der in Fig. 15
gezeigten Pegelumwandlungsschaltung ist eine Wired-OR-Logik
durch Dioden D3 und D4 realisiert. Daher kann unabhängig von
einer Kombination logischer Zustände von Eingangssignalen
IN1 und IN2 der durch einen Transistor Q1 fließende Strom
konstant gemacht werden, und die Schaltgeschwindigkeit eines
Transistors Q4 kann unabhängig von der logischen Kombination
der Eingangssignale IN1 und IN2 konstant gemacht werden.
Folglich kann die Erzeugung einer Asymmetrie des Ausgangssig
nals Out verhindert werden. Die Stromtreibfähigkeit des
Transistors Q1 der in Fig. 15 gezeigten Pegelumwandlungs
schaltung ist größer als diejenige des Transistors Q1 der in
Fig. 14 gezeigten Pegelumwandlungsschaltung gemacht. Das
realisiert einen Schaltbetrieb des Transistors Q4 mit
höherer Geschwindigkeit. Obwohl der Stromverbrauch gering
fügig vergrößert wird, kann die Erzeugung einer Asymmetrie
des Ausgangssignals Out sicher verhindert werden.
Der Aufbau der in den Fig. 14 und 15 dargestellten Pegel
umwandlungsschaltung ist ferner bei einer Pegelumwandlungs
schaltung mit einer Funktion zur logischen Verarbeitung von
komplementären Eingangssignalen verwendbar. Beispielsweise
kann eine Pegelumwandlungsschaltung, bei welcher die Erzeu
gung einer Asymmetrie verhindert werden kann und welche eine
Funktion zur logischen Verarbeitung von komplementären Ein
gangssignalen aufweist, realisiert werden durch Ersetzen der
Transistoren PQ1 und PQ2 der in Fig. 10 gezeigten Pegelum
wandlungsschaltung durch Dioden in Wired-OR-Schaltung und
durch Anlegen der Ausgänge aus den Dioden an einen Transi
stor Q1, der die Referenzspannung empfängt.
Die Schaltung zum Erzeugen einer Referenzspannung für die
Pegelumwandlungsschaltung
Fig. 16 zeigt ein spezielles Beispiel einer Schaltung zum
Erzeugen einer Referenzspannung für die Pegelumwandlungs
schaltung. Unter Bezugnahme auf Fig. 16 weist eine Pegel
umwandlungsschaltung 65 den gleichen Aufbau wie die in Fig.
2 gezeigte Pegelumwandlungsschaltung auf. Eine Referenzspan
nungs- Erzeugungsschaltung 70 enthält einen p-Kanal-MOS-Tran
sistor MP1, der entsprechend einem Transistor Q1 vorgesehen
ist, und einen p-Kanal-MOS-Transistor MP2, der entsprechend
einem Transistor Q2 vorgesehen ist. Die Transistoren MP1 und
MP2 haben eine ähnliche Größe (ein ähnliches Größenverhält
nis) wie die entsprechenden Transistoren Q1 bzw. Q2 und
liefern dieselben Ströme I1 und I3 (oder Ströme mit dem
selben Stromverhältnis), wie sie die entsprechenden Transi
storen Q1 bzw. Q2 liefern.
Der Transistor MP1 empfängt an seinem Gate eine Referenz
spannung Vref und an seinem einen Leitungsanschluß ein Hoch
pegelpotential eines Eingangssignals In, das an die Pegelum
wandlungsschaltung 65 gelegt ist. Der Transistor MP2 emp
fängt an seinem Gate ein Tiefpegelpotential des Eingangs
signals In. Im allgemeinen ist das Hochpegelpotential VH um
etwa 0,8 V kleiner als das Stromversorgungspotential Vcc,
und das Tiefpegelpotential VL ist so festgelegt, daß es um
1,2 V kleiner als jenes ist (das heißt: Vcc-2,0 V). Diese
Potentiale sind ebensogroß wie das Potential des Eingangs
signals IN, welches an die Pegelumwandlungsschaltung 65 als
ein Ausgang aus einem Emitterfolger angelegt ist.
Die Referenzspannungs-Erzeugungsschaltung 70 enthält ferner
einen Widerstand R1 zum Umwandeln des vom Transistor MP1 ge
lieferten Stroms I1 in ein Spannungssignal, einen Widerstand
R2 zum Umwandeln des vom Transistor MP2 gelieferten Stroms
I3 in eine Spannung, und eine Differenzverstärkungsschaltung
OP, welche an ihrem positiven Eingang die durch den Wider
stand R1 erzeugte Spannung empfängt und welche an ihrem ne
gativen Eingang die durch den Widerstand R2 erzeugte Span
nung empfängt. Die Referenzspannung Vref wird durch die
Differenzverstärkungsschaltung OP erzeugt. Die Referenzspan
nung Vref aus der Differenzverstärkungsschaltung OP ist an
das Gate des Transistors Q1 der Pegelumwandlungsschaltung 65
und an das Gate des Transistors MP1 gelegt. Der Betrieb wird
beschrieben werden.
Zunächst wird der Betrag des in der Pegelumwandlungsschal
tung fließenden Stroms unter Bezugnahme auf Fig. 17 be
schrieben werden.
Wenn das Eingangssignal auf einem Hochpegel ist, dann schal
tet der Transistor Q2 aus, und die Transistoren Q1, Q3 und
Q4 schalten ein. Zur Vereinfachung der Beschreibung wird der
Kondensator Cs nicht berücksichtigt. In diesem Zustand
fließt der Strom I1 durch den Transistor Q1, wie es in Fig.
17A dargestellt ist. Der aus dem Ausgangsknoten durch den
Transistor Q4 zum zweiten Stromversorgungspotential Vee
fließende Strom I2 ist der Spiegelstrom des Stroms I1, wel
cher durch ein Verhältnis der β der Transistoren Q3 und Q4
bestimmt ist. Hier ist β gegeben durch µn·Cox·W/L, wobei µn
die Mobilität der Elektronen bezeichnet, Cox bezeichnet die
Kapazität infolge des Gateoxidfilms, W bezeichnet die Gate
breite und L die Gatelänge. Insbesondere sind die Ströme I2
und I1 festgelegt als
I2 = I1·β (Q4)/β(Q3)
wobei β (Q3) und β (Q4) den Wert von β der entsprechenden
Transistoren Q3 bzw. Q4 bezeichnet.
Wenn das an die Pegelumwandlungsschaltung gelegte Eingangs
signal auf einem Tiefpegel (tief) ist, dann wird der Aus
gangsknoten durch den Transistor Q2 aufgeladen, wie es in
Fig. 17B gezeigt ist. Der Strom I3 ist gegeben durch
I3 = β [(Vg-Vt) Vd-Vd²/2],
wobei Vg die Gate-Source-Spannung des Transistors Q2 be
zeichnet, Vt bezeichnet den Absolutwert der Schwellenspan
nung des Transistors Q2 in einem Nichtsättigungsgebiet, und
Vd bezeichnet die Potentialdifferenz zwischen dem ersten
stromversorgungspotential Vcc und dem Ausgangsknoten.
In einem Sättigungsgebiet fließt der folgende Strom:
I3 = β (Vg-Vt)²/2.
Der durch den Transistor Q1 fließende Strom I1 ändert sich
in einer ähnlichen Weise wie der Strom I3, wenn die Gatepo
tentiale der Transistoren Q3 und Q4 zunehmen. Insbesondere
wird der durch den Transistor Q1 fließende Strom I1 auch
durch das β des Transistors Q1, die Schwellenspannung, den
Potentialpegel des Eingangssignals und die an das Gate ge
legte Referenzspannung Vref bestimmt. Es ist erwünscht, daß
die Anstiegszeit und die Abfallzeit des Potentials am Aus
gangsknoten dieselbe ist. Zu diesem Zweck ist die Referenz
spannung Vref so festgelegt, daß sie die Ströme I2 und I3
gleich macht. Wenn der Transistor Q4 einschaltet, dann ist
aufgrund einer Widerstandskomponente und einer Kapazitäts
komponente der Transistoren Q1 und Q3 die Zunahme seines
Gatepotentials tatsächlich langsamer als die Zunahme des
Gatepotentials des Transistors Q2. Daher wird die Referenz
spannung Vref derart festgelegt, daß der Strom I2 gering
fügig größer als der Strom I3 ist.
Die in Fig. 16 gezeigte Referenzspannungs-Erzeugungsschal
tung 70 stellt Vref derart ein, daß das Verhältnis zwischen
den Lade-/Entladeströmen I3 und I2 am Ausgangsknoten der
Pegelumwandlungsschaltung 65 konstant gehalten wird. Der
Betrieb der Referenzspannungs-Erzeugungsschaltung 70 wird
wieder unter Bezugnahme auf Fig. 16 beschrieben werden.
Die Transistoren MP1 und MP2 haben dasselbe β wie die
entsprechenden Transistoren Q1 bzw. Q2 der Pegelumwandlungs
schaltung 65. Daher fließt der Strom I1 durch den Transistor
MP1, und der durch den Transistor MP2 fließende Strom ist
durch I3 gegeben. An den positiven Eingang der Differenzver
stärkungsschaltung OP wird eine Spannung V (R1) = I1·R1 + Vee
gelegt, welche durch den Strom I1 und den Widerstands
wert des Widerstands R1 bestimmt wird, und an den negativen
Eingang wird eine Spannung I3·R2 + Vee = V (R2) gelegt,
welche durch den Strom I3 und den Widerstandswert des Wider
stands R2 bestimmt wird.
Wenn V (R1) < V (R2) ist, dann nimmt die aus der Differenz
verstärkungsschaltung OP ausgegebene Referenzspannung Vref
zu und das Gatepotential des Transistors MP1 zu. Folglich
wird der Leitwert des Transistors MP1 kleiner, wobei der
Strom I1 kleiner und die Spannung V (R1) kleiner wird.
Wenn im Unterschied dazu V (R1) < V (R2) ist, dann nimmt die
aus der Differenzverstärkungsschaltung OP ausgegebene
Referenzspannung Vref ab, wobei der Leitwert des Transistors
MP1 zunimmt und der Strom I1 zunimmt. Folglich nimmt die
Spannung V (R1) zu. Daher stellt die Referenzspannung Vref
aus der Differenzverstärkungsschaltung OP das Gatepotential
des Transistors MP1 so ein, daß V (R1) = V (R2) festgesetzt
wird. Die durch die Transistoren MP1 und MP2 fließenden
Ströme I1 und I3 sind ebensogroß wie die durch die Transi
storen Q1 und Q2 in der Pegelumwandlungsschaltung 65 flie
ßenden Ströme. Daher sollten gemäß den folgenden drei Glei
chungen,
I1·R1 = I3·R2
I2 = I1·β (Q4)/β(Q3)
I2 = I3,
die Widerstandswerte der Widerstände R1 und R2 so festgelegt
werden, daß
R1/R2 = β (Q4)/β (Q3)
erfüllt ist.
Wenn der Kondensator Cs nicht vorgesehen ist, dann wird der
Strom I2 tatsächlich geringfügig größer als der Strom I3
festgelegt, und daher sind die Widerstandswerte der Wider
stände R1 und R2 derart festgesetzt, daß sie die folgende
Beziehung erfüllen:
R1/R2 ≧ β (Q4)/β (Q3).
Wenn der Kondensator Cs zum Hochgeschwindigkeitsbetrieb vor
gesehen ist, dann kann der durch den Transistor Q4 fließende
Strom ausreichend groß festgesetzt werden. In diesem Fall
kann daher die Anstiegszeit und die Abfallzeit des Ausgangs
signals Out gleich gemacht werden, selbst wenn die folgende
Beziehung erfüllt ist:
R1/R2 < β (Q4)/β (Q3)
Die Referenzspannung Vref ist nämlich derart festgelegt, daß
der Strom I2 im Sinne eines Gleichstroms kleiner als der
Strom I3 ist.
In jedem Fall wird die Referenzspannung Vref derart ge
steuert, daß das Verhältnis zwischen den Strömen I2 und I3
konstant gehalten wird. Selbst wenn sich die Temperatur
charakteristik des Transistors in der Pegelumwandlungsschal
tung 65 von der Temperaturcharakteristik der Referenzspan
nungs-Erzeugungsschaltung 70 unterscheidet, kann folglich
die Referenzspannung Vref aus der Referenzspannungs-Erzeu
gungsschaltung 70 die Ausgangsinformations-Quellenströme I2
und I3 genau auf die festgelegten Werte einstellen, wodurch
eine stabil arbeitende Pegelumwandlungsschaltung vorgesehen
werden kann.
Die Transistoren MP1 und MP2 sind mittels desselben Pro
zesses gebildet, das heißt durch dieselben Maskenschritte
wie die Transistoren Q1 und Q2. Wenn die Pegelumwandlungs
schaltung 65 und die Referenzspannungs-Erzeugungsschaltung
70 eng beieinander vorgesehen sind, dann können die Transi
storen MP1 und MP2 mit denselben Parametern wie die Transi
storen Q1 und Q2 hergestellt werden, selbst wenn die Transi
storparameter aus irgendeinem Grund während der Herstellung,
wie beispielsweise aufgrund einer Ungenauigkeit bei der Mas
kenausrichtung, schwanken.
Fig. 18 zeigt ein Beispiel eines speziellen Aufbaus der in
Fig. 16 dargestellten Referenzspannungs-Erzeugungsschal
tung. Unter Bezugnahme auf Fig. 18 enthält eine Referenz
spannungs-Erzeugungsschaltung 70 eine Hochspannungs-Erzeu
gungsschaltung 72 zum Erzeugen einer Hochpegelspannung VH,
eine Niederspannungs-Erzeugungsschaltung 74 zum Erzeugen
einer Tiefpegelspannung VL, eine Differenzverstärkungsstufe
76 und eine Ausgangsstufe 77. Die Differenzverstärkungsstufe
76 und die Ausgangsstufe 77 bilden eine Differenzverstär
kungsschaltung OP.
Die Hochspannungs-Erzeugungsschaltung 72 enthält einen
npn-Bipolartransistor 102, dessen Kollektor so geschaltet ist,
daß er ein erstes Stromversorgungspotential Vcc empfängt,
dessen Basis so geschaltet ist, daß sie das erste Stromver
sorgungspotential Vcc durch einen Widerstand 101 empfängt,
und dessen Emitter eine Hochspannung VH erzeugt, und einen
n-Kanal-MOS-Transistor 103, welcher zwischen dem Transistor
102 und einem ein zweites Stromversorgungspotential Vee
zuführenden Knoten vorgesehen ist, wobei er an seinem Gate
eine Referenzspannung VCS empfängt und als Konstantstrom
quelle betrieben wird. In der Hochspannungs-Erzeugungsschal
tung 72 wird der Transistor 103 als Konstantstromquelle be
trieben, und der Bipolartransistor 102 wird in der Art und
Weise eines Emitterfolgers betrieben. Das erste Stromversor
gungspotential Vcc ist durch den Widerstand 101 an die Basis
des Bipolartransistors 102 gelegt, und die Hochpegelspannung
VH ist Vcc-VBE.
Die Niederspannungs-Erzeugungsschaltung 74 enthält einen
npn-Bipolartransistor 105, dessen Kollektor mit dem das
erste Stromversorgungspotential Vcc zuführenden Knoten ver
bunden ist, dessen Basis durch einen Widerstand 104 mit dem
das erste Stromversorgungspotential Vcc zuführenden Knoten
verbunden ist und dessen Emitter eine Tiefpegelspannung VL
erzeugt, einen n-Kanal-MOS-Transistor 106, welcher zwischen
dem Emitter des Bipolartransistors 105 und dem das zweite
Stromversorgungspotential Vee zuführenden Knoten vorgesehen
ist und welcher an seinem Gate die Referenzspannung Vcs emp
fängt, und einen n-Kanal-MOS-Transistor 107, welcher in
Reihe mit dem Widerstand 104 zwischen dem Widerstand 104 und
dem das zweite Stromversorgungspotential Vee zuführenden
Knoten geschaltet ist und welcher an seinem Gate die Refe
renzspannung Vcs empfängt. Die Transistoren 106 und 107
dienen als Konstantstromquelle. In diesem Fall wird aufgrund
des durch den Widerstand 104 fließenden Stroms das Basis
potential des Transistors 105 kleiner als das erste Strom
versorgungspotential Vcc. Wenn der aus dem Konstantstrom
quellen-Transistor 107 vorgesehene Strom mit I bezeichnet
und der Widerstandswert des Widerstands 104 mit R(104) be
zeichnet wird, dann kann die Tiefpegelspannung VL darge
stellt werden als: VL=Vcc-I·R(104)-VBE. Im allgemeinen ist
ein Spannungsabfall von etwa 1,2 V über dem Widerstand 104
vorgesehen. Der Basis-Emitter-Durchlaßspannungsabfall VBE
des Bipolartransistors ist etwa 0,8 V.
Ein die Hochpegelspannung VH empfangender Transistor MP1
empfängt an seinem Gate die Referenzspannung Vref und legt
eine Ausgangsspannung an einen Eingang der Differenzverstär
kerstufe 76. Ein Ausgang aus dem Transistor MP1 ist an einem
n-Kanal-MOS-Transistor R1 vorgesehen, welcher durch einen
npn-Bipolartransistor 110, dessen Kollektor und dessen Basis
zusammengeschaltet sind, als Widerstand geschaltet ist. Die
Basis und der Kollektor des Bipolartransistors 110 sind mit
einem Eingang der Differenzverstärkungsstufe 76 verbunden.
Der Bipolartransistors 110 ist dazu vorgesehen, den Arbeits
punkt der Differenzverstärkungsstufe 76 durch Pegelverschie
bung des Eingangspotentials der Differenzverstärkungsstufe
76 auf einem optimalen Punkt festzulegen.
Ein Transistor MP2 führt einem n-Kanal-MOS-Transistor R2
Strom zu, wobei jener durch einen npn-Bipolartransistor 111,
dessen Basis und dessen Kollektor zusammengeschaltet sind,
als Widerstand geschaltet ist. Der Transistor 111 ist ferner
dazu vorgesehen, den Arbeitspunkt der Differenzverstärkungs
stufe 76 auf einen optimalen Punkt festzulegen, und er sieht
dieselbe Größe der Potentialpegelverschiebung vor wie der
Transistor 110. Ein Ausgang aus dem Transistor MP2, das
heißt die Basis und der Kollektor des Bipolartransistors
111, sind mit dem anderen Eingang der Differenzverstärkungs
stufe 76 verbunden. Wenn die Widerstände R1 und R2 als
MOS-Transistoren in Widerstandsschaltung strukturiert sind, dann
können die Widerstände mit demselben β-Verhältnis wie die
die Stromspiegelschaltung der Pegelumwandlungsschaltung bil
denden Transistoren Q3 und Q4 genau vorgesehen werden.
Die Differenzverstärkungsstufe 76 enthält einen n-Kanal-MOS-Transistor
113, dessen Gate mit der Basis des Bipolartransi
stors 110 verbunden ist und welcher einen Eingangsabschnitt
der Stufe 76 bildet, einen n-Kanal-MOS-Transistor 114, des
sen Gate mit der Basis des Bipolartransistors 111 verbunden
ist und welcher den anderen Eingang der Stufe 76 bildet,
einen n-Kanal-MOS-Transistor 112, welcher an seinem Gate die
Referenzspannung Vcs empfängt und welcher als Konstantstrom
quelle für die Transistoren 113 und 114 dient, und
p-Kanal-MOS-Transistoren 115 und 116, welche den Transistoren 113
und 114 vom ersten Stromversorgungspotential Vcc Strom zu
führen. Die Transistoren 113 und 114 bilden eine Stromspie
gelschaltung. Der Transistor 115 ist als Widerstand geschal
tet. Die Differenzverstärkungsstufe 76 enthält ferner einen
Kondensator 118, der zwischen dem Gate des Transistors 114
und einem Ausgangsknoten NG vorgesehen ist, und einen Kon
densator 117, der zwischen dem Ausgangsknoten NG und einem
Leitungsanschluß des Transistors 113 vorgesehen ist. Der
Kondensator 118 ist zum Stabilisieren des Ausgangssignals
vorgesehen. Der Kondensator 117 ist zum Rückkoppeln des
Potentials am Ausgangsknoten am Knoten NG an das jeweilige
Gate der Transistoren 116 und 115 vorgesehen. Durch das Vor
sehen der Kondensatoren 117 und 118 kann eine plötzliche
Änderung des Potentials am Ausgangsknoten NG verhindert wer
den.
Wenn insbesondere das Potential am Ausgangsknoten NG plötz
lich zunimmt, dann nimmt aufgrund des Kondensators 114 das
Gatepotential des Transistors 114 zu, so daß das Potential
am Ausgangsknoten NG abnimmt. Die plötzliche Zunahme des
Potentials am Ausgangsknoten NG wird durch den Kondensator
117 an das Gate der Transistoren 115 und 116 übertragen, was
den Wert des durch den Transistor 116 fließenden Stroms
kleiner macht. Selbst wenn der Transistor 113 plötzlich
ein-/ausschaltet, kann eine plötzliche Änderung des Poten
tials am Ausgangsknoten NG mittels der Kondensatoren 117 und
118 verhindert werden. Daher wird die Referenzspannung durch
Differenzverstärken der durch die Widerstände R1 und R2 er
zeugten Spannung, beispielsweise ohne den Einfluß eines
Rauschens, stabil erzeugt.
Die Ausgangsstufe 77 enthält einen npn-Bipolartransistor
120, welcher an seiner Basis die Spannung aus dem Ausgangs
knoten NG der Differenzverstärkungsstufe 76 empfängt, einen
n-Kanal-MOS-Transistor 121, welcher zwischen dem Emitter des
Bipolartransistors 120 und dem das zweite Stromversorgungs
potential Vee zuführenden Knoten vorgesehen ist und welcher
an seinem Gate die Referenzspannung Vcs empfängt, einen
npn-Bipolartransistor 122, welcher an seiner Basis die Spannung
aus dem Ausgangsknoten NG der Differenzverstärkungsstufe
empfängt, und einen n-Kanal-MOS-Transistor 126, welcher
zwischen dem Emitter des npn-Bipolartransistors 122 und dem
das zweite Stromversorgungspotential Vee zuführenden Knoten
vorgesehen ist und welcher an seinem Gate die Referenzspan
nung Vcs empfängt.Die Transistoren 121 und 126 werden als Konstantstromquelle
betrieben, und die Bipolartransistoren 120 und 122 werden in
einer Emitterfolger-Art so betrieben, daß sie die Referenz
spannung Vref erzeugen. Die aus dem Emitter des Bipolartran
sistors 120 erzeugte Referenzspannung Vref ist an das Gate
des Transistors MP1 gelegt.Die Ausgangsstufe 77 enthält ferner einen p-Kanal-MOS-Tran
sistor 123, welcher als Widerstand geschaltet ist, einen
npn-Bipolartransistor 124, welcher an seiner Basis den Aus
gang aus dem Transistor 123 empfängt, und einen Widerstand
125, der zwischen dem Emitter des Transistors 124 und dem
Emitter des Transistors 122 geschaltet ist. Der Transistor
123, der Bipolartransistor 124 und der Widerstand 125 bilden
eine Halteschaltung, welche ein übermäßiges Abnehmen des Po
tentials der Referenzspannung Vref verhindert, und ein Hal
tepotential wird im allgemeinen in der folgenden Art und
Weise vorgesehen.In den als Diode geschalteten MOS-Transistor 123 fließt der
Basisstrom des Bipolartransistors 124, welcher Strom das
1/hfe-fache des durch die Konstantstromquelle 126 fließenden
Stroms ist. Eine Spannung Vcc-/Vthp/, bei welcher der
MOS-Transistor 123 beinahe einschaltet, ist vorgesehen und an
die Basis des Transistors 124 gelegt. Der Bipolartransistor
124 wird in einer Emitterfolger-Art betrieben und stellt an
seinem Emitter ein Potential Vcc-/Vthp/-VBE bereit. Ein
Spannungsabfall V(R125) wird erzeugt, der durch den Wider
standswert des Widerstands 125 und den Wert des Stroms in
der Konstantstromquelle bestimmt ist, und die Referenzspan
nung Vref wird festgehalten, derart daß sie auf einem Wert
gehalten wird, der größer als Vcc-/Vthp/-VBE-V(R125) ist.Fig. 19 zeigt einen anderen Aufbau der Referenzspannungs-Erzeugungsschaltung
für die Pegelumwandlungsschaltung. Die
in Fig. 19 gezeigte Referenzspannungs-Erzeugungsschaltung
enthält Transistoren DQ1 bis DQ4, welche entsprechend den
jeweiligen Transistorelementen Q1 bis Q4 der in Fig. 16
dargestellten Pegelumwandlungsschaltung vorgesehen sind. Das
Gate und ein Leitungsanschluß des Transistors DQ1 sind ver
bunden, und der Transistor DQ1 funktioniert als Widerstand.
Der Transistor DQ1 empfängt an seinem anderen Leitungsan
schluß eine Hochpegelspannung VH. Der Transistor DQ3 ist in
Reihe mit dem Transistor DQ1 vorgesehen. Das Gate des Tran
sistors DQ3 ist mit dem Gate des Transistors DQ4 verbunden.
Das Gate und ein Leitungsanschluß des Transistors DQ4 sind
miteinander verbunden.Der Transistor DQ2, der an seinem Gate eine Tiefpegelspan
nung VL empfängt, führt dem Transistor DQ4 einen Strom aus
dem ein erstes Versorgungspotential zuführenden Knoten zu.
Daher ist der durch den Transistor DQ2 fließende Strom 13
ebensogroß wie der durch den Transistor DQ4 fließende Strom
I2. Wenn das β der Transistoren DQ1 bis DQ4 ebensogroß wie
das β der entsprechenden Transistoren Q1 bis Q4 der Pegel
umwandlungsschaltung gemacht wird, dann wird eine Referenz
spannung Vref erzeugt, welche die Ströme I3 und I2 in der
Pegelumwandlungsschaltung einander gleich macht.Um die aus der Referenzspannungs-Erzeugungsschaltung ausge
gebene Referenzspannung Vref zu stabilisieren, ist es vor
zuziehen, die Ausgangsimpedanz kleiner zu machen. Zu diesem
Zweck wird die Größe der Transistoren DQ2 und DQ4 ver
kleinert, wogegen die Größe der Transistoren DQ1 und DQ3
vergrößert wird, so daß der Wert von β dieser Transistoren
vergrößert wird. Insbesondere sind die Werte so festgesetzt,
daß gilt:β (DQ2)/β (DQ4) = β (Q2)/β (Q4) undβ (DQ1)/β (DQ3) = β (Q1)/β (Q3).Dies gestattet eine stabile Erzeugung der Referenzspannung
Vref zur Pegelumwandlung. Wenn die Transistoren DQ1 bis DQ4
zum Erzeugen der Referenzspannung durch denselben Herstel
lungsprozeß wie die die Pegelumwandlungsschaltung bildenden
Transistoren Q1 bis Q4 gebildet werden, dann würde eine
Schwankung von Herstellungsparametern der Transistoren für
die Pegelumwandlungsschaltung und diejenige der Transistoren
zum Erzeugen der Referenzspannung dieselbe sein, und daher
kann eine Referenzspannung Vref erzeugt werden, welche eine
gewünschte Pegelumwandlungsfunktion realisiert, selbst wenn
die Herstellungsparameter schwanken.Fig. 20 zeigt einen anderen Aufbau der
Referenzspannungs-Erzeugungsschaltung zur Pegelumwandlung. Bei der in Fig. 20
gezeigten Referenzspannungs-Erzeugungsschaltung empfängt ein
Leitungsanschluß eines Transistors DQ1 eine erste Stromver
sorgungsspannung Vcc anstelle der Hochpegelspannung VH. Wie
in Fig. 18 zu erkennen ist, ist die Hochpegelspannung VH
gleich Vcc-VBE. Das Gate und der andere Leitungsanschluß des
Transistors DQ1 sind mit der Basis eines npn-Bipolartransi
stors BP1 verbunden. Der Kollektor des Bipolartransistors
BP1 ist mit einem das erste Stromversorgungspotential Vcc
zuführenden Knoten verbunden, und der Emitter desselben ist
mit einem Leitungsanschluß eines n-Kanal-MOS-Transistors MN1
verbunden. Das Gate des Transistors MN1 ist mit dem Gate der
Transistoren DQ3 und DQ4 verbunden, und der andere Leitungs
anschluß desselben ist mit einem das zweite Stromversor
gungspotential Vee zuführenden Knoten verbunden. Der Transi
stor MN1 wird mit dem Transistor DQ4 in einer Stromspiegel-Art
betrieben.Bei dem in Fig. 20 gezeigten Aufbau wird der Bipolartransi
stor BP1 in einer Emitterfolger-Art betrieben, und er er
zeugt eine Referenzspannung Vref. Die vom Transistor DQ1
ausgegebene Spannung ist um VBE (= Vcc-VH) größer als die
jenige, die durch den in Fig. 19 dargestellten Aufbau vor
gesehen ist. Daher ist die durch den Emitterfolgertransistor
BP1 erzeugte Referenzspannung Vref dieselbe wie die Refe
renzspannung Vref, welche durch die in Fig. 19 gezeigte
Referenzspannungs-Erzeugungsschaltung erzeugt wird. Da ein
Bipolartransistor in der Ausgangsstufe verwendet wird und
der Bipolartransistor in einer Emitterfolger-Art betrieben
wird, kann die Ausgangsimpedanz der Referenzspannungs-Erzeu
gungsschaltung verkleinert und die Referenzspannung Vref
stabil erzeugt werden.
Die Referenzspannungs-Erzeugungsschaltung
In einer Bi-CMOS-Schaltung wird eine Mehrzahl von verschie
denen Referenzpotentialen verwendet. Eine Eingangsschaltung
und eine Logikgatterschaltung, welche eine periphere Schal
tungseinrichtung bilden, enthalten als Grundbestandteil eine
Stromschaltschaltung, welche ein Differenztransistorpaar
enthält. Die Logikschwellenspannung der Logikgatterschaltung
ist durch ein Referenzpotential festgesetzt, welches der
Basis (oder dem Gate) von einem Transistor des Differenz
transistorpaares zugeführt wird. In der Eingangsschaltung
ist ein Konstantstromquellen-Element so geschaltet, daß es
den Differenztransistoren einen Betriebsstrom zuführt. Ein
Referenzpotential wird zum Steuern des Konstantstromquellen
Transistors verwendet. Ein Referenzpotential wird ferner im
ECL-CMOS-Pegelumwandlungsabschnitt verwendet. Die Schal
tungsstrukturen zum Erzeugen dieser Referenzpotentiale wer
den beschrieben werden.