TWI399758B

TWI399758B - 字線解碼器電路

Info

Publication number: TWI399758B
Application number: TW98102905A
Authority: TW
Inventors: Jen Chin Chan
Original assignee: Elite Semiconductor Esmt
Priority date: 2009-01-23
Filing date: 2009-01-23
Publication date: 2013-06-21
Also published as: TW201029016A

Description

字線解碼器電路

本發明是有關於一種記憶體裝置，且特別是有關於一種記憶體裝置的解碼器電路。

記憶體裝置具有多個記憶單元(memory cells)。當多個資料被儲存在記憶體中(或被讀取)時，記憶體裝置必須接收各個資料的字線(word line)選擇訊號，以根據這些字線選擇訊號來儲存此多個資料到對應的記憶單元(或是從對應的記憶單元中讀取此多個資料)。於是，在記憶體裝置中，便會應用字線驅動器電路來產生這些字線選擇訊號。

請參考圖1，圖1為英特爾公司(Intel Corporation)所提供之習知字線解碼器電路10的電路圖。習知字線解碼器電路10包括一可控制下拉電路(controllable pull-down circuit)11、八個區域解碼器(local decoder)12_1~12_8、一PMOS電晶體P4以及八個字線叢集(cluster)13_1~13_8。其中，這些字線叢集13_1~13_8中的每一個皆包括十六個列驅動器(row driver)14_1~14_16。這些區域解碼器12_1~12_8中的每一個皆包括一NMOS電晶體N1與兩個PMOS電晶體P1、P2。可控制下拉電路11包括兩個NMOS電晶體N2與N3。這些列驅動器14_1~14_16中的每一個皆包括一PMOS電晶體P3以及兩個NMOS電晶體N4、N5。在習知字線解碼器電路之區段(sector)10中，所有元件的連接關係皆表示於圖1，在此不再贅述。

請參考圖2，圖2為英特爾公司所提供之習知字線解碼器電路10在字線WL<1>被選取時的電路圖。此時，習知字線解碼器電路10被選取時，區段選擇訊號BLKSEL與BLKSELHB分別為VCC與0。字線WL<1>被選取，使得區域預解碼訊號PREA<1>與列驅動器選擇訊號PRERN<1>分別為VCC與0。其它的區域預解碼訊號PREA<2>~PREA<7>為0。其他的列驅動器選擇訊號PRERN<2>~PRERN<16>為VPX。預解碼訊號PREB<1>與偏壓訊號AWLH分別為0。當在讀取模式(READ mode)下運作時，電源供應器(power supplies)VPIXH與VPXH為VPX，且電源供應器VNX為0。

PMOS電晶體P4為開啟(turned on)，且節點VPXX為VPX。區域解碼器12_1的PMOS電晶體P1與區域解碼器12_1的NMOS電晶體N1為開啟，且可控制下拉電路11的NMOS電晶體N2、N3為開啟。如此，重置訊號VGRST<1>為0。因而，區域解碼器12_1的PMOS電晶體P2為開啟，且在字線叢集13_1中的列驅動器14_1~14_16的NMOS電晶體N5為關閉(turned off)。節點VX<1>為VPX。列驅動器選擇訊號PRERN<1>為0。在字線叢集13_1中，列驅動器14_1的PMOS電晶體P3為開啟，且列驅動器14_1的NMOS電晶體N4為關閉。因此，字線WL<1>為VPX。相對地，其他的列驅動器選擇訊號PRERN<2>~PRERN<16>為VPX。在字線叢集13_1中，列驅動器14_2~14_16的PMOS電晶體P3為關閉，且列驅動器14_2~14-16的NMOS電晶體N4為開啟。因此，字線WL<2>~WL<16>為0。

區域解碼器12_2~12_8的PMOS電晶體P1為開啟，且區域解碼器12_2~12_8的NMOS電晶體N1為關閉。因此，重置訊號VGRST<2>~VGRST<8>為VPX，且區域解碼器12_2~12_8的PMOS電晶體P2為關閉。節點VX<8>為高阻抗。在字線叢集13_2~13_8中，列驅動器14_1~14_16的NMOS電晶體N5為開啟。列驅動器選擇訊號PRERN<1>為0。如此，在字線叢集13_2~13_8中，列驅動器14_1的PMOS電晶體P3為關閉，且列驅動器14_1的NMOS電晶體N4為關閉。因此，字線WL<1>為0。相對地，其他的列驅動器選擇訊號PRERN<2>~PRERN<16>為VPX。在字線叢集13_2~13_7中，列驅動器14_2~14_16的PMOS電晶體P3為關閉，且列驅動器14_2~14_16的NMOS電晶體N4為開啟。因此，字線WL<2>~WL<16>為0。

各PMOS電晶體P1的尺寸為一設計議題(design issue)。以圖2為例來說，當PMOS電晶體P1為小尺寸時，重置訊號VGRST<1>能快速地下拉(pulled down)至0，節點VX<1>能快速地上拉(pulled up)至VPX，且字線叢集13_1中的NMOS電晶體N5能快速地關閉。所以，被選擇的字線WL<1>也能快速地上拉至VPX。然而，重置訊號VGRST<2>~VGRST<8>會緩慢地上拉至VPX，而字線叢集13_2~13_8中的NMOS電晶體N5會緩慢地開啟。所以，未被選擇的字線WL<17>~WL<128>也會緩慢地下拉至0。

相對地，當PMOS電晶體P1為大尺寸時，重置訊號VGRST<2>~VGRST<8>能快速地上拉至VPX，且字線叢集13_2~13_8中的NMOS電晶體N5能快速地開啟。所以，未被選擇的字線WL<17>~WL<128>能快速地下拉至0。然而，重置訊號VGRST<1>會緩慢地下拉至0，且字線叢集13_1中的NMOS電晶體N5會緩慢地關閉。若是重置訊號VGRST<1>過大，則在字線叢集13_1中的列驅動器14_1的NMOS電晶體N5可能會開啟。所以，被選擇的字線WL<1>會緩慢地上拉至VPX，或甚至不會到達VPX。

總結來說，PMOS電晶體P1的尺寸必須落在一適當的範圍內，以避免被選擇與未被選擇的字線的讀取速度緩慢。

進一步來說，再以圖2為例，除了字線叢集13_1中的列驅動器14_1的PMOS電晶體P3與NMOS電晶體N4之外，所有的PMOS電晶體P3與NMOS電晶體N4會充電至VPX。字線叢集13_2~13_8的NMOS電晶體N4也會充電至VPX。在現實狀況中，電壓VPX由一內泵(internal pump)電路所產生。內泵電路的功率效率大約在20%~30%，因此會有大量地功率浪費，以及需要很長的設定時間來設定VPX。所以，便會在被選擇的字線的讀取速度上發生問題。

於是乎，習知字線解碼器電路便可能在被選擇或未被選擇的字線的讀取速度上產生問題，且會有大量功率消耗的問題產生。

本發明提供一種字線解碼器電路，其具有較低的功率消耗與較高的運作速度。

本發明提出一種字線解碼器電路，此字線解碼器電路包括一可控制電源供應器(power supply)、至少一區域預解碼器、至少一區域預解碼器(local pre-decoder)、至少一字線叢集以及至少一可控制下拉電路。可控制電源供應器受控於反向區段選擇訊號(inversed sector select signal)，以提供一第一電壓至至少一區域預解碼器。區域預解碼器包括一第一PMOS電晶體、一第二PMOS電晶體、一NMOS電晶體、一第二NMOS電晶體以及一第三NMOS電晶體。第一PMOS電晶體的閘極耦接至一偏壓(bias voltage)，且其源極耦接至一第二電壓。第二PMOS電晶體的閘極耦接至第一PMOS電晶體的汲極，且其源極耦接至可控制電源供應器。第一NMOS電晶體的閘極耦接至一區域預解碼訊號，且其汲極耦接至第一PMOS電晶體的汲極。第二NMOS電晶體的閘極耦接至區域預解碼訊號。第三NMOS電晶體的閘極耦接至第二PMOS電晶體的閘極，且其汲極耦接至一重置訊號，且其源極耦接至第二NMOS電晶體的汲極。字線叢集包括至少一列驅動器，且列驅動器包括一第三PMOS電晶體、一第四NMOS電晶體以及一第五NMOS電晶體。第三PMOS電晶體的閘極耦接至一列驅動器上拉訊號，其源極接至第二PMOS電晶體的汲極，且其汲極耦接至一字線。第四PMOS電晶體的閘極耦接至一列驅動器下拉訊號，其汲極耦接至第三PMOS電晶體的汲極，且其源極耦接至一第三電壓。第五NMOS電晶體的閘極耦接至第三NMOS電晶體的源極，其汲極耦接至第三PMOS電晶體的汲極，且其源極耦接至第三電壓。可控制下拉電路耦接至區域預解碼器的第一與第二NMOS電晶體的源極，且受控於一預解碼訊號與一區段選擇訊號，以下拉區域預解碼器的第二與第三NMOS電晶體的源極至第三電壓。

基於上述，本發明之字線解碼器電路將列驅動器選擇訊號分為列驅動器下拉訊號與列驅動器上拉訊號，來控制對應的列驅動器的NMOS電晶體與PMOS電晶體，且控制NMOS電晶體來讓未被選擇的字線放電至0的電壓為VCC，而非VPX。因此，可降低功率消耗。因此，本發明之字線解碼器電路的功率消耗能夠被降低。此外，在字線解碼器電路中，被選擇的字線能快速地充電至VCC，且未被選擇的字線也能快速地放電至0。因此，本發明之字線解碼器電路的運作速度可被增進。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參考圖3，圖3為本發明一實施例之字線解碼器20的電路圖。字線解碼器電路20包括一可控制電源供應器21、八個區域預解碼器22_1~22_8、八個字線叢集23_1~23_8以及一可控制下拉電路24。其中，字線叢集23_1~23_8中的每一個皆具有十六個列驅動器25_1~25_16。

可控制電源供應器21受控於一反向區段選擇訊號SECSELHN，以提供一第一電壓VPXH至八個區域預解碼器22_1~22_8。在本實施例中，可控制電源供應器21包括一PMOS電晶體P04。PMOS電晶體P04的閘極耦接至反向區段選擇訊號SECSELHN，其源極耦接至第一電壓VPXH，且其汲極耦接至八個區域預解碼器22_1~22_8。另外，上述可控制電源供應器21的實現方式(implementation)並非用來限制本發明。區域預解碼器22_1~22_8受控於區域預解碼訊號PREA<1:8>以分別選擇字線叢集23_1~23_8。

第i^th 區域預解碼器(在本實施例中，i例如為1~8中的一整數)包括兩個PMOS電晶體P01、P02以及三個NMOS電晶體N01、N02、N03。PMOS電晶體P01的閘極耦接至一偏壓VGBIAS，且其源極耦接至一第二電壓VPIXH。PMOS電晶體P02的閘極耦接至PMOS電晶體P01的汲極，且其源極耦接至可控制電源供應器21。此外，PMOS電晶體P02的汲極耦接至字線叢集23_i。當PMOS電晶體P02開啟時，第一電壓VPXH被提供給字線叢集23_i的列驅動器25_1~25_16。

NMOS電晶體N01的閘極耦接至一區域預解碼訊號PREA<i>，且其汲極耦接至PMOS電晶體P01的汲極。NMOS電晶體N02的閘極耦接至區域預解碼訊號PREA<i>。NMOS電晶體N01、N02的源極耦接至可控制下拉電路24。當可控制下拉電路24被致能(enabled)時，NMOS電晶體N01、N02的源極下拉。NMOS電晶體N03的閘極耦接至PMOS電晶體P02的閘極，其汲極耦接至一重置訊號VRSTX，且其源極耦接至NMOS電晶體N02的汲極與字線叢集23_i的列驅動器25_1~25_16。當NMOS電晶體N03開啟時，重置訊號VRSTX協助下拉字線WL<16*i:16*(i-1)+1>。

可控制下拉電路24受控於一預解碼訊號PREB<1>與一區段選擇訊號SECSEL，以下拉區域預解碼器22_i的NMOS電晶體N01、N02的源極至一第三電壓VNX。在本實施例中，可控制下拉電路24包括兩NMOS電晶體N06、N07。NMOS電晶體N06的汲極耦接至NMOS電晶體N01、N02的源極，且其閘極耦接至預解碼訊號PREB<1>。NMOS電晶體N07的汲極耦接至NMOS電晶體N06的源極，其閘極耦接至區段選擇訊號SECSEL，且其源極耦接至第三電壓VNX。此外，上述可控制下拉電路24的實現方式並非用來限制本發明。

字線叢集22_i的列驅動器25_j(j例如為1~16中的一整數)包括一PMOS電晶體P03與兩NMOS電晶體N04、N05。PMOS電晶體P03的閘極耦接至一列驅動器上拉訊號PU<j>，其源極耦接至PMOS電晶體P02的汲極，且其汲極耦接至字線WL<16*(i-1)+j>。NMOS電晶體N04的閘極耦接至一列驅動器下拉訊號PD<j>，其汲極耦接至PMOS電晶體P03的汲極，且其源極耦接至第三電壓VNX。NMOS電晶體N05的閘極耦接至NMOS電晶體N03的源極，其汲極耦接至PMOS電晶體P03的汲極，且其源極耦接至第三電壓VNX。

請參考圖4，圖4為本發明一實施例之字線解碼器20在字線WL<1>被選擇時的電路圖。當字線WL<1>被選擇時，反向區段選擇訊號SECSELHN與區段選擇訊號SECSEL分別為0與VCC，且預解碼訊號PREB<1>為VCC。區域預解碼訊號PREA<1>被維持(asserted)在VCC，且其他的區域預解碼訊號PREA<8:2>為0。此外，偏壓VGBIAS為VBIAS，第一電壓VPXH與第二電壓VPIXH為VPX，第三電壓VNX為0，且重置訊號VRSTX為VCC。由於僅有字線WL<1>被選擇，而其他字線WL<16:2>未被選擇，所以列驅動器下拉訊號PU<1>為0，而其他的列驅動器上拉訊號PU<2>~PU<16>為VPX。此外，列驅動器下拉訊號PD<1>為0，且其他列驅動器上拉訊號PU<2>~PU<16>為VCC。

PMOS電晶體P04為開啟，其源極為VPX。NMOS電晶體N06與N07為開啟。就區域預解碼器22_1而言，PMOS電晶體P01與NMOS電晶體N01、N02為開啟。因此，在區域預解碼器22_1中，一電流從PMOS電晶體P01的源極流向NMOS電晶體N01的源極，且另一電流從NMOS電晶體N02的汲極流向源極。NMOS電晶體N02吸收(sink)字線叢集23_1的NMOS電晶體N05的閘極的電荷，以輔助加快NMOS電晶體N05切斷(cut off)的速度。區域預解碼器22_1的PMOS電晶體P02為開啟，且其汲極為VPX。在字線叢集23_1的列驅動器25_1中，PMOS電晶體P03為開啟，且NMOS電晶體N04、N05為關閉。因此，字線WL<1>為VPX。在字線叢集23_1中，除了列驅動器25_1之外，列驅動器25_2~25_16的NMOS電晶體N04為開啟，PMOS電晶體P03為關閉，且NMOS電晶體N05為關閉。因此，字線WL<16:2>為0。

在區域預解碼器22_8中，PMOS電晶體P01與NMOS電晶體N03為開啟。因此，在區域預解碼器22_8中，一電流從PMOS電晶體P01的源極流至NMOS電晶體N03的源極。NMOS電晶體N03能輔助加快NMOS電晶體N05開啟的速度。在區域預解碼器22_8中，PMOS電晶體P02、NMOS電晶體N01、N02為關閉。因此，區域預解碼器22_8的PMOS電晶體P02的汲極為高阻抗。字線叢集23_8的列驅動器25_1的NMOS電晶體N05為開啟。由於NMOS電晶體N05為開啟，所以字線WL<113>為0。在字線叢集23_8中，除了列驅動器25_1外，列驅動器25_2~25_16的NMOS電晶體N04與N05為開啟。因此，字線WL<128:114>為0。

對應地，在區域預解碼器22_1中，NMOS電晶體N02的汲極為PMOS電晶體P02的閘極電壓的一電壓降VDS(亦即，PMOS電晶體P02閘極電壓的電壓降VDS趨近於0)。區域預解碼器22_1的NMOS電晶體N02的汲極電壓可作為關閉字線叢集23_1的NMOS電晶體N05的控制訊號。即使區域預解碼器22_1的PMOS電晶體P01通道的尺寸大，但是開啟字線叢集23_1的列驅動器25_1的NMOS電晶體N05的風險可以被降低。也就是說，被選擇的字線WL<1>可以達到VPX，且達到VPX的速度也快。另一方面，就區域預解碼器22_8而言，NMOS電晶體N03的源極為VCC。如果區域預解碼器22_8的PMOS電晶體P01的通道尺寸大的話，NMOS電晶體N03源極的電壓能快速地充電至VCC，也能讓未被選擇的字線WL<128:113>快速地放電至0。

在字線解碼器電路20中，區域預解碼器22_2~22_8的NMOS電晶體N03的電壓被充電至VCC，而不是VPX。此外，列驅動器被列驅動器上拉訊號與列驅動器下拉訊號所選擇，以控制對應的PMOS電晶體與NMOS電晶體，使得VPX泵升(pump)的功率下降。如此一來，相較於習知的字線解碼器電路，字線解碼器電路20的功率消耗地較少。

請參考圖5，圖5為本發明一實施例之字線解碼器30的電路圖。在此實施例中，字線解碼器電路30包括一可控制電源供應器31、十六個區域預解碼器32_1~32_16、十六個字線叢集33_1~33_16以及兩可控制下拉電路34_1~34-2。其中，字線叢集33_1~33_16中的每一個皆具有十六個列驅動器35_1~35_16。圖3與圖5的差異在於增加了區域預解碼器32_9~32_16，以及增加了受控於預解碼訊號PREB<2>的可控制下拉電路34_2。然而，本實施例並非用以限制本發明，區域預解碼器的數量、可控制下拉電路的數量、字線叢集的數量以及列驅動器的數量都可以作調整，以符合不同應用下的需求。

請參考圖6，圖6為本發明一實施例之字線解碼器30在預解碼訊號PREB<1>從VCC改變為0，且預解碼訊號PREB<2>從0改變為VCC時的電路圖。當預解碼訊號PREB<1>從VCC改變為0時，在區域預解碼器32_1與字線叢集33_1中由實線所示的電流路徑(solid current paths)改變為由虛線所示的電流路徑(dotted current paths)。區域預解碼器32_1的PMOS電晶體P02的閘極從0改變為VPX，且其汲極從VPX改變至高阻抗。區域預解碼器32_1的NMOS電晶體N03的源極從0改變為VCC，因此字線WL<1>從VPX改變為0。當預解碼訊號PREB<2>從0改變為VCC時，區域預解碼器32_9與字線叢集33_9的實體電流路徑改變為點電流路徑。區域預解碼器32_16的PMOS電晶體P02閘極從VPX改變為0，且其汲極從高阻抗改變為VPX。區域預解碼器32_1的NMOS電晶體N03的源極從VCC改變至0，因此字線WL<129>從0改變為VPX。

對應地，本實施例之字線解碼器電路將列驅動器選擇訊號分為列驅動器下拉訊號與列驅動器上拉訊號來控制對應的列驅動器的NMOS電晶體與PMOS電晶體。此外，控制NMOS電晶體來讓未被選擇的字線放電至0的電壓為VCC，而非VPX。因此，可降低功率消耗。另外，在字線解碼器電路中，被選擇的字線能快速地充電至VCC，且未被選擇的字線也能快速地放電至0。

綜上所述，相較於習知字線解碼器電路，本發明之字線解碼器電路的功率消耗能夠被降低，且字線解碼器電路的運作速度也能夠被增進。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20、30．．．字線解碼器電路

11、24、34_1~34_2．．．可控制下拉電路

12_1~12_8．．．區域解碼器

13_1~13_8、23_1~23_8、33_1~33_16．．．字線叢集

14_1~14_16、25_1~25_16、35_1~35_16．．．列驅動器

21、31．．．可控制電源供應器

22_1~22_8、32_1~32_16．．．區域預解碼器

AWLH．．．偏壓訊號

BLKSEL、BLKSELHB．．．區段選擇訊號

N1~N5、N01~N07．．．NMOS電晶體

P1~P4、P01~P03．．．PMOS電晶體

PD<1>~PD<16>．．．列驅動器下拉訊號

PREA<1>~PREA<8>．．．區域預解碼訊號

PREB<1>~PREB<2>．．．預解碼訊號

PRERN<1>~PRERN<16>．．．列驅動器選擇訊號

PU<1>~PU<16>．．．列驅動器上拉訊號

SECSEL．．．區段選擇訊號

SECSELHN．．．反向區段選擇訊號

VCC、VNX、VPIXH、VPX、VPXH．．．電壓

VPXX、VX<1>~VX<8>．．．節點

VGBIAS．．．偏壓

VDS．．．電壓降

VGRST<1>~VGRST<8>、VRSTX．．．重置訊號

WL<1>~WL<256>．．．字線

圖1為英特爾公司所提供之習知字線解碼器電路10的電路圖。

圖2為英特爾公司所提供之習知字線解碼器電路10在字線WL<1>被選取時的電路圖。

圖3為本發明一實施例之字線解碼器20的電路圖。

圖4為本發明一實施例之字線解碼器20在字線WL<1>被選擇時的電路圖。

圖5為本發明一實施例之字線解碼器30的電路圖。

圖6為本發明一實施例之字線解碼器30在預解碼訊號PREB<1>從VCC改變為0，且預解碼訊號PREB<2>從0改變為VCC時的電路圖。

20．．．字線解碼器電路

21．．．可控制電源供應器

22_1~22_8．．．區域預解碼器

23_1~23_8、33_1~33_16．．．字線叢集

24．．．可控制下拉電路

25_1~25_16．．．列驅動器

N01~N07．．．NMOS電晶體

P01~P03．．．PMOS電晶體

PD<1>~PD<16>．．．列驅動器下拉訊號

PREA<1>~PREA<8>．．．區域預解碼訊號

PREB<1>~PREB<2>．．．預解碼訊號

PU<1>~PU<16>．．．列驅動器上拉訊號

VNX、VPIXH、VPXH．．．電壓

VGBIAS．．．偏壓

WL<1>~WL<128>．．．字線

Claims

一字線解碼器電路，包括：一可控制電源供應器，受控於一反向區段選擇訊號，以提供一第一電壓給至少一區域預解碼器；該區域預解碼器，包括：一第一PMOS電晶體，其閘極耦接至一偏壓，且其源極耦接至一第二電壓；一第二PMOS電晶體，其閘極耦接至該第一PMOS電晶體的汲極，且其源極耦接至該可控制電源供應器；一第一NMOS電晶體，其閘極耦接至一區域預解碼訊號，且其汲極耦接至該第一PMOS電晶體的汲極；一第二NMOS電晶體，其閘極耦接至該區域預解碼訊號；以及一第三NMOS電晶體，其閘極耦接至該第二PMOS電晶體的閘極，其汲極耦接至一重置訊號，且其源極耦接至該第二NMOS電晶體的汲極；至少一字線叢集，包括至少一列驅動器，且該列驅動器包括：一第三PMOS電晶體，其閘極耦接至一列驅動器上拉訊號，其源極耦接至該第二PMOS電晶體的汲極，且其汲極耦接至一字線；一第四NMOS電晶體，其閘極耦接至一列驅動器下拉訊號，其汲極耦接至該第三PMOS電晶體的汲極，且其源極耦接至一第三電壓；以及一第五NMOS電晶體，其閘極耦接至該第三NMOS電晶體的源極，其汲極耦接至該第三PMOS電晶體的汲極，且其源極耦接至該第三電壓；以及至少一可控制下拉電路，耦接至該區域預解碼器的該第一與該第二NMOS電晶體的源極，且受控於一預解碼訊號與一區段選擇訊號，以下拉該區域預解碼器的該第二與該第三NMOS電晶體至該第三電壓。
如申請專利範圍第1項所述之字線解碼器電路，其中該可控制電源供應器包括一第四PMOS電晶體，其中該第四PMOS電晶體的閘極耦接至該反向區段選擇訊號，該第四PMOS電晶體的源極耦接至該第一電壓，且該第四PMOS電晶體的汲極耦接至該第二PMOS電晶體的源極。
如申請專利範圍第1項所述之字線解碼器電路，其中該可控制下拉電路，包括：一第六NMOS電晶體，其汲極耦接至該第一與該第二NMOS電晶體的源極，且其閘極耦接至該預解碼訊號；以及一第七NMOS電晶體，其汲極接至第六NMOS電晶體的源極，其閘極耦接至該區段選擇訊號，且其源極耦接至該第三電壓。
如申請專利範圍第1項所述之字線解碼器電路，其中當該第一PMOS電晶體開啟時，該區域預解碼訊號與該預解碼訊號為VCC，該區段選擇訊號與該反向區段選擇訊號分別為VCC與0，該第一與該第二電壓為VPX，該第三電壓為0，且該列驅動器上拉訊號與該列驅動器下拉訊號為0，而該字線為VPX，該第二PMOS電晶體的汲極為VPX，且該第三NMOS電晶體的源極為該第二PMOS電晶體的閘極電壓的一電壓降VDS，其中VDS為該第一NMOS電晶體的汲極與源極的電壓差。
如申請專利範圍第4項所述之字線解碼器電路，其中該第一與該第二NMOS電晶體為開啟，該第三NMOS電晶體為關閉，且該第二PMOS電晶體為開啟。
如申請專利範圍第1項所述之字線解碼器電路，其中該當該第一PMOS電晶體開啟時，該區域預解碼訊號為0，該預解碼訊號為VCC，該區段選擇訊號與該反向區段選擇訊號分別為VCC與0，該第一與該第二電壓為VPX，該第三電壓為0，且該列驅動器上拉訊號與該列驅動器下拉訊號為0，而該字線為，該第二PMOS電晶體的汲極為高阻抗，且該第三NMOS電晶體的源極為VCC。
如申請專利範圍第6項所述之字線解碼器電路，其中該第一與該第二NMOS電晶體為關閉，該第三NMOS電晶體為開啟，且該第二PMOS電晶體為關閉。
如申請專利範圍第1項所述之字線解碼器電路，其中當該第一PMOS電晶體開啟時，該區域預解碼訊號為VCC，該預解碼訊號為0，該區段選擇訊號與該反向區段選擇訊號分別為VCC與0，該第一與該第二電壓為VPX，該第三電壓為0，且該列驅動器上拉訊號與該列驅動器下拉訊號為0，而該字線為0，該第二PMOS電晶體的汲極為高阻抗，且該第三NMOS電晶體的源極為VCC。
如申請專利範圍第8項所述之字線解碼器電路，其中該第一、該第二與該第三NMOS電晶體為開啟，且該第二PMOS電晶體為關閉。