CN110192280A - 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 294
- 230000015654 memory Effects 0.000 title claims abstract description 154
- 238000000034 method Methods 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910003460 diamond Inorganic materials 0.000 claims abstract description 15
- 239000010432 diamond Substances 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims description 121
- 239000004020 conductor Substances 0.000 claims description 70
- 230000005669 field effect Effects 0.000 claims description 20
- 239000000203 mixture Substances 0.000 claims description 17
- YNPNZTXNASCQKK-UHFFFAOYSA-N phenanthrene Chemical compound C1=CC=C2C3=CC=CC=C3C=CC2=C1 YNPNZTXNASCQKK-UHFFFAOYSA-N 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 11
- 230000005611 electricity Effects 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 235000003283 Pachira macrocarpa Nutrition 0.000 claims description 4
- 235000014364 Trapa natans Nutrition 0.000 claims description 4
- 235000009165 saligot Nutrition 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims description 4
- 238000006073 displacement reaction Methods 0.000 claims description 3
- 241001083492 Trapa Species 0.000 claims 2
- 238000003491 array Methods 0.000 claims 2
- 238000010276 construction Methods 0.000 description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 240000001085 Trapa natans Species 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000011469 building brick Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 244000131316 Panax pseudoginseng Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000003205 fragrance Substances 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
本发明揭示一种双晶体管单电容器存储器单元，其包括相对于彼此横向位移的第一及第二晶体管。电容器位于所述第一及第二晶体管上方。所述电容器包括直接位于所述第一晶体管的第一节点上方且电耦合到所述第一节点的第一导电电容器节点。第二导电电容器节点直接位于所述第一及第二晶体管上方且电耦合到所述第二晶体管的第一节点。电容器绝缘***于所述第一与第二电容器节点之间。所述第二电容器节点包括直接位于所述第二晶体管的所述第一节点上方的竖向延伸导电支柱。所述导电支柱具有水平横截面呈四边菱形形状的竖向外部分。还揭示包含存储器单元阵列的其它存储器单元及方法。
Description
技术领域
本文中所揭示的实施例涉及存储器单元、形成存储器单元的方法及用于制造集成电路的方法。
背景技术
动态随机存取存储器(DRAM)用于现代计算架构中。与其它类型的存储器相比，DRAM可提供结构简单、成本低及速度高的优点。
当前，DRAM通常具有包含一个电容器与一场效晶体管的组合的个别存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区域中的一者耦合。当前1T-1C配置的可扩展性的限制中的一者是：难以将具有足够高电容的电容器并入到高度集成架构中。因此，期望开发适合于并入到高度集成的现代存储器架构中的新存储器单元配置。
虽然本发明是由与非1T-1C存储器单元相关联的架构及方法促成，但本发明的一些方面绝不受此限制，而是可应用于任何存储器单元及用于制造任何集成电路的方法。
附图说明
图1是展示2T-1C存储器单元的非结构图解示意图。
图2是根据本发明的实施例的包括制造中的2T-1C存储器单元阵列的构造的图解俯视平面图。
图3是穿过图2中的线3-3截取的横截面图。
图4是由图2展示的步骤后的处理步骤中的图2构造的视图。
图5是穿过图4中的线5-5截取的横截面图。
图6是由图2展示的步骤后的处理步骤中的图4构造的视图。
图7是穿过图6中的线7-7截取的横截面图。
图8是由图6展示的步骤后的处理步骤中的图6构造的视图。
图9是穿过图8中的线9-9截取的横截面图。
图10是由图8展示的步骤后的处理步骤中的图8构造的视图。
图11是穿过图10中的线11-11截取的横截面图。
图12是由图10展示的步骤后的处理步骤中的图10构造的视图。
图13是穿过图12中的线13-13截取的横截面图。
图14是由图13展示的步骤后的处理步骤中的图13构造的视图。
图15是由图14展示的步骤后的处理步骤中的图14构造的俯视平面图。
图16是图15的一部分的放大图。
图17是穿过图15中的线17-17截取的横截面图。
图18是由图15展示的步骤后的处理步骤中的图15构造的视图。
图19是穿过图18中的线19-19截取的横截面图。
图20是由图19展示的步骤后的处理步骤中的图19构造的视图。
图21是由图20展示的步骤后的处理步骤中的图20构造的俯视平面图。
图22是穿过图21中的线22-22截取的横截面图。
图23是由图21展示的步骤后的处理步骤中的图21构造的视图。
图24是穿过图23中的线24-24截取的横截面图。
图25是根据本发明的实施例的依据图23构造的存储器阵列的经编辑且经增强图解俯视平面图。
图26是图25的部分的经编辑且经增强视图。
图27及29是根据本发明的实施例的阵列的图解俯视平面图，其中图28及30分别为其经编辑且经增强部分。
图31及33是根据本发明的实施例的阵列的图解俯视平面图，其中图32及34分别为其经编辑且经增强部分。
具体实施方式
本发明的实施例包含与制造方法无关的存储器单元及存储器单元阵列。本发明的实施例还包含形成双晶体管单电容器(2T-1C)存储器单元的方法及用于制造集成电路的方法。虽然并非每个地方都如此限制，但所提供的图式描绘与2T-1C存储器单元相关联的制造方法及结构，例如图1中所示意性展示。实例2T-1C存储器单元MC具有两个晶体管T1及T2及电容器CAP。T1的源极/漏极区域与电容器CAP的第一节点连接，且T1的另一源极/漏极区域与第一比较位线(例如BL-T)连接。T1的栅极与字线WL连接。T2的源极/漏极区域与电容器CAP的第二节点连接，且T2的另一源极/漏极区域与第二比较位线(例如BL-C)连接。T2的栅极与字线WL连接。比较位线BL-T及BL-C延伸到电路4，电路4比较两者的电性质(例如电压)以确定存储器单元MC的存储器状态。图1的2T-1C配置可用于DRAM及/或其它类型的存储器中。
首先参考图2到24来描述形成2T-1C存储器单元MC的阵列的方法的实例实施例。参考图2及3，此描绘构造12的衬底片段的一部分，且最终将在构造12内制造多个存储器单元MC(未展示)。材料可位于图2及3所描绘材料的一边、其竖向内或其竖向外。例如，集成电路的其它部分或全部制造组件可提供于构造12周围或构造12内的某一位置处。无论如何，本文中所描述的材料、区域及结构中的任何者可为均质或非均质的，且无论如何，可连续或不连续地覆于任何材料上。此外，除非另有规定，否则可使用任何适合技术或待开发技术(例如原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入)来形成每一材料。
构造12包含基底衬底11，其可包含导电性/导体/导电材料(即，本文中在电方面)、半导电材料或绝缘性/绝缘体/绝缘材料(即，本文中在电方面)中的任何一或多者。构造12包括数字线13、14(即，行业中有时称为位线、数据线或感测线)的列15，且在一些实施例中，数字线13、14可称为第一数字线13及第二数字线14。构造12还包括存取线22的行19，其与所制造的第一竖向延伸场效晶体管及第二竖向延伸场效晶体管的相应行16及行17相关联。存取线22位于数字线13、14上方且为使下伏特征更清楚，图2(及图4)中使用点画展示存取线22。用于存取线及数字线及用于本文中任何导电材料的实例导电材料包含金属元素、两种或两种以上金属元素的混合物或合金、导电金属化合物及导电掺杂半导电材料中的一或多者。
在本发明中，除非另有指示，否则“竖向”、“更高”、“上”、“下”、“顶部”、“顶上”“底部”、“上方”、“下方”、“底下”、“下面”、“向上”及“向下”一般参考垂直方向。此外，本文中所使用的“垂直”及“水平”是与衬底在三维空间中的定向无关的垂直方向或相对于彼此与垂直面成10度内的方向。“水平”是指沿主衬底表面的大体方向(即，在10度内)且可在制造期间相对于其处理衬底。此外，本发明中的“竖向延伸”涵盖从垂直到相对于垂直面的不超过45°的范围。此外，相对于场效晶体管“竖向延伸”及“垂直”是参考晶体管的沟道长度的定向，电流在操作中沿晶体管的沟道长度流动于两个不同高度处的晶体管的两个源极/漏极区域之间。此外，为了方便，本发明中使用的“行”及“列”用于区别一系列或定向的特征(例如线及晶体管)与另一系列或定向的特征，且已或将沿行及列形成组件。行可为笔直及/或弯曲的及/或相对于彼此平行及/或不平行，列也可为如此。此外，行及列可相对于彼此以90°或一或多个其它角度相交。此外，本文中相对于不同组件或材料所涉及的“第一”及“第二”仅为了便于描述不同组件、不同材料及/或不同时间所形成的相同材料或组件。因此，除非另有指示，否则“第一”及“第二”可与完成电路构造内的相对位置及制造序列无关地互换。
制造中的第一晶体管及第二晶体管的节点24(即，导电节点，且例如，电流流动通过节点)电耦合(在一个实施例中，直接电耦合)到个别数字线13、14。在一个实施例中，节点24位于(在一个实施例中，直接位于)个别数字线13或14上方。在本发明中，如果在正常操作中电流能够从一个区域/材料/组件持续流动到另一区域/材料/组件，那么区域/材料/组件相对于彼此“电耦合”，且当产生足够亚原子正及/或负电荷时，主要通过移动此类电荷来实现彼此电耦合。另一电子组件可位于区域/材料/组件之间或且电耦合到区域/材料/组件。相比来说，当区域/材料/组件被认为是“直接电耦合”时，直接电耦合的区域/材料/组件之间无介入电子组件(例如，无二极管、晶体管、电阻器、传感器、开关、熔丝等等)。此外，“直接上方”要求两个所述区域/材料/组件相对于彼此至少部分横向(即，水平)重叠。此外，使用前面未加“直接”的“上方”仅要求位于另一区域/材料/组件上方的所述区域/材料/组件的一些部分竖向上位于另一区域/材料/组件外(即，不管两个所述区域/材料/组件是否存在任何横向重叠)。在一些实施例中，节点24可称为第二节点24或竖向内源极/漏极区域24。节点24的理想实例导电材料是适合导电掺杂的半导体材料(例如多晶硅)。构造12经展示为包括围绕组件13、14、24及22的电介质材料29(例如氮化硅及/或掺杂或未掺杂二氧化硅)。
参考图4及5，沟道开口已被蚀刻穿过存取线22而到个别节点24。接着，将适合栅极绝缘体23(例如二氧化硅、氮化硅、高k电介质、铁电材料等等)加衬于此类沟道开口。可通过下列操作来形成此类沟道开口：沉积绝缘体23以覆盖存取线22的顶部且加衬于沟道开口，接着(例如)经受各向异性蚀刻(例如反应性离子间隔物蚀刻)以从开口的基底上方中央移除绝缘体。绝缘体23的部分可保留于存取线22的顶上(未展示)。接着，可使用沟道材料填充沟道开口的剩余容积，随后将沟道材料至少移回到存取线22及电介质材料29的竖向最外表面，从而形成沟道28。举例来说，可在沉积能够半导电的材料(例如多晶硅)期间以各种方式适当掺杂沟道材料。例如，在实例描绘的实施例中，存取线22下方的此类材料的最下区域可经适当导电掺杂使得此类区域与节点24的材料一起用作导电源极/漏极区域，其中所述区域上方的半导电沟道材料经适当掺杂以形成沟道28。
参考图6及7，在一个实施例中，已形成直接电耦合到沟道28的节点26，因此分别在行16及17中形成第一场效晶体管18及第二场效晶体管20。在一些实施例中，节点26可称为第一节点26或竖向外源极/漏极区域26，且无论如何可具有与节点24相同的组合物及/或构造的组合物及/或构造。第一晶体管18及第二晶体管20包括可被视为包括个别存取线22的部分的相应栅极且经展示为视情况环绕个别沟道28。电介质材料已提供或形成于节点26周围，未标示单独元件符号，且可具有与电介质材料29的组合物相同或不同的组合物(展示相同组合物)。无论如何，在所展示的实施例中，第一晶体管18及第二晶体管20的沟道28是行间交错的(例如，沿行16及17相对于彼此交错)。
材料30已形成于晶体管18、20的竖向外。在一个实施例中，此材料包括竖向内电介质材料32(例如氮化硅31及掺杂或未掺杂二氧化硅33)及竖向外材料34。在一个实施例中且如所展示，材料34包括竖向内材料36及具有不同于材料36的组合物的组合物的竖向外材料38(例如用于材料36的氮化硅、用于材料38的碳)。
参考图8及9，多个开口40(在一个实施例中为电容器开口)已形成于材料30中且个别地延伸到个别第一晶体管18的第一节点26。在一个实施例中且如所展示，开口40与紧邻行16对准(即，其是行间对准的)。电容器在一个实施例中排列成2D方形布拉菲(Bravais)晶格(如所展示)，且在一个实施例中排列成2D矩形布拉菲晶格(图8及9中未展示)。用于形成开口40的实例技术包含光刻图案化及蚀刻，且可包含间距倍增。
参考图10及11，已沉积加衬于且未填满开口40的导电材料，接着在一个实施例中回蚀导电材料以使其顶部43位于内电介质材料32的顶部27下方，从而形成第一电容器节点42(即，导电节点)。在一个实施例中且如所展示，第一电容器节点42呈容器形状。无论如何，在一个实施例中且如所展示，第一电容器节点42电耦合(在一个实施例中，直接电耦合)到个别第一晶体管18的第一节点26，且在一个实施例中直接抵靠第一节点26的上表面。在本发明中，当一材料、区域或结构与另一材料、区域或结构相对于彼此存在至少一些物理触碰接触时，所述材料或、区域或结构彼此“直接抵靠”。相比来说，前面未加“直接”的“上方”、“上”、“相邻”、“沿着”及“抵靠”涵盖“直接抵靠”及其中(若干)介入材料、区域或结构导致所述材料、区域或结构相对于彼此不物理触碰接触的构造。在一个实施例中且如所展示，第一电容器节点42直接位于第一晶体管18的第一节点26上方，且在一个实施例中，容器状第一电容器节点42及第一晶体管18在纵向上同轴(例如，在所描绘的实施例中，沿共同垂直轴)。第一电容器节点42可具有与存取线22及数字线13、14的一或两者相同或不同的组合物的组合物。可通过下列操作来形成实例第一电容器节点42：首先将导电材料沉积到比图中展示大得多的厚度，接着进行各向同性或各向异性回蚀以在第一节点26上方留下节点42的基底。替代地，举例来说，导电材料沉积可大致达到其最终厚度，接着使用牺牲材料填塞开口，接着回蚀，且接着移除牺牲材料。
已沉积加衬于且未填满开口40的剩余容积的电容器绝缘体44。在一个实施例中且如所展示，电容器绝缘体44横跨容器状第一电容器节点42的顶部43延伸，且在一个实施例中直接抵靠顶部43。用于电容器绝缘体44的实例材料是例如二氧化硅、氮化硅、氧化铝、氧化铪、氧化锆等等中的任何一或多者的非铁电材料。替代地，此类材料可包括例如过渡金属氧化物、锆、氧化锆、铪、氧化铪、钛酸锆铅、氧化钽及钛酸锶钡中的任何一或多者的铁电材料，且其内具有包括硅、铝、镧、镱、铒、钙、镁、铌、锶及稀土元素中的一或多者的掺杂剂。
参考图12及13，已将导电材料沉积于电容器绝缘体44上方，接着将导电材料及电容器绝缘体44至少平坦化回到材料34的顶部，从而形成第二导电电容器节点46。电容器节点46及42的导电材料可具有彼此相同或不同的组合物。无论如何，特征42、44及46共同形成个别开口40中的支柱47，在一个实施例中且如所展示，电容器支柱。支柱47可为中空的(未展示)或可从一侧到另一侧(在水平横截面中，从上到下)完全为固体(即，此包含无中空中央部分或其它中空部分及/或不呈容器状形状)，例如所展示。
参考图14，已使其中形成开口40的材料30凹入以导致支柱47的最上部分50相对于材料30的上表面49向外竖向突出，因此牺牲图3中的材料30的竖向最外部分。在一个实施例中且如所展示，已竖向向内移除材料34的至少部分以形成支柱相对于其向外竖向突出的上表面49，且在所展示的实施例中，包括相对于竖向内材料36选择性地蚀除所有竖向外材料38(未展示)。在本发明中，选择性蚀刻或移除是其中以至少2:1的比率相对于所述材料移除另一材料的蚀刻或移除。替代地且仅通过实例，可仅使用单个组合物材料(未展示)(例如非不同组合物层36及38，例如，其中通过定时蚀刻材料34而无需单独蚀刻停止材料36来进行回蚀以产生类同于图14中所展示的构造的构造。
参考图15到17，已围绕个别支柱47的突出部分50在周向上形成掩蔽材料53的环52。环52形成由紧邻行16中的四个紧紧包围环52界定的个别掩模开口54。掩模开口54位于紧邻行16中的斜向紧邻开口40之间。环52的材料53可被完全牺牲且因此可包括任何导电、绝缘及/或半导电材料。通过理想实例，可通过沉积材料53且接着无掩蔽地各向异性似间隔物蚀刻材料53来形成环52。在一个实施例中且或许如图16的放大图中所最佳展示，个别掩模开口54的至少竖向外部分处的水平横截面呈四边菱形形状。掩模开口54的实例描绘的四边菱形形状可视为包括四个边58。在一个实施例中且如所展示，四个边58个别呈凹形，且在所展示的一个此实施例中，呈圆凹形。材料53的横向沉积厚度及借此环52的一部分的横向厚度可为次光刻的(即，其中使用光刻)及/或小于1/2F(“F”将在下文中定义)。另外，开口54可具有小于1/2F及/或为次光刻的相应最大水平尺寸。
参考图18及19，已使用环52及支柱47作为掩模，同时蚀刻材料30穿过掩模开口54以形成到达个别第二晶体管20的个别第一节点26的个别通孔开口60。此类可使用现存或待开发的任何一或若干适合各向异性蚀刻化学作用及技术来进行。如果个别掩模开口54的水平横截面呈四边菱形形状，那么所述形状可完全、部分或完全不转移到通孔开口60的底部。
参考图20，已在个别通孔开口60中形成电耦合(在一个实施例中，直接电耦合)到第二晶体管20的第一节点26的导电材料62。导电材料62可具有与电容器节点42及/或46的组合物相同或不同的组合物。在一个实施例中且如所展示，导电材料62经沉积以过填充通孔开口60且位于环52及支柱47的竖向外。
参考图21及22，已从材料30(及材料33)上方移除电容器支柱47的突出部分50(未展示)及环52(未展示)，因此形成导电材料62的支柱67且形成包括电容器绝缘体44及电容器节点42及46的电容器71。此可通过任何现存或待开发技术(例如，通过蚀刻、抗蚀剂回蚀或化学机械抛光)来发生。在一个实施例中且如所展示，此移除已足以从衬底完全移除材料36(未展示)，例如，至少移回到电介质材料33的顶部27。在一个实施例中且如所展示，突出部分50(未展示)及环52(未展示)的至少大部分移除(即，半数以上且包含全部)发生于通孔开口60内形成导电材料62之后。在一个实施例中，导电支柱67具有其水平横截面呈四边菱形形状的竖向外部分。在此实施例中，导电支柱67可使其整个竖向厚度位于四边菱形形状的相应水平横截面中，或可使其竖向内部分不呈此形状。
参考图23及24，已沉积及图案化电耦合(在一个实施例中，直接电耦合)到个别通孔开口60(其具有四个紧紧包围电容器支柱47中的一者)中的导电材料62的导电材料64以因此形成2T-1C存储器单元MC的阵列75的个别存储器单元(为清楚起见，图23及24中仅展示一个轮廓MC)。在个别行19内，紧邻感测线对13、14可为图1示意图中的BL-T及BL-C。
可通过具有或不具有间距倍增的消减图案化及蚀刻、具有或不具有间距倍增的镶嵌处理等等来形成所展示的导电材料64。无论如何，在一个实施例中，上述实例处理展示：在有时间间隔的两个单独导电材料沉积步骤中进行在通孔开口60中形成导电材料62且将所述通孔开口电耦合到四个紧紧包围电容器支柱47中的一者。导电材料64可具有与导电材料62及电容器节点42及/或46的导电材料组合物相同或不同的组合物。
导电材料62及64有效构成第二电容器节点46(及因此电容器71)的一部分，其结果是此类材料相对于彼此直接电耦合(例如，导电材料64直接抵靠开口40内的电容器节点46的导电材料，且导电材料62直接抵靠导电材料64)。因此，在一个实施例中，第二电容器节点46/64/62直接抵靠电容器绝缘体44的顶部59。无论如何，在一个实施例中，第二电容器节点46/64/62直接位于第二晶体管20的第一节点26上方，且在一个实施例中，还直接位于第一晶体管18的第一节点26上方。在一个实施例中且如所展示，第一电容器节点42直接电耦合到第一晶体管18的第一节点26且第二电容器节点46/64/62直接电耦合到第二晶体管20的第一节点26。在一个实施例中且如所展示，支柱67及第二晶体管20在纵向上同轴。
本发明的实施例涵盖与2T-1C存储器单元的阵列的形成无关、与存储器单元的形成无关及与电容器的形成无关的方法。例如，本发明的实施例涵盖形成行间对准的支柱开口(例如40)的多个行(例如16)的方法(例如图8中所展示，且无论所述开口是否将含有存储器单元或集成电路的电容器或其它组件)。支柱形成于支柱开口中的个别者中(例如47，且与此支柱是否包括保留为完成电路构造的部分的电容器或其它操作电路组件的材料无关)。形成相对于其中形成支柱开口的材料的上表面向外竖向突出的支柱(例如图14中所展示，且与形成如此突出的支柱的技术无关)。形成周向围绕个别支柱的掩蔽材料的环(例如材料53的52)。环形成由紧邻行中的四个紧紧包围环界定的个别掩模开口(例如54)，其中环位于支柱开口的斜向紧邻者之间。使用环及支柱作为掩模，同时通过掩模开口(例如图18及19中所展示)蚀刻其中形成支柱开口的材料以形成位于斜向紧邻支柱开口之间的个别通孔开口(例如60)。在通孔开口中形成电耦合(例如，通过材料64，且在一个实施例中，直接电耦合)到操作电路组件(例如71，且与所述电路组件是否为电容器无关)的导电材料(例如62)，所述操作电路组件形成于紧紧包围个别通孔开口的四个支柱开口中的一者中。
在一个实施例中，操作电路组件包括电容器，且形成包括导电材料(例如电容器节点46的材料)及电容器的电容绝缘体(例如44)的支柱且支柱保留为完成电路构造的部分。向外竖向突出的支柱的部分包括导电材料及电容器绝缘体。在一个实施例中，电容器包括由电容器绝缘体分离的两个节点(即，导电节点)，且所述节点中的仅一者的导电材料相对于其中形成支柱开口的材料的上表面向外竖向突出(例如图14中所展示，材料46及44相对于表面49突出)。
可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
仅通过实例展示的上述实例处理及所得实例构造具有下列属性且其任何方面可因实施例不同而不同。关于说明特征的尺寸及密度可被视为相对于为下列中的一者的直线尺寸“F”：a)最小数字线间距的一半；或b)数字线最大宽度。图25是用于更清楚展示“F”的图23的经编辑且经增强变型，且图26是用于展示由单个存储器单元MC占据的面积的图25的经编辑变型。在构造12中，最大数字线宽度及数字线之间的最小间隔是相等的(即，每一者等于F)。沟道28与栅极绝缘体23的组合直径是0.75F。紧邻电容器开口40之间的行内及行间间隔彼此相等且是0.25F。最大存取线宽度是3.25F且紧邻存取线22之间的最小间隔是0.075F。借此，存储器单元y方向间距及x方向间距各自等于4F，借此个别存储器单元MC占据16F2的最大面积(即，由存储器阵列的单个单元胞元占据的面积)。可使用这些尺寸中的任何一或多者的替代配置及/或替代物。仅通过实例，下文将相对于图27/28、29/30、31/32及33/34描述四个替代配置。
具体来说，图27及28展示替代实例构造12a。已适当使用来自上述实施例的相同元件符号，其中用后缀“a”指示一些构造差异。与构造12相比，构造12a具有1F到总共5F的实例y方向伸展，同时使x尺寸保持相同，从而导致个别存储器单元Mca是4F×5F且个别存储器单元借此占据20F2的最大面积。图27展示在y方向上相对于紧邻存取线22a之间的最小间隔伸展0.5F，具体来说，从构造12中的0.75F伸展到构造12a中的1.25F。另外，图27还展示在y方向上相对于存取线22a的最大宽度伸展0.5F，具体来说，从构造12中的3.25F伸展到构造12a中的3.75F。在一个实施例中且如所展示，电容器开口40a及因此所得电容器排列成2D矩形布拉菲晶格(可通过将图27所在的页旋转90°来更轻易看出)。可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
图29及30展示替代实例构造12b。已适当使用来自上述实施例的相同元件符号，其中用后缀“b”指示一些构造差异。构造12b具有紧邻存取线22b之间的1.75F最小间隔且具有4.25F的存取线最大宽度，其导致4F×6F个别存储器单元MCb占据24F2的最大面积。可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
还可缩小(即，减小)x方向尺寸及y方向尺寸中的一或两者。例如，图31及32展示替代实例构造12c。已适当使用来自上述实施例的相同元件符号，其中用后缀“c”指示一些构造差异。紧邻电容器开口40c之间的行内间隔是0.5F。紧邻电容器开口40c之间的行间间隔是0.25F。构造12c具有紧邻存取线22c之间的0.46F最小间隔及2.96F的存取线最大宽度(“F”等于数字线最大宽度)。紧邻数字线之间的最小间隔是1.25F，借此导致4.5F×3.42F个别存储器单元MCc占据15.39F2的最大面积。可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
图33及34展示替代实例构造12d。已适当使用来自上述实施例的相同元件符号，其中用后缀“d”指示一些构造差异。紧邻电容器开口40d之间的行内间隔是0.5F。紧邻电容器开口40d之间的行间间隔是0.25F。构造12d具有紧邻存取线22d之间的0.06F最小间隔及2.55F的存取线最大宽度(“F”等于数字线最大宽度)。紧邻数字线之间的最小间隔是1.5F，借此导致5F×2.61F个别存储器单元MCd占据13.05F2的最大面积。可使用本文中所描述及/或图中所展示的(若干)任何其它属性或方面。
本发明的实施例涵盖与制造方法无关的存储器单元及存储器单元阵列。然而，任何此类存储器单元及阵列可具有上文相对于方法实施例中的结构所描述的任何属性。此外，任何方法实施例可具有下文相对于结构实施例所描述的任何属性。在一个实施例中，存储器单元(例如MC)包括相对于彼此横向位移的第一晶体管及第二晶体管(例如，分别为18、20)及第一晶体管及第二晶体管的共同纵向伸长存取线22。电容器(例如71)位于第一晶体管及第二晶体管上方且包括电耦合(在一个实施例中，直接电耦合)到第一晶体管的第一节点(例如26)的第一导电电容器节点(例如42)。第二导电电容器节点(例如46/64/62)电耦合(在一个实施例中，直接电耦合)到第二晶体管的第一节点(例如26)。电容器绝缘体(例如44)位于第一电容器节点与第二电容器节点之间。第二电容器节点包括位于第一晶体管的第一节点上方的第一竖向延伸导电支柱(例如46)。第二竖向延伸导电支柱(例如67)位于第二晶体管的第一节点上方。导电材料(例如64)位于第一支柱及第二支柱的顶上，延伸于第一支柱与第二支柱之间，且将第一支柱及第二支柱直接电耦合在一起。导电材料在存储器单元内以相对于纵向伸长存取线的纵向定向(例如，沿行线19)的角度(即，本文中除平角之外的任何角度，且例如图25中展示为45°的角度73)纵向伸长(例如，在图25中沿线72)。在一个实施例中，角度相对于存储器单元内的纵向伸长存取线的纵向定向成至少25°。在一个实施例中，此角度是25°到60°，在一个此实施例中大于45°，在一个此实施例中小于45°，且在一个此实施例中是45°。图27、29、31及33中分别展示对应线72a、72b、72c及72d。图27、29、31及33中分别展示对应角度73a、73b、73c及73d，且所述对应角度分别为51°、56°、37°及28°。
在一个实施例中，第一晶体管及第二晶体管各自竖向延伸，且在一个实施例中，位于相对于彼此的共同水平面中。在一个实施例中，第二电容器节点直接抵靠电容器绝缘体的顶部，且在一个实施例中直接位于第二晶体管的第一节点上方，且在一个实施例中直接位于第一晶体管的第一节点上方。在一个实施例中，第一电容器节点直接位于第一晶体管的第一节点上方。在一个实施例中，第一电容器节点直接电耦合到第一晶体管的第一节点且第二电容器节点直接电耦合到第二晶体管的第一节点。在一个实施例中，第一电容器节点及第一晶体管在纵向上同轴。在一个实施例中，第二支柱具有其水平横截面呈四边菱形形状的竖向外部分。
可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
在一个实施例中，存储器单元(例如MC)包括相对于彼此横向位移的第一晶体管及第二晶体管(例如，分别为18、20)。电容器(例如71)位于第一晶体管及第二晶体管上方且包括电耦合(在一个实施例中，直接电耦合)到第一晶体管的第一节点(例如26)的第一导电电容器节点(例如42)。第二导电电容器节点(例如46/64/62)电耦合(在一个实施例中，直接电耦合)到第二晶体管的第一节点26。电容器绝缘体(例如44)位于第一电容器节点与第二电容器节点之间。第二电容器节点包括位于第一晶体管的第一节点上方的第一竖向延伸导电支柱(例如46)。第二竖向延伸导电支柱(例如67)位于第二晶体管的第一节点(例如26)上方。导电材料(例如64)位于第一支柱及第二支柱的顶上，延伸于第一支柱与第二支柱之间，且将第一支柱及第二支柱直接电耦合在一起。第一数字线(例如13)电耦合到第一晶体管的第二节点(例如24)，且第二数字线(例如14)电耦合到第二晶体管的第二节点(例如24)。第一数字线及第二数字线在纵向上伸长。第二电容器节点的此导电材料以相对于第一纵向伸长数字线及第二纵向伸长数字线中的每一者的纵向定向(例如，沿列线15)的非90°角(例如图25中展示为45°的角度77)纵向伸长(例如，在图25中沿线72)。在一个实施例中，此角度是30°到65°，在一个此实施例中大于45°，在一个此实施例中小于45°，且在一个此实施例中是45°。图27、29、31及33中分别展示对应角度77a、77b、77c及77d，且所述对应角度分别为39°、34°、53°及62°。在一个实施例中，第一电容器节点包括容器形状。在一个实施例中，第二晶体管是垂直晶体管且第二支柱及第二晶体管在纵向上同轴。
可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
在一个实施例中，存储器单元(例如MC)包括相对于彼此横向位移的第一晶体管及第二晶体管(例如，分别为18、20)及第一晶体管及第二晶体管的共同存取线(例如22)。电容器(例如71)位于第一晶体管及第二晶体管上方。电容器包括电耦合(在一个实施例中，直接电耦合)到第一晶体管的第一节点(例如26)的第一导电电容器节点(例如42)。第二导电电容器节点(例如46/64/62)电耦合到第二晶体管的第一节点(例如26)。电容器绝缘体(例如44)位于第一电容器节点与第二电容器节点之间。第一晶体管的第二节点(例如24)在沿第一数字线(例如13)的第一纵向位置(例如图25、27、29、31及33中的97)处电耦合(在一个实施例中，直接电耦合)到第一数字线。第二晶体管的第二节点(例如24)在沿第二数字线(例如14)的第二纵向位置(例如图25、27、29、31及33中的99)处电耦合(在一个实施例中，直接电耦合)到第二数字线。第一数字线及第二数字线在存储器单元内相对于彼此平行。穿过第一纵向位置及第二纵向位置的中心的水平线(例如72)在存储器单元内相对于第一数字线及第二数字线的纵向定向(例如，沿列线15)成至少30°角(例如角度77、77a、77b、77c或77d)。在一个实施例中，此角度是30°到65°，在一个此实施例中大于45°，在一个此实施例中小于45°，且在一个此实施例中是45°。
在一个实施例中，存取线具有大于第一数字线及第二数字线的最大宽度的最大宽度。在一个实施例中，第一数字线及第二数字线一起具有存储器单元内的最小间距，且存储器单元占据不超过24F2的最大水平面积，其中“F”是下列中的一者：a)最小数字线间距的一半；或b)数字线最大宽度。在一个实施例中，最大面积不超过20F2，在一个实施例中不超过16F2，且在一个实施例中不超过14F2。
可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
在一个实施例中，双晶体管单电器容存储器单元(例如MC)包括相对于彼此横向位移的第一晶体管及第二晶体管(例如，分别为18、20)。电容器(例如71)位于第一晶体管及第二晶体管上方且包括直接位于第一晶体管的第一节点(例如26)上方且电耦合到所述第一节点的第一导电电容器节点(例如42)。第二导电电容器节点(例如46/64/62)直接位于第一晶体管及第二晶体管上方且电耦合到第二晶体管的第一节点(例如26)。电容器绝缘体(例如44)位于第一电容器节点与第二电容器节点之间。第二电容器节点包括直接位于第二晶体管的第一节点上方的竖向延伸导电支柱(例如46)。导电支柱具有其水平横截面呈四边菱形形状的竖向外部分。在一个实施例中，四边菱形形状的四个边个别呈凹形，且在一个此实施例中呈圆凹形。可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
在一个实施例中，双晶体管单电容器存储器单元(例如MC)的阵列(例如75)包括数字线(例如13、14)的数个列(例如15)及存取线(例如22)的数个行(例如19)。数字线包括第一交替数字线(例如13)及第二交替数字线(例如14)。第二交替数字线个别位于第一交替数字线的紧邻者之间。竖向延伸第一场效晶体管(例如18)的数个行(例如16)使其源极/漏极区域(例如24、26)的竖向内源极/漏极区域(例如24)个别电耦合到个别第一交替数字线的一者。竖向延伸第二场效晶体管(例如20)的数个行(例如17)使其源极/漏极区域(例如24、26)的竖向内源极/漏极区域(例如24)个别电耦合到个别第二交替数字线中的一者。第一晶体管及第二晶体管的沟道(例如28)是行间交错的。存取线的个别行可操作地相邻于第一晶体管及第二晶体管的沟道。个别电容器(例如71)位于第一晶体管中的一者及第二晶体管中的一者的个别对上方。电容器个别包括电耦合到个别对的第一晶体管的第一电容器节点(例如42)。第二电容器节点(例如46/64/62)电耦合到个别对的第二晶体管。电容器绝缘体(例如44)位于第一电容器电极与第二电容器电极之间。在一个实施例中，电容器排列成2D方形布拉菲晶格，且在一个实施例中排列成2D矩形布拉菲晶格。可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
在一个实施例中，双晶体管单电容器(2T-1C)存储器单元(例如MC)的阵列(例如75)包括存取线(例如22)的数个行(例如19)及数字线(例如13、14)的数个列(例如15)。个别列包括：a)一个数字线(例如13)，其个别电耦合到阵列内的个别2T-1C存储器单元的一个个别第一晶体管(例如18)的一个源极/漏极区域(例如26)且将所述列中的第一晶体管互连；或b)另一数字线(例如14)，其个别电耦合到个别2T-1C存储器单元的个别第二晶体管(例如20)的一个源极/漏极区域且将所述列中的第二晶体管互连。
个别行包括位于数字线上方的存取线(例如22)。存取线可操作地延伸于第一晶体管及第二晶体管的晶体管沟道(例如28)相邻处且使所述行中的第一晶体管及第二晶体管互连。个别2T-1C存储器单元包括位于个别2T-1C存储器单元的第一晶体管及第二晶体管上方的电容器(例如71)。电容器包括电耦合(在一个实施例中，直接电耦合)到个别2T-1C存储器单元的第一晶体管的第一导电电容器节点(例如42)。第二导电电容器节点(例如46/64/62)电耦合到个别2T-1C存储器单元的第二晶体管。电容器绝缘体(例如44)位于第一电容器节点与第二电容器节点之间。第二电容器节点包括位于第一晶体管的第一节点上方的第一竖向延伸导电支柱(例如47)。第二竖向延伸导电支柱(例如67)位于第二晶体管的第一节点上方。导电材料(例如64)位于第一支柱及第二支柱的顶上，延伸于第一支柱与第二支柱之间，且将第一支柱及第二支柱直接电耦合在一起。此导电材料呈下列的至少一者：a)以相对于数字线的列的非90°角(例如77、77a、77b、77c或77d)纵向伸长(例如，沿线72、72a、72b、72c或72d)；或b)以相对于存取线的行的一角度(例如73、73a、73b、73c或73d)纵向伸长(例如，沿行线19)。可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
在一个实施例中，双晶体管单电容器(2T-1C)存储器单元(例如MC)的阵列(例如75)包括存取线(例如22)的数个行(例如19)及数字线(例如13、14)的数个列(例如15)。个别列包括：a)一个数字线(例如13)，其个别电耦合到阵列内的个别2T-1C存储器单元的一个个别第一晶体管(例如18)的一个源极/漏极区域(例如26)且将所述列中的第一晶体管互连；或b)另一数字线(例如14)，其个别电耦合到个别2T-1C存储器单元的个别第二晶体管(例如20)的一个源极/漏极区域(例如26)且将所述列中的第二晶体管互连。个别行包括位于数字线上方的存取线(例如22)。存取线可操作地延伸于第一晶体管及第二晶体管的晶体管沟道(例如28)相邻处且使所述行中的第一晶体管及第二晶体管互连。存取线具有大于所述数字线及所述另一数字线中的每一者的最大宽度的最大宽度。个别2T-1C存储器单元包括位于个别2T-1C存储器单元的第一晶体管及第二晶体管上方的电容器(例如71)。在一个实施例中，最大宽度是所述数字线及所述另一数字线中的每一者的最大宽度的至少两倍，在一个实施例中是至少三倍，且在一个实施例中不超过所述数字线及所述另一数字线的最大宽度的五倍。较宽存取线可展现在纵向上沿此类线的减小电阻。可使用本文中所描述及/或所展示的(若干)任何其它属性或方面。
构造12、12a、12b、12c及12c将晶体管18、20展示为包括场效晶体管且竖向延伸。然而，可使用任何适合替代晶体管，例如双极结晶体管且无论此是否竖向延伸。
一般期望至少在2T-1C存储器阵列架构中，当读取及写入到阵列内的每一存储器单元时，将相同符号电压(即，正或负电压)分别施加于电容器电极的一侧及另一侧。此至少是因为：电容器的导电电极的构造及/或材料可彼此不同。如果不同行中的不同电容器使其电容器电极经受相反符号极性，那么不同电容器可具有用于阵列内的不同晶体管且极不符合需要的不同电流-电压分布曲线。例如且仅通过实例，个别存储器单元MC的电容器电极42及电容器电极46/64/62经展示为具有彼此不同的固有构造，无论两者是否由彼此相同的材料形成。可期望在2T-1C存储器单元操作(无论读取或写入)中，阵列中的每一电容器节点42总是具有同一符号电压(即，正或负)，且每一电容器节点46/64/62总是具有相反符号电压(即，正及负中的另一者)。换句话来说，通常可期望阵列内的所有存储器单元具有匹配接入极性。本文中所提供的构造(例如沟道偏移的第一晶体管及/或第二晶体管及/或相对于电容器极板的一者斜向连接于晶体管之间的构造)可用于使阵列内的所有相同电容器电极能够具有用于所有读取及写入操作的相同符号电压电势。
结论
在一些实施例中，一种存储器单元包括第一晶体管及第二晶体管，其相对于彼此横向位移且包括所述第一晶体管及所述第二晶体管的共同纵向伸长存取线。电容器位于所述第一晶体管及所述第二晶体管上方且包括电耦合到所述第一晶体管的第一节点的第一导电电容器节点。第二导电电容器节点电耦合到所述第二晶体管的第一节点。电容器绝缘***于所述第一电容器节点与所述第二电容器节点之间。所述第二电容器节点包括位于所述第一晶体管的所述第一节点上方的第一竖向延伸导电支柱。第二竖向延伸导电支柱位于所述第二晶体管的所述第一节点上方。导电材料位于所述第一支柱及所述第二支柱的顶上，延伸于所述第一支柱与所述第二支柱之间，且将所述第一支柱及所述第二支柱直接电耦合在一起。所述导电材料以相对于所述存储器单元内的所述纵向伸长存取线的纵向定向的一角度纵向伸长。
在一些实施例中，一种存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管。电容器位于所述第一晶体管及所述第二晶体管上方且包括电耦合到所述第一晶体管的第一节点的第一导电电容器节点。第二导电电容器节点电耦合到所述第二晶体管的第一节点。电容器绝缘***于所述第一电容器节点与所述第二电容器节点之间。所述第二电容器节点包括位于所述第一晶体管的所述第一节点上方的第一竖向延伸导电支柱。第二竖向延伸导电支柱位于所述第二晶体管的所述第一节点上方。导电材料位于所述第一支柱及所述第二支柱的顶上，延伸于所述第一支柱与所述第二支柱之间，且将所述第一支柱及所述第二支柱直接电耦合在一起。第一数字线电耦合到所述第一晶体管的第二节点，且第二数字线电耦合到所述第二晶体管的第二节点。所述第一数字线及所述第二数字线是纵向伸长的。所述第二电容器节点的所述导电材料以相对于所述第一纵向伸长数字线及所述第二纵向伸长数字线中的每一者的纵向定向的非90°角纵向伸长。
在一些实施例中，一种存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管且包括所述第一晶体管及所述第二晶体管的共同存取线。电容器位于所述第一晶体管及所述第二晶体管上方。所述电容器包括电耦合到所述第一晶体管的第一节点的第一导电电容器节点。第二导电电容器节点电耦合到所述第二晶体管的第一节点。电容器绝缘***于所述第一电容器节点与所述第二电容器节点之间。所述第一晶体管的第二节点在沿第一数字线的第一纵向位置处电耦合到所述第一数字线，且所述第二晶体管的第二节点在沿第二数字线的第二纵向位置处电耦合到所述第二数字线。所述第一数字线及所述第二数字线在所述存储器单元内相对于彼此平行。穿过所述第一纵向位置及所述第二纵向位置的中心的水平线在所述存储器单元内相对于所述第一数字线及所述第二数字线的纵向定向成至少30°角。
在一些实施例中，一种双晶体管单电容器存储器单元包括相对于彼此横向位移的第一晶体管及第二晶体管。电容器位于所述第一晶体管及所述第二晶体管上方。所述电容器包括直接位于所述第一晶体管的第一节点上方且电耦合到所述第一晶体管的所述第一节点的第一导电电容器节点。第二导电电容器节点直接位于所述第一晶体管及所述第二晶体管上方且电耦合到所述第二晶体管的第一节点。电容器绝缘***于所述第一电容器节点与所述第二电容器节点之间。所述第二电容器节点包括直接位于所述第二晶体管的所述第一节点上方的竖向延伸导电支柱。所述导电支柱具有其水平横截面呈四边菱形形状的竖向外部分。
在一些实施例中，一种双晶体管单电容器存储器单元阵列包括数列数字线及数行存取线。所述数字线包括数个第一交替数字线及数个第二交替数字线。所述第二交替数字线个别位于所述第一交替数字线的紧邻者之间。数行竖向延伸第一场效晶体管使其源极/漏极区域的竖向内源极/漏极区域个别电耦合到所述个别第一交替数字线中的一者。数行竖向延伸第二第一场效晶体管使其源极/漏极区域的竖向内源极/漏极区域个别电耦合到所述个别第二交替数字线中的一者。所述第一晶体管及所述第二晶体管的沟道是行间交错的。所述数行存取线的个别者可操作地相邻于所述第一晶体管及所述第二晶体管的所述沟道。个别电容器位于所述第一晶体管的一者及所述第二晶体管中的一者的个别对上方。所述电容器个别包括电耦合到所述个别对的所述第一晶体管的第一导电电容器节点。第二导电电容器节点电耦合到所述个别对的所述第二晶体管。电容器绝缘***于所述第一电容器节点与所述第二电容器节点之间。
在一些实施例中，一种双晶体管单电容器(2T-1C)存储器单元阵列(其中所述阵列包括数行存取线及数列数字线)使所述列的个别者包括：a)一个数字线，其个别耦合到所述阵列内的个别2T-1C存储器单元的一个个别第一晶体管的一个源极/漏极区域且将所述列中的所述第一晶体管互连；或b)另一数字线，其个别电耦合到所述个别2T-1C存储器单元的个别第二晶体管的一个源极/漏极区域且将所述列中的所述第二晶体管互连。所述行的个别者包括位于所述数字线上方的存取线。所述存取线可操作地延伸于所述第一晶体管及所述第二晶体管的晶体管沟道相邻处且使沿所述行的所述第一晶体管及所述第二晶体管互连。所述个别2T-1C存储器单元包括位于所述个别2T-1C存储器单元的所述第一晶体管及所述第二晶体管上方的电容器。所述电容器包括电耦合到所述个别2T-1C存储器单元的所述第一晶体管的第一导电电容器节点。第二导电电容器节点电耦合到所述个别2T-1C存储器单元的所述第二晶体管。电容器绝缘***于所述第一电容器节点与所述第二电容器节点之间。所述第二电容器节点包括位于所述第一晶体管的所述第一节点上方的第一竖向延伸导电支柱。第二竖向延伸导电支柱位于所述第二晶体管的所述第一节点上方。导电材料位于所述第一支柱及所述第二支柱的顶上，延伸于所述第一支柱与所述第二支柱之间，且将所述第一支柱及所述第二支柱直接电耦合在一起；所述导电材料呈下列中的至少一者：a)以相对于所述数列数字线的非90°角纵向伸长；或b)以相对于所述数行存取线的一角度纵向伸长。
在一些实施例中，一种双晶体管单电容器(2T-1C)存储器单元阵列(其中所述阵列包括数行存取线及数列数字线)使所述列的个别者包括：a)一个数字线，其个别电耦合到所述阵列内的个别2T-1C存储器单元的一个个别第一晶体管的一个源极/漏极区域且将所述列中的所述第一晶体管互连；或b)另一数字线，其个别电耦合到所述个别2T-1C存储器单元的个别第二晶体管的一个源极/漏极区域且将所述列中的所述第二晶体管互连。所述行的个别者包括位于所述数字线上方的存取线。所述存取线可操作地延伸于所述第一晶体管及所述第二晶体管的晶体管沟道相邻处且使沿所述行的所述第一晶体管及所述第二晶体管互连，且具有大于所述一数字线及所述另一数字线中的每一者的最大宽度的最大宽度。所述个别2T-1C存储器单元包括位于所述个别2T-1C存储器单元的所述第一晶体管及所述第二晶体管上方的电容器。
在一些实施例中，一种用于制造集成电路的方法包括：形成行间对准的多个行支柱开口。使支柱形成于所述支柱开口中的个别者中。所述支柱相对于其中形成所述支柱开口的材料的上表面向外竖向突出。掩蔽材料的环周向围绕所述个别支柱。所述环形成由所述环的四个紧紧包围者界定的个别掩模开口，所述环位于所述行的紧邻者中且位于所述紧邻行中的所述支柱开口的斜向紧邻者之间。使用所述环及所述支柱作为掩模，同时通过所述掩模开口蚀刻其中形成所述支柱开口的所述材料以在所述紧邻行中形成位于所述斜向紧邻支柱开口之间的个别通孔开口。将所述个别通孔开口中的导电材料直接电耦合到操作电路组件，所述操作电路组件形成于紧紧包围所述个别通孔开口的所述四个支柱开口中的一者中。
在一些实施例中，一种形成双晶体管单电容器存储器单元阵列的方法包括：形成数列数字线。形成第一竖向延伸场效晶体管及第二竖向延伸场效晶体管的数个行以使其源极/漏极区域的竖向内源极/漏极区域个别电耦合到所述数字线中的个别者。所述第一晶体管及所述第二晶体管包括位于所述数字线上方的存取线，且所述第一晶体管及所述第二晶体管中的个别者包括构成所述存取线中的个别者的部分的栅极。形成个别延伸到所述个别第一晶体管的竖向外源极/漏极区域的多个电容器开口。使电容器支柱形成于所述电容器开口中的个别者中。所述电容器支柱经形成以包括：第一导电电容器节点，其电耦合到所述个别第一晶体管的所述竖向外源极/漏极区域中的个别者；第二导电电容器节点；及电容器绝缘体，其位于所述第一电容器节点与所述第二电容器节点之间。使其中形成所述电容器开口的材料凹入以导致所述电容器支柱的最上部分相对于其中形成所述电容器开口的所述材料的上表面向外竖向突出。使掩蔽材料的环在周向上形成于所述电容器支柱中的个别者的所述突出部分周围。所述环形成由所述环的四个紧紧包围者界定的个别掩模开口，所述环位于所述行的紧邻者中且位于所述紧邻行中的所述电容器开口的斜向紧邻者之间。使用所述环及所述电容器支柱作为掩模，同时通过所述掩模开口蚀刻其中形成所述电容器开口的所述材料以形成到达所述个别第二晶体管的竖向外源极/漏极区域的个别者的个别通孔开口。从其中形成所述电容器开口的所述材料上方移除所述电容器支柱的所述突出部分及所述环。使导电材料形成于所述个别通孔开口中，所述个别通孔开口电耦合到所述个别第二晶体管的所述个别竖向外源极/漏极区域且电耦合到所述电容器支柱的四个紧紧包围电容器支柱中的一者。
Claims (74)
1.一种存储器单元，其包括：
第一及第二晶体管，其相对于彼此横向位移且包括所述第一及第二晶体管的共同纵向伸长存取线；及
电容器，其位于所述第一及第二晶体管上方；所述电容器包括：
第一导电电容器节点，其电耦合到所述第一晶体管的第一节点；
第二导电电容器节点，其电耦合到所述第二晶体管的第一节点；
电容器绝缘体，其位于所述第一电容器节点与所述第二电容器节点之间；且
所述第二电容器节点包括：
第一竖向延伸导电支柱，其位于所述第一晶体管的所述第一节点上方；
第二竖向延伸导电支柱，其位于所述第二晶体管的所述第一节点上方；及
导电材料，其位于所述第一及第二支柱的顶上，延伸于所述第一与第二支柱之间，且将所述第一及第二支柱直接电耦合在一起；所述导电材料在所述存储器单元内以相对于所述纵向伸长存取线的纵向定向的一角度纵向伸长。
2.根据权利要求1所述的存储器单元，其中在所述存储器单元内，相对于所述纵向伸长存取线的所述纵向定向，所述角度是至少25°。
3.根据权利要求2所述的存储器单元，其中所述角度是25°到60°。
4.根据权利要求3所述的存储器单元，其中所述角度大于45°。
5.根据权利要求3所述的存储器单元，其中所述角度小于45°。
6.根据权利要求3所述的存储器单元，其中所述角度是45°。
7.根据权利要求1所述的存储器单元，其中所述第一及第二晶体管各自竖向延伸。
8.根据权利要求1所述的存储器单元，其中所述第二电容器节点直接抵靠所述电容器绝缘体的顶部。
9.根据权利要求1所述的存储器单元，其中所述第一电容器节点直接位于所述第一晶体管的所述第一节点上方。
10.根据权利要求1所述的存储器单元，其中所述第二电容器节点直接位于所述第二晶体管的所述第一节点上方。
11.根据权利要求10所述的存储器单元，其中所述第二电容器节点直接位于所述第一晶体管的所述第一节点上方。
12.根据权利要求1所述的存储器单元，其中所述第一电容器节点直接电耦合到所述第一晶体管的所述第一节点，且所述第二电容器节点直接电耦合到所述第二晶体管的所述第一节点。
13.根据权利要求1所述的存储器单元，其中所述第一及第二晶体管位于相对于彼此的共同水平面中。
14.根据权利要求1所述的存储器单元，其中所述第一电容器节点及所述第一晶体管在纵向上同轴。
15.根据权利要求1所述的存储器单元，其中所述第二支柱具有其水平横截面呈四边菱形形状的竖向外部分。
16.一种存储器单元，其包括：
第一及第二晶体管，其相对于彼此横向位移；
电容器，其位于所述第一及第二晶体管上方；所述电容器包括：
第一导电电容器节点，其电耦合到所述第一晶体管的第一节点；
第二导电电容器节点，其电耦合到所述第二晶体管的第一节点；
电容器绝缘体，其位于所述第一电容器节点与所述第二电容器节点之间；且
所述第二电容器节点包括：
第一竖向延伸导电支柱，其位于所述第一晶体管的所述第一节点上方；
第二竖向延伸导电支柱，其位于所述第二晶体管的所述第一节点上方；及
导电材料，其位于所述第一及第二支柱的顶上，延伸于所述第一支柱与所述第二支柱之间，且将所述第一及第二支柱直接电耦合在一起；及
第一数字线及及第二数字线，所述第一数字线电耦合到所述第一晶体管的第二节点，所述第二数字线电耦合到所述第二晶体管的第二节点，所述第一及第二数字线沿纵向伸长，所述第二电容器节点的所述导电材料以相对于所述第一及第二纵向伸长数字线中的每一者的纵向定向的非90°角纵向伸长。
17.根据权利要求16所述的存储器单元，其中在所述存储器单元内，相对于所述第一及第二纵向伸长数字线的所述纵向定向，所述角度是30°到65°。
18.根据权利要求17所述的存储器单元，其中所述角度是至少45°。
19.根据权利要求17所述的存储器单元，其中所述角度小于45°。
20.根据权利要求16所述的存储器单元，其中所述第一及第二晶体管包括所述第一及第二晶体管的共同纵向伸长存取线，所述导电材料在所述存储器单元内以相对于所述纵向伸长存取线的纵向定向的一角度纵向伸长。
21.根据权利要求16所述的存储器单元，其中所述第一电容器节点包括容器形状。
22.根据权利要求16所述的存储器单元，其中所述第二晶体管是垂直晶体管，且所述第二支柱及所述第二晶体管在纵向上同轴。
23.根据权利要求16所述的存储器单元，其中所述第二支柱具有水平横截面呈四边菱形形状的竖向外部分。
24.根据权利要求23所述的存储器单元，其中所述四边菱形形状的四个边个别地呈凹形。
25.根据权利要求24所述的存储器单元，其中所述四边菱形形状的四个边呈圆凹形。
26.根据权利要求16所述的存储器单元，其中所述第一与第二数字线平行，且一起界定所述存储器单元内的最小数字线间距，所述存储器单元占据不超过16F2的最大水平面积，其中“F”是a)所述最小数字线间距的一半或b)数字线最大宽度中的一者。
27.一种存储器单元，其包括：
第一及第二晶体管，其相对于彼此横向位移且包括所述第一及第二晶体管的共同存取线；
电容器，其位于所述第一及第二晶体管上方；所述电容器包括：第一导电电容器节点，其电耦合到所述第一晶体管的第一节点；第二导电电容器节点，其电耦合到所述第二晶体管的第一节点；及电容器绝缘体，其位于所述第一电容器节点与所述第二电容器节点之间；且
所述第一晶体管的第二节点在沿第一数字线的第一纵向位置处电耦合到所述第一数字线，且所述第二晶体管的第二节点在沿第二数字线的第二纵向位置处电耦合到所述第二数字线，所述第一及第二数字线在所述存储器单元内相对于彼此平行，穿过所述第一及第二纵向位置的中心的水平线相对于所述存储器单元内的所述第一及第二数字线的纵向定向成至少30°角。
28.根据权利要求27所述的存储器单元，其中所述水平线相对于所述存储器单元内的所述第一及第二数字线的所述纵向定向成不超过65°角
29.根据权利要求27所述的存储器单元，其中所述存取线具有大于所述第一及第二数字线中的每一者的宽度的最大宽度。
30.根据权利要求27所述的存储器单元，其中第一及第二数据/感测线一起在所述存储器单元内具有最小数字线，所述存储器单元占据不超过24F2的最大水平面积，其中“F”是a)所述最小数字线间距的一半或b)数字线最大宽度的一者。
31.根据权利要求30所述的存储器单元，其中所述最大面积不超过20F2。
32.根据权利要求30所述的存储器单元，其中所述最大面积不超过16F2。
33.根据权利要求30所述的存储器单元，其中所述最大面积不超过14F2。
34.根据权利要求30所述的存储器单元，其中所述存取线具有大于所述第一及第二存取线中的每一者的宽度的最大宽度。
35.一种双晶体管单电容器存储器单元，其包括：
第一及第二晶体管，其相对于彼此横向位移；及
电容器，其位于所述第一及第二晶体管上方；所述电容器包括：第一导电电容器节点，其直接位于所述第一晶体管的第一节点上方且电耦合到所述第一晶体管的所述第一节点；第二导电电容器节点，其直接位于所述第一及第二晶体管上方且电耦合到所述第二晶体管的第一节点；及电容器绝缘体，其位于所述第一电容器节点与所述第二电容器节点之间；所述第二电容器节点包括直接位于所述第二晶体管的所述第一节点上方的竖向延伸导电支柱，所述导电支柱具有其水平横截面呈四边菱形形状的竖向外部分。
36.根据权利要求35所述的存储器单元，其中所述四边菱形形状的四个边个别地呈凹形。
37.根据权利要求36所述的存储器单元，其中所述四边菱形形状的四个边呈圆凹形。
38.一种双晶体管单电容器存储器单元阵列，其包括：
数列数字线及数行存取线，所述数字线包括数个第一交替数字线及数个第二交替数字线，所述第二交替数字线个别位于所述第一交替数字线的紧邻者之间；
数行竖向延伸第一场效晶体管，其使其源极/漏极区域的竖向内源极/漏极区域个别电耦合到所述个别第一交替数字线的一者；数行竖向延伸第二第一场效晶体管，其使其源极/漏极区域的竖向内源极/漏极区域个别电耦合到所述个别第二交替数字线中的一者，所述第一及第二晶体管的沟道是行间交错的，所述数行存取线的个别者可操作地相邻于所述第一及第二晶体管的所述沟道；及
个别电容器，其位于所述第一晶体管中的一者及所述第二晶体管中的一者的个别对上方；所述电容器个别包括：第一导电电容器节点，其电耦合到所述个别对的所述第一晶体管；第二导电电容器节点，其电耦合到所述个别对的所述第二晶体管；
及电容器绝缘体，其位于所述第一电容器节点与所述第二电容器节点之间。
39.根据权利要求38所述的阵列，其中所述电容器排列成2D方形布拉菲晶格。
40.根据权利要求38所述的阵列，其中所述电容器排列成2D矩形布拉菲晶格。
41.根据权利要求38所述的阵列，其中所述第二电容器节点直接位于所述个别对的所述第二晶体管的第一节点上方且直接电耦合到所述第一节点。
42.根据权利要求41所述的阵列，其中所述第二电容器节点直接位于所述个别对的所述第一晶体管的第一节点上方。
43.根据权利要求38所述的阵列，其中所述存取线个别地具有大于所述数字线中的每一者的宽度的最大宽度。
44.根据权利要求38所述的阵列，其中所述数字线具有最小数字线间距，所述存储器单元个别地占据不超过24F2的最大水平面积，其中“F”是a)所述最小数字线间距的一半或b)数字线最大宽度的一者。
45.一种双晶体管单电容器2T-1C存储器单元阵列，所述阵列包括数行存取线及数列数字线，所述阵列包括：
所述列中的个别者包括：a)一个数字线，其个别电耦合到所述阵列内的个别2T-1C存储器单元的一个个别第一晶体管的一个源极/漏极区域且将所述列中的所述第一晶体管互连；或b)另一数字线，其个别电耦合到所述个别2T-1C存储器单元的个别第二晶体管的一个源极/漏极区域且将所述列中的所述第二晶体管互连；
所述行的个别者包括位于所述数字线上方的存取线，所述存取线可操作地延伸于所述第一及第二晶体管的晶体管沟道相邻处且使沿所述行的所述第一及第二晶体管互连；及
所述个别2T-1C存储器单元包括位于所述个别2T-1C存储器单元的所述第一晶体管及所述第二晶体管上方的电容器，所述电容器包括：
第一导电电容器节点，其电耦合到所述个别2T-1C存储器单元的所述第一晶体管；
第二导电电容器节点，其电耦合到所述个别2T-1C存储器单元的所述第二晶体管；
电容器绝缘体，其位于所述第一电容器节点与所述第二电容器节点之间；且
所述第二电容器节点包括：
第一竖向延伸导电支柱，其位于所述第一晶体管的所述第一节点上方；
第二竖向延伸导电支柱，其位于所述第二晶体管的所述第一节点上方；及
导电材料，其位于所述第一及第二支柱的顶上，延伸于所述第一与第二支柱之间，且将所述第一及第二支柱直接电耦合在一起；所述导电材料呈下列的至少一者：a)以相对于所述数列数字线的非90°角纵向伸长；或b)以相对于所述数行存取栅极线的一角度纵向伸长。
46.根据权利要求45所述的阵列，其中所述导电材料以相对于所述数列数字线的非90°角纵向伸长。
47.根据权利要求45所述的阵列，其中所述导电材料以相对于所述数行存取线的一角度纵向伸长。
48.根据权利要求45所述的阵列，其中，
所述导电材料以相对于所述数列数字线的非90°角纵向伸长；且
所述导电材料以相对于所述数行存取线的一角度纵向伸长。
49.根据权利要求45所述的阵列，其中所述第二支柱具有水平横截面呈四边菱形形状的竖向外部分。
50.一种双晶体管单电容器2T-1C存储器单元阵列，所述阵列包括数行存取线及数列数字线，所述阵列包括：
所述列的个别者包括：a)一个数字线，其个别电耦合到所述阵列内的个别2T-1C存储器单元的一个个别第一晶体管的一个源极/漏极区域且将所述列中的所述第一晶体管互连；或b)另一数字线，其个别电耦合到所述个别2T-1C存储器单元的个别第二晶体管的一个源极/漏极区域且将所述列中的所述第二晶体管互连；
所述行的个别者包括位于所述数字线上方的存取线，所述存取线可操作地延伸于所述第一及第二晶体管的晶体管沟道相邻处且使沿所述行的所述第一及第二晶体管互连且具有大于所述一个数字线及所述另一数字线中的每一者的最大宽度的最大宽度；及
所述个别2T-1C存储器单元包括位于所述个别2T-1C存储器单元的所述第一晶体管及所述第二晶体管上方的电容器。
51.根据权利要求50所述的阵列，其中所述最大宽度是所述一个数字线及所述另一数字线中的每一者的最大宽度的至少两倍。
52.根据权利要求51所述的阵列，其中所述最大宽度是所述一个数字线及所述另一数字线中的每一者的最大宽度的至少三倍。
53.根据权利要求52所述的阵列，其中所述最大宽度不超过所述一个数字线及所述另一数字线中的每一者的最大宽度的五倍。
54.根据权利要求50所述的阵列，其中所述数字线具有最小数字线间距，所述存储器单元个别地占据不超过24F2的最大水平面积，其中“F”是a)所述最小数字线间距的一半或b)最大数字线宽度的一者。
55.根据权利要求54所述的阵列，其中所述最大面积不超过20F2。
56.根据权利要求54所述的阵列，其中所述最大面积不超过16F2。
57.根据权利要求54所述的阵列，其中所述最大面积不超过14F2。
58.一种用于制造集成电路的方法，其包括：
形成行间对准的多行支柱开口；
使支柱形成于所述支柱开口的个别者中，所述支柱相对于其中形成所述支柱开口的材料的上表面向外竖向突出；
使掩蔽材料的环在周向上形成于所述个别支柱周围，所述环形成由所述环的四个紧紧包围者界定的个别掩模开口，所述环位于所述行的紧邻者中且位于所述紧邻行中的所述支柱开口的斜向紧邻者之间；
使用所述环及所述支柱作为掩模，同时通过所述掩模开口蚀刻其中形成所述支柱开口的所述材料以在所述紧邻行中形成位于所述斜向紧邻支柱开口之间的个别通孔开口；及
使导电材料形成于所述个别通孔开口中，所述导电材料直接电耦合到操作电路组件，所述操作电路组件形成于紧紧包围所述个别通孔开口的四个所述支柱开口的一者中。
59.根据权利要求58所述的方法，其包括在所述蚀刻之后，移除所述掩蔽材料的所述环及所述支柱中相对于所述上表面竖向向外突出的所有部分。
60.根据权利要求59所述的方法，其包括在于所述通孔开口中形成所述导电材料之后进行至少大部分所述移除。
61.根据权利要求58所述的方法，其包括在所述通孔开口中进行所述导电材料形成及在两个单独的时间间隔开的导电材料沉积步骤中进行所述电耦合。
62.根据权利要求58所述的方法，其中所述电路组件是电容器，且所述方法包括：
形成所述支柱以包括导电材料及所述电容器的电容器绝缘体，且其保留为并入所述电容器的完成电路构造的部分、包括所述导电材料及电容器绝缘体的竖向向外突出的所述支柱的部分。
63.根据权利要求62所述的方法，其中所述电容器包括通过所述电容器绝缘体分离的两个节点，所述节点中的仅一者的所述导电材料相对于所述支柱开口形成于其中的所述材料的所述上表面竖向向外突出。
64.根据权利要求58所述的方法，其中所述环的斜向紧邻处彼此不相切。
65.根据权利要求58所述的方法，其中所述环的斜向紧邻处彼此相切。
66.根据权利要求58所述的方法，其中将所述个别掩模开口形成为水平横截面呈四边菱形形状。
67.根据权利要求58所述的方法，其包括：
形成所述支柱开口形成于其中的所述材料以包括竖向内电介质材料及竖向外材料；且
所述支柱的所述形成包括：
在于所述支柱开口中形成所述支柱之后，移除竖向向内的至少部分所述竖向外材料以形成所述支柱相对于其竖向向外突出的所述上表面。
68.根据权利要求67所述的方法，其中所述竖向外材料包括竖向外材料及具有与所述竖向外材料的组合物不同的组合物的竖向内材料，所述移除包括选择性地相对于所述竖向内材料蚀刻掉全部所述竖向外材料，及形成直接抵靠所述竖向内材料的所述环。
69.根据权利要求58所述的方法，其中所述支柱开口排列成2D方形布拉菲晶格。
70.根据权利要求58所述的方法，其中所述支柱开口排列成2D矩形布拉菲晶格。
71.一种形成双晶体管单电容器存储器单元阵列的方法，其包括：
形成数列数字线；
形成数行的第一竖向延伸场效晶体管及第二竖向延伸场效晶体管，所述数行的第一竖向延伸场效晶体管及第二竖向延伸场效晶体管使其源极/漏极区域的竖向内源极/漏极区域个别电耦合到所述数字线中的个别者，所述第一及第二晶体管包括位于所述数字线上方的数个存取线，所述第一及第二晶体管中的个别者包括包含所述存取线中的个别者的部分的栅极；
形成个别延伸到所述个别第一晶体管的竖向外源极/漏极区域的多个个电容器开口；
使电容器支柱形成于所述电容器开口中的个别者中；所述电容器支柱包括：第一导电电容器节点，其电耦合到所述个别第一晶体管的所述竖向外源极/漏极区域的个别者；第二导电电容器节点；及电容器绝缘体，其位于所述第一电容器节点与第二电容器节点之间；
使其中形成所述电容器开口的材料凹入以导致所述电容器支柱的最上部分相对于其中形成所述电容器开口的所述材料的上表面向外竖向突出；
使掩蔽材料的环在周向上形成于所述电容器支柱的个别者的所述突出部分周围，所述环形成由所述环的四个紧紧包围者界定的个别掩模开口，所述环位于所述行的紧邻者中且位于所述紧邻行中的所述电容器开口的斜向紧邻者之间；
使用所述环及电容器支柱作为掩模，同时通过所述掩模开口蚀刻其中形成所述电容器开口的所述材料以形成到达所述个别第二晶体管的竖向外源极/漏极区域的个别者的个别通孔开口；
从其中形成所述电容器开口的所述材料上方移除所述电容器支柱的所述突出部分及所述环；及
使导电材料形成于所述个别通孔开口中，所述个别通孔开口电耦合到所述个别第二晶体管的所述个别竖向外源极/漏极区域且电耦合到四个紧紧包围的所述电容器支柱中的一者。
72.根据权利要求71所述的方法，其中在于所述通孔开口内形成所述导电材料之后发生至少大部分所述移除。
73.根据权利要求71所述的方法，其包括在所述通孔开口中进行所述导电材料形成及在两个单独的时间间隔开的导电材料沉积步骤中进行所述电耦合。
74.根据权利要求71所述的方法，其中形成所述第一及第二场效晶体管包括穿过所述存取线蚀刻沟道开口，接着用栅极绝缘体及沟道材料填充所述沟道开口。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762445574P | 2017-01-12 | 2017-01-12 | |
| US62/445,574 | 2017-01-12 | ||
| PCT/US2017/068227 WO2018132250A1 (en) | 2017-01-12 | 2017-12-22 | Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110192280A true CN110192280A (zh) | 2019-08-30 |
Family
ID=62783456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201780082921.9A Pending CN110192280A (zh) | 2017-01-12 | 2017-12-22 | 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11211384B2 (zh) |
| CN (1) | CN110192280A (zh) |
| TW (1) | TWI671860B (zh) |
| WO (1) | WO2018132250A1 (zh) |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201830585A (zh) | 2018-08-16 |
| TWI671860B (zh) | 2019-09-11 |
| US11968821B2 (en) | 2024-04-23 |
| US20180197864A1 (en) | 2018-07-12 |
| US20220077149A1 (en) | 2022-03-10 |
| US11211384B2 (en) | 2021-12-28 |
| WO2018132250A1 (en) | 2018-07-19 |
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