JP2005209311A - 半導体記憶装置 - Google Patents

Abstract

【課題】 差動型セルを有する半導体記憶装置において、各ビットセル単体での評価を可能にする。
【解決手段】 通常動作時は、第１および第２のビットセル１０，２０の差分を増幅する差動増幅器３０の出力が、読み出しデータとして出力される。検査モードにおいて、第１の制御信号ＳＣ１が“Ｈ”に設定されたとき、差動増幅器３０の出力が“Ｈ”に固定され、第１のビットセル１０の出力が、ゲート４１，４３を介して読み出される。
【選択図】 図１

Description

本発明は、互いに逆の論理状態を記憶する２個のビットセルを有し、これらビットセル各々の蓄積データの差分を増幅し、読み出しデータとして出力する、いわゆる差動型セルを有する半導体記憶装置に関するものである。

近年、製造プロセスの微細化に伴い、トランジスタ酸化膜の薄膜化がより進んでいる。このため、従来のメモリセルにおいて、ＭＯＳトランジスタのゲート酸化膜にリーク電流等が発生し、これによりデータ保持特性が悪化する、という問題が生じている。そして、メモリセルの蓄積電圧をしきい値と比較してデータ判別を行う方式では、この微細化に伴う信頼性低下を抑えることが困難になっている。

このため、２個のビットセルと差動増幅器とによって構成された，いわゆる差動型セルが、すでに考案されている（例えば特許文献１参照）。すなわち、データ書き込み動作のときは、２個のビットセルに、例えばしきい値電圧の高低等によって、互いに反対の論理状態を示すデータが蓄積される。そして読み出し動作のときは、２個のビットセルの両電位を差動増幅器が読み込み、その差分を増幅して読み出しデータとして出力する。

この差動型セルは、メモリセルの蓄積電圧をしきい値と比較してデータ判別を行う方式と比べて、電荷のリークの影響が少なく、ノイズマージンを大きく取ることができる。したがって、データ保持特性が優れた半導体記憶装置を実現することができる。
特開平３−１２０７５９号公報

しかしながら、従来の構成では、次のような問題がある。

すなわち、差動型セルでは、２個のビットセルの両電位を比較してその差分を増幅するという構成を持つため、２個のビットセルの電位差がたとえ微少であっても、差動増幅器によってその差分が増幅されてデータ出力がなされる。このため、例えば製品出荷前の検査ではデータ出力の良否判定が行われるが、この場合、良否が判定されるのは、差分が増幅された結果得られた読み出しデータについてのみであって、２個のビットセル各々について、特性が評価されるわけではない。

したがって、従来の構成では、メモリセルを最終的にシステムＬＳＩに搭載して出荷するときに、メモリセルの実際のしきい値がどの程度マージンを有しているか、というような評価をすることができない。すなわち、各ビットセル単体のしきい値の実力評価や、各ビットセル単体でのしきい値のマージンチェックが、従来の構成では困難であった。

前記の問題に鑑み、本発明は、差動型セルを有する半導体記憶装置において、各ビットセル単体での評価を可能にすることを課題とする。

前記の課題を解決するために、本発明は、半導体記憶装置として、互いに逆の論理状態を示すデータを蓄積するように構成された第１および第２のビットセルと、前記第１および第２のビットセルの出力を入力とし、その差分を増幅して出力する差動増幅器と、通常動作時において、前記差動増幅器の出力を読み出しデータとして出力する一方、第１の制御信号によって前記第１のビットセルの出力の読み出しを指示されたとき、または、第２の制御信号によって前記第２のビットセルの出力の読み出しを指示されたとき、当該ビットセルの出力を、前記差動増幅器の出力に代えて、選択出力する選択手段とを備えたものである。

本発明によると、通常動作時には、第１および第２のビットセルの差分を増幅する差動増幅器の出力が、読み出しデータとして出力される一方、第１の制御信号によって第１のビットセルの出力の読み出しを指示されたときは、第１のビットセルの出力が読み出され、第２の制御信号によって第２のビットセルの出力の読み出しを指示されたときは、第２のビットセルの出力が読み出される。このため、第１および第２のビットセルについて、それぞれ単体でのデータ読み出しが可能になり、したがって、ビットセル単体での例えばしきい値の実力評価等が、容易に実行することができる。

そして、前記本発明に係る半導体記憶装置における選択手段は、前記第１のビットセルの出力と、前記第１の制御信号とを入力とする第１の２入力ＮＡＮＤゲートと、前記第２のビットセルの出力と、前記第２の制御信号とを入力とする第２の２入力ＮＡＮＤゲートと、前記第１および第２の２入力ＮＡＮＤゲートの出力と、前記差動増幅器の出力とを入力とする３入力ＮＡＮＤゲートと、前記第１または第２の制御信号によって前記第１または第２のビットセルの出力の読み出しを指示されたとき、前記差動増幅器の出力を固定する出力固定手段とを備えたものとするのが好ましい。

さらに、前記出力固定手段は、前記差動増幅器の出力線と、電源線またはグランド線との間に設けられたＭＯＳトランジスタを有し、前記ＭＯＳトランジスタをオン状態にすることによって、前記差動増幅器の出力を固定するのが好ましい。

また、前記本発明に係る半導体記憶装置は、前記第１または第２の制御信号によって前記第１または第２のビットセルの出力の読み出しを指示されたとき、前記差動増幅器を非活性状態に設定する増幅器非活性手段を備えているのが好ましい。

また、前記本発明に係る半導体記憶装置は、読み出し動作時に、前記第１および第２のビットセルに対し、データ読み出し用電流を供給する読み出し制御部を備え、前記読み出し制御部は、前記データ読み出し用電流を供給する際の負荷抵抗が、設定変更可能に構成されているのが好ましい。

これにより、読み出し動作時に、データ読み出し用電流を供給する際の負荷抵抗を、設定変更できるので、着目するビットセルのしきい値のマージンを容易にチェックすることができる。すなわち、負荷抵抗を大きく設定したときは、低しきい値電圧の測定が可能になり、一方、負荷抵抗を小さく設定したときは、高しきい値電圧の測定が可能になる。

さらに、前記読み出し制御部は、複数のＭＯＳトランジスタからなる抵抗部を備え、前記抵抗部は、負荷切替信号に応じて、前記負荷抵抗となるＭＯＳトランジスタの個数を、変更可能に構成されているのが好ましい。

これにより、回路の構成要素をＭＯＳトランジスタに統一することが可能になり、製造プロセスの簡易化を図ることができる。

また、前記読み出し制御部における負荷抵抗は、通常動作時において、設定可能な最大値と最小値との間の値に、設定されているのが好ましい。

また、前記本発明に係る半導体記憶装置における第１および第２のビットセルは、不揮発性メモリであるのが好ましい。

また、前記本発明に係る半導体記憶装置における第１および第２のビットセルは、それぞれ、ゲートを共通にしたフローティングゲート構造を有する第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタは、ソースおよびドレインが接続され、コントロールゲートとして用いられるものであるのが好ましい。

以上のように本発明によると、いわゆる差動型セルを有する半導体記憶装置において、ビットセル単体でのデータ読み出しが可能になり、したがって、ビットセル単体での例えばしきい値の実力評価等を、容易に実行することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置の構成を示す図、図２は図１における差動増幅器の内部構成を示す回路図である。図１において、１０は第１のビットセル、２０は第２のビットセルであり、第１および第２のビットセル１０，２０は互いに逆の論理状態を示すデータを蓄積する。３０は第１および第２のビットセル１０，２０の出力を入力Ｉ１，Ｉ２とし、その差分を増幅して出力する差動増幅器である。

ここで、第１および第２のビットセル１０，２０は、電荷を蓄積する共通フローティングゲートを有する２個のＭＯＳトランジスタを有する構成となっている。すなわち、第１のビットセル１０は、ゲートを共通にしたフローティングゲート構造を有する第１および第２のＭＯＳトランジスタ１１，１２を備え、第１のＭＯＳトランジスタ１１は、ソースとドレインとが接続され、コントロールゲート１６として用いられている。第２のビットセル２０も同様に、ゲートを共通にしたフローティングゲート構造を有する第１および第２のＭＯＳトランジスタ２１，２２を備えている。また１３，２３は、ゲートがコントロールゲート１６，２６と接続され、ソースが第２のＭＯＳトランジスタ１２，２２のドレインと接続され、ドレインが差動増幅器３０の入力に接続されたＮＭＯＳトランジスタである。

また、１４，２４は読み出し制御信号ＳＲＣを受けて、第１および第２のビットセル１０，２０のデータ読み出しを制御する負荷トランジスタ、１５，２５は書き込み制御信号ＳＷＣ１，ＳＷＣ２を受けて、第１および第２のビットセル１０，２０のデータ書き込みを制御するスイッチトランジスタである。負荷トランジスタ１４，２４はデータ読み出し時に第１および第２のビットセル１０，２０に電流を供給する。スイッチトランジスタ１５，２５はデータ書き込み時に第１および第２のビットセル１０，２０を流れる電流をオンオフ制御する。

４１は第１のビットセル１０の出力と第１の制御信号ＳＣ１とを入力とする第１の２入力ＮＡＮＤゲート、４２は第２のビットセル２０の出力と第２の制御信号ＳＣ２とを入力とする第２の２入力ＮＡＮＤゲート、４３は第１および第２の２入力ＮＡＮＤゲート４１，４２の出力と、差動増幅器３０の出力とを入力とする３入力ＮＡＮＤゲートである。第１および第２の制御信号ＳＣ１，ＳＣ２は、ともに、“Ｈ”のとき、第１および第２のビットセル１０，２０の出力の読み出しを指示するものとする。また、４４は第１および第２の制御信号ＳＣ１，ＳＣ２を入力とするＮＯＲゲートである。

また図２において、ＮＭＯＳトランジスタ３１，３２およびＰＭＯＳトランジスタ３３，３４によって、差動増幅器３０の主要部が構成されている。そして、出力固定手段としてのＰＭＯＳトランジスタ３５、および増幅器非活性手段としてのＮＭＯＳトランジスタ３６が、設けられている。第１および第２の２入力ＮＡＮＤゲート４１，４２、３入力ＮＡＮＤゲート４３、ＮＯＲゲート４４，および出力固定手段としてのＰＭＯＳトランジスタ３５によって、本発明に係る選択手段が構成されている。

ＰＭＯＳトランジスタ３５は差動増幅器３０の出力線と電源線との間に設けられており、ＮＯＲゲート４４の出力をゲートに受けている。すなわち、第１および第２の制御信号ＳＣ１，ＳＣ２のうち少なくともいずれか一方が“Ｈ”のとき、ＮＯＲゲート４４の出力は“Ｌ”になるため、ＰＭＯＳトランジスタ３５はオン状態になる。これにより、差動増幅器３０の出力ＯＵＴは“Ｈ”に固定される。なお、差動増幅器３０の出力線とグランド線との間にＭＯＳトランジスタを設けて、ＭＯＳトランジスタをオン状態にすることによって、差動増幅器３０の出力ＯＵＴを“Ｌ”に固定するようにしてもよい。

ＮＭＯＳトランジスタ３６は差動増幅器３０の定電流源を制御する。すなわち、第１および第２の制御信号ＳＣ１，ＳＣ２のうち少なくともいずれか一方が“Ｈ”のとき、ＮＯＲゲート４４の出力は“Ｌ”になるため、ＮＭＯＳトランジスタ３６はオフ状態になる。これにより、差動増幅器３０は非活性（Disable）状態に設定される。

図１および図２のように構成された半導体記憶装置について、その動作を説明する。

まず、データの書き込み動作は、次のように行う。まず、書き込み制御信号ＳＷＣ１，ＳＷＣ２のいずれか一方を“Ｈ”にして、スイッチトランジスタ１５，２５のいずれかをオン状態にする。ここでは、スイッチトランジスタ１５をオン状態にするものとする。そして、コントロールゲート１６，２６およびソース線１７，２７に高電圧を印加する。

このとき、ＮＭＯＳトランジスタ１３はオン状態になり、第１のビットセル１０は通電する。この結果、チャネルホットエレクトロンが発生し、フローティングゲート１８に達する。電荷が蓄積されることによって、高しきい値電圧になり、論理データ“１”を記憶する。

一方、ＮＭＯＳトランジスタ２５はオン状態にならず、第２のビットセル２０では、チャネルホットエレクトロンが発生しない。このため、電荷がフローティングゲート２８に蓄えられることはなく、低しきい値電圧のまま、論理データ“０”を記憶する。

データの読み出し動作のときは、読み出し制御信号ＳＲＣを“Ｌ”に設定して、負荷トランジスタ１４，２４をともにオン状態にする。また書き込み制御信号ＳＷＣ１，ＳＷＣ２も“Ｌ”に設定して、トランジスタ１５，２５をオフ状態にする。この結果、第１および第２のビットセル１０，２０にともに電流が流れる。ここで、コントロールゲート１６，２６に電圧を印加するとともに、ソース線１７，２７を０Ｖにする。このとき、フローティングゲート１８に電荷がある第１のビットセル１０では、しきい値が低くなり、ＮＭＯＳトランジスタ１２はオフ状態のままである。一方、フローティングゲート２８に電荷がない第２のビットセル２０では、フローティングゲート２８の電圧がＮＭＯＳトランジスタ２２のしきい値を超えるため、ＮＭＯＳトランジスタ２２はオン状態になる。これにより、電荷がある状態とない状態とが区別され、第１および第２のビットセル１０，２０から、互いに逆の論理データが読み出される。

そして、通常の読み出し動作の場合、第１および第２の制御信号ＳＣ１，ＳＣ２をともに“Ｌ”に設定しておく。このとき、第１および第２の２入力ＮＡＮＤゲート４１，４２の出力は、第１および第２のビットセル１０，２０の出力にかかわらず、ともに“Ｈ”に固定される。また、ＮＯＲゲート４４の出力は“Ｈ”になるため、ＮＭＯＳトランジスタ３６はオン状態になり、差動増幅器３０は活性（Enable）状態になる。

差動増幅器３０は、互いに逆の論理データを記憶した第１および第２のビットセル１０，２０の出力の差分を増幅して出力する。差動増幅器３０の出力を受けた３入力ＮＡＮＤゲート４３は、第１および第２の２入力ＮＡＮＤゲート４１，４２の出力がともに“Ｈ”なので、差動増幅器３０の出力をそのまま読み出しデータとして出力する。すなわち、従来と同様のデータ読み出しが行われる。

次に、検査モードにおける動作について説明する。ここでは、第１のビットセル１０に正側の論理が記憶され、第２のビットセル２０に負側の論理が記憶されているものとする。そして、第１のビットセル１０の出力の読み出しを指示すべく、第１の制御信号ＳＣ１を“Ｈ”に設定する。第２の制御信号ＳＣ２は“Ｌ”のままにする。

このとき、第１の２入力ＮＡＮＤゲート４１は、第１のビットセル１０の出力をそのまま出力する。一方、第２の２入力ＮＡＮＤゲート４２の出力は“Ｈ”に固定される。また、ＮＯＲゲート４４の出力は“Ｌ”になるので、ＰＭＯＳトランジスタ３５はオン状態になり、差動増幅器３０の出力ＯＵＴは“Ｈ”に固定される。さらに、ＮＭＯＳトランジスタ３６はオフ状態になり、差動増幅器３０は非活性（Disable）状態になる。

差動増幅器３０および第２の２入力ＮＡＮＤゲート４２の出力がともに“Ｈ”に固定されるので、３入力ＮＡＮＤゲート４３は、第１の２入力ＮＡＮＤゲート４１の出力すなわち第１のビットセル１０の出力を、そのまま出力する。すなわち、第１のビットセル１０のデータが、読み出される。

同様に、第２の制御信号ＳＣ２を“Ｈ”に設定し、第１の制御信号ＳＣ１を“Ｌ”に設定することによって、第１の２入力ＮＡＮＤゲート４１の出力は“Ｈ”に固定される一方、第２の２入力ＮＡＮＤゲート４２から第２のビットセル２０の出力がそのまま出力される。これにより、３入力ＮＡＮＤゲート４３は、第２の２入力ＮＡＮＤゲート４２の出力すなわち第２のビットセル２０の出力を、そのまま出力する。すなわち、第２のビットセル２０のデータが、読み出される。

以上のように本実施形態によると、第１および第２のビットセル１０，２０のデータを、単独で、読み出すことができる。

なお、本発明に係る選択手段は、本実施形態で示したものに限られるものではなく、様々な構成が考えられる。例えば、第１および第２のビットセル１０，２０の出力と、差動増幅器３０の出力とを入力とする３入力のセレクタを、選択手段として設けてもよい。

また、検査モードにおいて、ソース線１７を０Ｖにした状態で、コントロールゲート１６を高電圧から下げていくと、３入力ＮＡＮＤゲート４３の出力が“Ｈ”から“Ｌ”に切り替わる。この切り替わりが生じるときのコントロールゲート１６の電圧から、第１のビットセル１０のしきい値を判断することができる。

（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体記憶装置の構成を示す図であり、図１と共通の構成要素には図１と同一の符号を付している。図３において、複数のＭＯＳトランジスタ５１，５２，５３，５４からなる第１の抵抗部５０と、複数のＭＯＳトランジスタ６１，６２，６３，６４からなる第２の抵抗部６０とが、設けられている。第１および第２の抵抗部５０，６０と負荷トランジスタ１４，２４とによって、読み出し制御部が構成されている。

第１および第２の抵抗部５０，６０は、データ読み出し用電流を供給する際の負荷抵抗となるＭＯＳトランジスタの個数を、負荷切替信号ＳＬＣ１〜ＳＬＣ４に応じて、変更可能に構成されている。すなわち、読み出し制御部は、データ読み出し用電流を供給する際の負荷抵抗が、設定変更可能に構成されている。また、各ＭＯＳトランジスタ５１〜５４，６１〜６４のゲート長をそれぞれＧＬ５１〜５４、ＧＬ６１〜６４とすると、ここでは、次のような関係が成り立っているものとする。

ＧＬ５３＝ＧＬ５４＜ＧＬ５１＜ＧＬ５２
ＧＬ６３＝ＧＬ６４＜ＧＬ６１＜ＧＬ６２
図３の半導体記憶装置の動作について、説明する。

通常の読み出し動作の場合は、負荷切替信号ＳＬＣ１を“Ｈ”に、負荷切替信号ＳＬＣ２を“Ｌ”に設定する。これにより、ＭＯＳトランジスタ５３がオフ状態になるとともに、ＭＯＳトランジスタ５４がオン状態になる。この結果、ＭＯＳトランジスタ５２，５４が並列接続となり、第１の抵抗部５０における負荷抵抗は、ＭＯＳトランジスタ５１と、並列接続されたＭＯＳトランジスタ５２，５４とを直列接続した分に相当することになる。同様に、第２の抵抗部６０についても、負荷切替信号ＳＬＣ３を“Ｈ”に、負荷切替信号ＳＬＣ４を“Ｌ”に設定することによって、その負荷抵抗は、ＭＯＳトランジスタ６１と、並列接続されたＭＯＳトランジスタ６２，６４とを直列接続した分に相当することになる。

なお、第１の抵抗部５０において、負荷切替信号ＳＬＣ１，ＳＬＣ２をともに“Ｈ”に設定したとき、その負荷抵抗は、ＭＯＳトランジスタ５１とＭＯＳトランジスタ５２とを直列接続した分に相当することになり、最大となる。一方、負荷切替信号ＳＬＣ１，ＳＬＣ２をともに“Ｌ”に設定したとき、その負荷抵抗は、並列接続されたＭＯＳトランジスタ５１，５３と、並列接続されたＭＯＳトランジスタ５２，５４とを直列接続した分に相当することになり、最小となる。すなわち、本実施形態では、通常動作時において、読み出し制御部における負荷抵抗が、設定可能な最大値と最小値との間の値に、設定されている。

そして、他の動作は、第１の実施形態と同様である。

次に、検査モードにおける動作について説明する。このときの動作も、基本的には第１の実施形態と同様である。ただし、本実施形態では、データ読み出し用電流を供給する際の負荷抵抗を変えることによって、各ビットセル１０，２０のしきい値のマージンを容易にチェックすることができる。

例えば、負荷切替信号ＳＬＣ１，ＳＬＣ２をともに“Ｈ”に設定すると、第１の抵抗部５０における負荷抵抗はＭＯＳトランジスタ５１，５２の直列分となり、最も高くなる。すなわち、電流負荷を増大させた状態で、第１のビットセル１０の読み出しをチェックできる。これにより、低しきい値電圧の測定が可能になる。一方、負荷切替信号ＳＬＣ１，ＳＬＣ２をともに“Ｌ”に設定すると、第１の抵抗部５０における負荷抵抗はＭＯＳトランジスタ５１，５３の並列分とＭＯＳトランジスタ５２，５４の並列分との直列接続分となり、ＭＯＳトランジスタ５３，５４はＭＯＳ５１，５２よりもゲート長が短いので、最も小さくなる。すなわち、電流負荷を軽減させた状態で、第１のビットセル１０の読み出しをチェックできる。これにより、高しきい値電圧の測定が可能になる。

以上のように本実施形態によると、読み出し動作時の電流負荷が可変な構成にすることによって、検査モードにおいて、電流負荷を増減させて、ビットセル単体でデータ読み出しを行うことができる。これにより、ビットセルのしきい値のマージンを容易にチェックできるので、動作の安定したチップを製品として供給することが可能になる。

なお、本実施形態では、読み出し制御部の抵抗部が、ＭＯＳトランジスタによって構成されているものとしたが、本発明はこれに限られるものではない。ただし、ＭＯＳトランジスタによって構成することによって、回路の構成要素をＭＯＳトランジスタに統一することが可能になり、製造プロセスの簡易化を図ることができる。

なお、上述の実施形態では、電荷を蓄積する共通フローティングゲートを有する２個のＭＯＳトランジスタを含むビットセルを例にとって説明したが、本発明はこれに限られるものではなく、例えば、積層ゲート構造の不揮発性のビットセルを用いても、同様に実現することができる。

本発明に係る半導体記憶装置では、差動型セルを構成する２個のビットセルを、それぞれ単体で、評価することができるので、より信頼性の高い製品を供給することが可能になる。

本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である、 図１における差動増幅器の回路図である。 本発明の第２の実施形態に係る半導体記憶装置の構成を示す図である。

符号の説明

１０ 第１のビットセル
１１ ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
１２ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
２０ 第２のビットセル
２１ ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
２２ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
３０ 差動増幅器
３５ ＰＭＯＳトランジスタ（出力固定手段）
３６ ＮＭＯＳトランジスタ（増幅器非活性手段）
４１ 第１の２入力ＮＡＮＤゲート
４２ 第２の２入力ＮＡＮＤゲート
４３ ３入力ＮＡＮＤゲート
４４ ２入力ＮＯＲゲート
５０ 第１の抵抗部
５１〜５４ ＰＭＯＳトランジスタ
６０ 第２の抵抗部
６１〜６４ ＰＭＯＳトランジスタ
ＳＣ１ 第１の制御信号
ＳＣ２ 第２の制御信号
ＳＬＣ１〜ＳＬＣ４ 負荷切替信号

Claims (9)

1. 互いに逆の論理状態を示すデータを蓄積するように構成された第１および第２のビットセルと、
   前記第１および第２のビットセルの出力を入力とし、その差分を増幅して出力する差動増幅器と、
   通常動作時において、前記差動増幅器の出力を読み出しデータとして出力する一方、第１の制御信号によって前記第１のビットセルの出力の読み出しを指示されたとき、または、第２の制御信号によって前記第２のビットセルの出力の読み出しを指示されたとき、当該ビットセルの出力を、前記差動増幅器の出力に代えて、選択出力する選択手段とを備えた
   ことを特徴とする半導体記憶装置。
2. 請求項１において、
   前記選択手段は、
   前記第１のビットセルの出力と、前記第１の制御信号とを入力とする第１の２入力ＮＡＮＤゲートと、
   前記第２のビットセルの出力と、前記第２の制御信号とを入力とする第２の２入力ＮＡＮＤゲートと、
   前記第１および第２の２入力ＮＡＮＤゲートの出力と、前記差動増幅器の出力とを入力とする３入力ＮＡＮＤゲートと、
   前記第１または第２の制御信号によって前記第１または第２のビットセルの出力の読み出しを指示されたとき、前記差動増幅器の出力を固定する出力固定手段とを備えたものである
   ことを特徴とする半導体記憶装置。
3. 請求項２において、
   前記出力固定手段は、
   前記差動増幅器の出力線と、電源線またはグランド線との間に設けられたＭＯＳトランジスタを有し、前記ＭＯＳトランジスタをオン状態にすることによって、前記差動増幅器の出力を固定する
   ことを特徴とする半導体記憶装置。
4. 請求項１において、
   前記第１または第２の制御信号によって前記第１または第２のビットセルの出力の読み出しを指示されたとき、前記差動増幅器を非活性状態に設定する増幅器非活性手段を備えた
   ことを特徴とする半導体記憶装置。
5. 請求項１において、
   読み出し動作時に、前記第１および第２のビットセルに対し、データ読み出し用電流を供給する読み出し制御部を備え、
   前記読み出し制御部は、前記データ読み出し用電流を供給する際の負荷抵抗が、設定変更可能に構成されている
   ことを特徴とする半導体記憶装置。
6. 請求項５において、
   前記読み出し制御部は、複数のＭＯＳトランジスタからなる抵抗部を備え、
   前記抵抗部は、負荷切替信号に応じて、前記負荷抵抗となるＭＯＳトランジスタの個数を、変更可能に構成されている
   ことを特徴とする半導体記憶装置。
7. 請求項５において、
   通常動作時において、前記読み出し制御部における負荷抵抗は、設定可能な最大値と最小値との間の値に、設定されている
   ことを特徴とする半導体記憶装置。
8. 請求項１において、
   前記第１および第２のビットセルは、不揮発性メモリである
   ことを特徴とする半導体記憶装置。
9. 請求項１において、
   前記第１および第２のビットセルは、それぞれ、
   ゲートを共通にしたフローティングゲート構造を有する第１および第２のＭＯＳトランジスタを備え、
   前記第１のＭＯＳトランジスタは、ソースおよびドレインが、共通に接続され、コントロールゲートとして用いられる
   ことを特徴とする半導体記憶装置。

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