DE3928902C2 - Halbleiterspeicher und Verfahren zum Betreiben desselben und Verwendung desselben in einem Video-RAM - Google Patents

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher, ein Verfahren zu dessen Betreiben und eine Verwendung des Halbleiterspeichers in einem Video-RAM.

Aus der US 4 758 995 ist ein Halbleiterspeicher mit einem Speicherfeld mit einer Mehrzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind, einer inneren Adreßerzeugungsvorrichtung, die auf ein von außen angelegtes Adreßsignal anspricht, um ein inneres Spaltenadreßsignal zu erzeugen, einer ersten Auswahlvorrichtung, die auf das innere Spaltenadreßsignal anspricht, um ein Auswahlsignal zu erzeugen, das gleichzeitig eine Mehrzahl von Spalten in dem Speicherzellenfeld auswählt, einer zweiten Auswahlvorrichtung zum sequentiellen Auswählen der Mehrzahl von Spalten, einer Schreibvorrichtung zum Anlegen einer Information von außen an die durch die zweite Auswahlvorrichtung jeweils ausgewählte Spalte bekannt. Weiterhin ist aus der Druckschrift ein Verfahren zum Betreiben eines Halbleiterspeichers mit einem Speicherfeld, das eine Mehrzahl von Speicherzellen aufweist, die in Reihen und Spalten angeordnet sind mit den Schritten des Erzeugens eines inneren Spaltenadreßsignals in Reaktion auf ein von außen angelegtes Adreßsignal, des Erzeugens eines Auswahlsignals zum gleichzeitigen Auswählen einer Mehrzahl von Spalten in dem Speicherzellenfeld in Reaktion auf das innere Spaltenadreßsignal, des sequentiellen Auswählens der Mehrzahl von Spalten, und des Anlegens einer Information von außen an die jeweils ausgewählte Spalte bekannt.

Ein üblicher dynamischer Schreib-Lese-Speicher (nachfolgend als DRAM bezeichnet) beinhaltet ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind. Beim Lesen oder Schreiben von Daten wird eine Reihe des Speicherzellenfeldes in Reaktion auf ein von außen angelegtes Reihenadreßsignal ausgewählt, wobei eine Spalte des Speicherzellenfeldes in Reaktion auf ein Spaltenadreßsignal ausgewählt wird, das von außen angelegt wird. Daten werden in eine Speicherzelle geschrieben, die am Schnittpunkt der ausgewählten Reihe und Spalte liegt, oder aus selbiger ausgelesen.

In einem DRAM, welcher ein doppeltes Adreßsignal aus einer Reihenadreßsignal und einem Spaltenadreßsignal empfängt, wird ein von außen angelegtes Reihenadreßabtastsignal aktiviert, so daß das Reihenadreßsignal angenommen wird, und ein von außen angelegtes Spaltenadreßabtastsignal aktiviert, so daß das Spaltenadreßsignal angenommen oder übernommen wird.

Ferner wird eine "Nibble"-Betriebsart eingesetzt, um bei einem DRAM eine höhere Betriebsgeschwindigkeit zu erzielen. Bei der "Nibble"-Betriebsart wird das Schreiben oder Lesen von Daten derart ausgeführt, daß nach einmaligem Aktivieren des Reihenadreßabtastsignales und des Spaltenadreßabtastsignales (oder des Schaltens auf niedrigen Pegel) nur das Spaltenadreßabtastsignal in einen aktiven Zustand (niedrigen Pegel) oder in einen inaktiven Zustand (hohen Pegel) wiederholt geschaltet wird. Da mit anderen Worten in der "Nibble"-Betriebsart die Schreiboperation oder Leseoperation der Daten unter Bezug auf die Zeit ausgeführt wird, bei der das Spaltenadreßabtastsignal in dem aktiven Zustand als Startpunkt geschaltet ist, ist es möglich, eine höhere Betriebsgeschwindigkeit als bei einer allgemeinen Leseoperation bezüglich der Zeit, bei der das Reihenadreßabtastsignal in den aktiven Zustand als Startpunkt geschaltet ist, zu erzielen.

Eine "Nibble"-Betriebsweise eines üblichen DRAM wird nachfolgend unter Bezugnahme auf die Zeitdiagramme der Fig. 10 und 11 beschrieben. Die "Nibble"-Betriebsarten sind beispielsweise in der japanischen Patentveröffentlichung 18837/1986 und in der US-PS 43 44 156 beschrieben.

Wie in den Fig. 10 und 11 gezeigt ist, geht das Reihenadreßabtastsignal vom hohen Pegel zu dem niedrigeren Pegel über, so daß der Betrieb des DRAM aktiviert wird. Gleichzeitig übernimmt der DRAM lediglich ein Reihenadreßsignal von dem doppelten Adreßsignal. Als Ergebnis wird die entsprechende Reihenadresse (Xn) des Speicherzellenfeldes ausgewählt. Wenn sich das doppelte Adreßsignal zu einem Spaltenadreßsignal ändert, wird die entsprechende Spaltenadresse (Yn) des Speicherfeldes in Reaktion auf das Spaltenadreßsignal ausgewählt.

Es sei angenommen, daß zu diesem Zeitpunkt die Schreibbetriebsweise durch ein Lese/Schreib-Auswahlsignal ausgewählt wird, und daß eine an dem Schnittpunkt (Xn, Yn) liegende Speicherzelle der in der obigen Art ausgewählten Reihen- und Spaltenadressen ausgewählt ist, und daß gleichzeitig die Speicherzellen der Adressen (Xn, Yn + 1), (Xn, Yn + 2) und (Xn, Yn + 3) der gleichen Reihe ausgewählt sind.

Wenn gemäß Fig. 10 das Spaltenadreßabtastsignal seinerseits von dem hohen Pegel auf den niedrigen Pegel übergeht, werden Eingangsdaten DIN in eine der vier Speicherzellen eingeschrieben, die der Adresse (Xn, Yn) entspricht. Während das Reihenadreßabtastsignal in einem aktiven Zustand (niedriger Pegel) gehalten wird, wird das Spaltenadreßabtastsignal einmal in einen inaktiven Zustand (hoher Pegel) und dann erneut in einen aktiven Zustand geschaltet, so daß die Eingangsdaten DIN in eine Speicherzelle entsprechend der Adresse (Xn, Yn + 1) eingeschrieben werden. In ähnlicher Weise wird, während das Reihenadreßabtastsignal in dem aktiven Zustand gehalten wird, der Betrieb des Umschaltens des Spaltenadreßabtastsignales von dem inaktiven Zustand in den aktiven Zustand abwechselnd wiederholt, so daß die Daten der Reihe nach in Speicherzellen entsprechend den Adressen (Xn, Yn + 2) und (Xn, Yn + 3) eingeschrieben werden.

Daher werden die Eingangsdaten während einer Zykluszeit tNC des Spaltenadreßabtastsignales bezüglich der zweiten und weiterer folgender Abfälle desselben eingeschrieben, so daß eine höhere Schreibgeschwindigkeit als in dem Fall erzielt wird, bei dem das Schreiben während einer Zykluszeit tWC des Reihenadreßabtastsignales ausgeführt wird. Die Produkte, die gegenwärtig für die praktische Anwendung angeboten werden, haben ein Verhältnis zwischen der Zeit tWC und der Zeit tNC von ungefähr 4 : 1, so daß die Schreibgeschwindigkeit für die zweiten und weiteren Daten viermal so hoch ist wie diejenige für die ersten Daten.

Ferner sei angenommen, daß die Lesebetriebsweise durch das Lese/Schreib-Auswahlsignal ausgewählt ist. Die Daten in dem Speicherfeld am Schnitt (Xn, Yn) der ausgewählten Reihenadresse werden, wie oben beschrieben wurde, in eine von vier Ausgangsgatterhalteschaltungen (nicht gezeigt) aufgenommen. Gleichzeitig werden die Daten in den Speicherzellen bei den Adressen (Xn, Yn + 1), (Xn, Yn + 2) und (Xn, Yn + 3) der gleichen Reihe durch die restlichen drei Ausgangsgatterhalteschaltungen übernommen.

Wenn das Spaltenadreßabtastsignal seinerseits von dem hohen Pegel zu dem niedrigen Pegel übergeht, wird eine der vier Daten, welche durch die vier Ausgangsgatterhalteschaltungen übernommen wurden und welche der Adresse (Xn, Yn) entsprechen, an der Ausgangsklemme als Ausgangsdaten DOUT ausgelesen. Diese Daten werden ausgelesen, wenn die Zeitdauer tRAC seit dem Übergang des Reihenadreßabtastsignales verstrichen ist und ebenfalls, wenn die Zeitdauer tCAC von dem Übergang des Spaltenadreßabtastsignales verstrichen ist.

Während ferner das Reihenadreßabtastsignal in einem aktiven Zustand (niedriger Pegel) gehalten wird, wird das Spaltenadreßabtastsignal einmal in einen inaktiven Zustand (hoher Pegel) geschaltet und erneut in einen aktiven Zustand geschaltet, so daß eine der Daten, die durch die Ausgangshalteschaltungen übernommen wurden, welche die Adresse (Xn, Yn + 1) entspricht, an der Ausgangsklemme als Ausgangsdaten DOUT ausgelesen wird. In ähnlicher Weise wird, während das Reihenadreßabtastsignal in dem aktiven Zustand gehalten wird, die Betriebsweise des abwechselnden Umschaltens des Spaltenadreßabtastsignales in einem inaktiven Zustand und in einem aktiven Zustand wiederholt, so daß Daten entsprechend der Adressen (Xn, Yn + 2) und (Xn, Yn + 3) der Reihe nach aus Ausgangsdaten DOUT ausgelesen werden.

Daher werden die Ausgangsdaten von den Ausgangshalteschaltungen bei dem zweiten Abfall bei weiteren, nachfolgenden Abfällen des Spaltenadreßabtastsignales ausgelesen, was in einer reduzierten Lesezeit tCAC resultiert. Diejenigen Produkte, die gegenwärtig für die praktische Anwendung angeboten werden, haben ein Verhältnis der Zeit tRAC und der Zeit tCAC von ungefähr 4 : 1, so daß die Lesegeschwindigkeit für die zweiten bis vierten Daten viermal so schnell ist wie diejenige für die ersten Daten.

Wie erläutert wurde, werden bei der üblichen "Nibble"-Betriebsart eines DRAM lediglich drei Bit-Daten der vier Bit-Daten bei höherer Geschwindigkeit geschrieben oder ausgelesen. Um die Anzahl der mit höherer Geschwindigkeit geschriebenen Daten zu erhöhen, mag es wirksam sein, die Anzahl der Speicherzellen zu erhöhen, die zuerst gleichzeitig ausgewählt werden, und gleichfalls die Anzahl der Daten-Eingangs/Ausgangs-Leitungspaare zu erhöhen, die mit diesen verbunden sind. Ebenfalls kann zur Erhöhung der Anzahl der Datenauslesevorgänge mit hoher Geschwindigkeit die Anzahl der Ausgangshalteschaltungen erhöht werden. Jedoch nehmen die Ausgangshalteschaltung und die Dateneingangs/ Ausgangs-Leitungspaare eine relativ große Fläche ein, so daß ein Problem der vergrößerten Fläche des integrierten Schaltungschips entsteht, womit entsprechend erhöhte Kosten einhergehen.

Im Hinblick auf diesen Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, einen Halbleiterspeicher und ein Verfahren zum Betreiben desselben der eingangs genannten Art so weiter zu bilden und die Verwendung des Halbleiterspeichers in einem Video-RAM so vorzusehen, daß die Datenlese/ oder Schreib-Geschwindigkeit erhöht wird, ohne daß der Halbleiterspeicher einen vergrößerten Raumbedarf hat.

Diese Aufgabe wird erfindungsgemäß durch einen Halbleiterspeicher nach den Patentansprüchen 1 oder 2, durch ein Verfahren zum Betreiben desselben nach den Patentansprüchen 14 und 17 sowie durch Verwenden des Halbleiterspeichers in einem Video-RAM nach Anspruch 12 gelöst.

Ein besonderer Vorteil der vorliegenden Erfindung liegt in der Schaffung eines mit höherer Betriebsgeschwindigkeit arbeitenden Halbleiterspeichers mit Schreib-Lesespeicher und einem seriell zugreifbaren Speicher ohne erhöhten Raumbedarf.

Während bei einem Halbleiterspeicher nach Anspruch 1 eine Mehrzahl von Spalten, die durch ein Auswahlsignal, das durch die Haltevorrichtung gehalten wird, der Reihe nach durch die zweite Auswahlvorrichtung ausgewählt werden, wird das darauffolgende innere Spaltenadreßsignal, das durch den inneren Adreßgenerator erzeugt wird, an die erste Auswahlvorrichtung angelegt. Daher wird die Auswahloperation durch die erste Auswahlvorrichtung während der Operation der zweiten Auswahlvorrichtung durchgeführt. Als Ergebnis hiervon wird keine spezielle Zeit für die Auswahloperation durch die erste Auswahlvorrichtung benötigt, so daß eine höhere Geschwindigkeit der Schreib-Betriebsweise erzielt werden kann.

Während bei einem Halbleiterspeicher nach Anspruch 2 eine Mehrzahl von Informationsteilen durch Haltevorrichtungen gehalten werden, die der Reihe nach durch die zweite Auswahlvorrichtung ausgewählt werden, wird das nachfolgende innere Spaltenadreßsignal, das durch den inneren Adreßgenerator erzeugt wird, an die erste Auswahlvorrichtung angelegt. Mit anderen Worten werden während der Operation der zweiten Auswahlvorrichtung eine Mehrzahl von Informationsteilen, die der Reihe nach aus dem Speicherzellenfeld ausgelesen werden sollen, durch die erste Auswahlvorrichtung ausgewählt. Als Ergebnis hiervon wird keine besondere Zeit für die Auswahloperation durch die erste Auswahlvorrichtung benötigt, so daß eine höhere Geschwindigkeit während der Lese-Betriebsweise erzielt wird.

Weiterbildungen der Erfindung sind in den Unteransprüchen gegeben.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm der Struktur eines DRAM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 2 ein Schaltungsdiagramm einer Struktur eines Speicherzellenfeldes, einen (Leseverstärker- und Eingangs/Ausgangs-Schalter-)Block sowie einen Y-Dekoder gemäß Fig. 1;

Fig. 3 ein Schaltungsdiagramm einer Struktur einer Auswahlschaltung, eines Eingangspuffers, eines Y-Dekoders und eines Schieberegisters gemäß Fig. 1;

Fig. 4 ein Schaltungsdiagramm einer Struktur eines Eingangs/Ausgangs-Verstärkers, einer Ausgangshalteschaltung, einer Auswahlschaltung und eines Ausgangspuffers gemäß Fig. 1;

Fig. 5 ein Schaltungsdiagramm einer Struktur eines Y-Adreßpuffers und eines Binärzählers gemäß Fig. 1;

Fig. 6 ein zeitliches Diagramm zum Erläutern der Schreib-Betriebsweise des DRAM gemäß den Fig. 1 bis 5;

Fig. 7 ein zeitliches Diagramm zum Erläutern der Lese- Betriebsweise des DRAM gemäß den Fig. 1 bis 5;

Fig. 8 ein Blockdiagramm einer Struktur eines Video-RAM gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 9 ein Schaltungsdiagramm des Hauptteiles der Struktur des Video-RAM gemäß Fig. 8;

Fig. 10 ein zeitliches Diagramm zum Erläutern der Schreib-Operation eines üblichen DRAM in einer sogenannten "Nibble"-Betriebsart; und

Fig. 11 ein Zeitdiagramm zum Erläutern der Lese-Betriebsweise eines üblichen DRAM in der "Nibble"-Betriebsart.

Wie in Fig. 1 zu sehen ist, sind eine Mehrzahl von Speicherzellen zum Speichern von Daten in K Reihen und L Spalten in einem Speicherzellenfeld 1 angeordnet. Jede Speicherzelle speichert ein Datum (Information). Ein X-Adreßpuffer 2 empfängt ein von außen angelegtes Adreßsignal zum Erzeugen eines inneren Reihenadreßsignales zu einem vorgegebenen Zeitpunkt. Ein Y-Adreßpuffer 3 empfängt ein von außen angelegtes Adreßsignal zum Erzeugen eines inneren Spaltenadreßsignales zu einem vorgegebenen Zeitpunkt. Ein X-Dekoder 4 dekodiert das innere Reihenadreßsignal von dem X-Adreßpuffer 2 zum Auswählen der entsprechenden Reihe innerhalb des Speicherzellenfeldes 1. Ein Y-Dekoder 5 dekodiert das innere Spaltenadreßsignal von dem Y-Adreßpuffer 3 zum Auswählen der vier entsprechenden Spalten in dem Speicherzellenfeld 1.

Ein (Leseverstärker und Eingangs/Ausgangs-Schalter-)Block 6, der nachfolgend lediglich als Block 6 bezeichnet wird, liest und verstärkt die durch die Mehrzahl von Speicherzellen der durch den X-Dekoder 4 ausgewählten Reihe ausgelesenen Daten und erzeugt ausgangsseitig vier Daten entsprechend der vier Spalten, die durch den Y-Dekoder ausgewählt sind. Zusätzlich schreibt der Block 6 Daten in die ausgewählten Spalten. Ein I/O-Verstärker 7 umfaßt vier Verstärkerschaltungen und verstärkt vier durch den Block 6 ausgelesene Daten. Eine Ausgangshalteschaltung 8 umfaßt vier Halteschaltungen und hält vier Daten, welche durch den I/O- Verstärker 7 ausgangsseitig erzeugt werden. Eine Auswahlschaltung 9a wählt eine der vier Daten aus, welche durch die Ausgangshalteschaltung 8 gehalten werden. Ein Ausgangspuffer 10a erzeugt ausgangsseitig Daten, die durch die Auswahlschaltung 9a ausgewählt werden, welche nach außen hin als Ausgangsdaten DOUT geliefert werden. Ein Eingangspuffer 10b legt von außen angelegte Eingangsdaten DIN an die Auswahlschaltung 9b an. Die Auswahlschaltung 9b wählt eines der vier Daten-Eingangs/Ausgangs-Leitungspaare aus und legt die Daten von dem Eingangspuffer 10b an das ausgewählte Daten-Eingangs/Ausgangs-Leitungspaar an.

Ferner spricht ein Binärzähler 11 auf das äußere Adreßsignal an, damit dieser voreingestellt wird, und spricht auf ein inneres Taktsignal zum Anlegen eines Übertrages an. Ein Y-Adreßpuffer 12 empfängt die beiden niedrigstwertigen Bits des äußeren Adreßsignales und erzeugt diese ausgangsseitig zu einem vorbestimmten Zeitpunkt. Ein Y-Dekoder 13 dekodiert ein Zwei-Bit-Spaltenadreßsignal, das durch den Y-Adreßpuffer 12 angelegt wird. Ein Schieberegister 14 schiebt ein Vier-Bit-Ausgangssignal, welches durch den Y-Dekoder 13 dekodiert wird.

Ein Zeitsteuerungsgenerator 15 erzeugt verschiedene Arten von Taktsignalen, Adreßschaltsignale MX, und dergleichen zu vorbestimmten Zeitpunkten.

Fig. 2 ist ein Schaltungsdiagramm des Speicherzellenfeldes 1, des Blockes 6 und des Y-Dekoders 5 gemäß Fig. 1.

Das Speicherzellenfeld 1 umfaßt eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bit-Leitungen BL1, , BL2, , . . ., BLL, . Jedoch ist in Fig. 2 üblicherweise nur eine einzige Wortleitung WLn typischerweise dargestellt. Die Bit-Leitungen stellen gefaltete Bit-Leitungen dar, und jeweils zwei Bitleitungen bilden ein Bit-Leitungspaar. Insbesondere bilden die Bit-Leitungen BL1, ein Bit- Leitungspaar, die Bit-Leitungen BL2, ein weiteres Bit- Leitungspaar, usw., bis zu den Bit-Leitungen BLL, , die wiederum ein anderes Bit-Leitungspaar bilden. Speicherzellen MC sind an die Schnittstellen zwischen den Bit-Leitungen BL1, , . . ., BLL, und jede zweite Wortleitung angeschlossen.

Daher ist bezüglich der jeweiligen Bit-Leitungspaare eine einzige Speicherzelle an den Kreuzungspunkt oder Schnittpunkt zwischen einer Wortleitung und jeder Leitung eines Bit-Leitungspaares angeschlossen.

Die Bit-Leitungspaare BL1, bis BLL, sind jeweils an einen Leseverstärker SA angeschlossen, der die Potentialdifferenz zwischen den Bit-Leitungen erfaßt und differentiell verstärkt. Die Bit-Leitungspaare BL1, bis BL4, , sind an Daten-Eingangs/Ausgangs-Leitungspaare I/O1, bis I/O4, mittels Übertragungsgattern T1, T2 angeschlossen. In ähnlicher Weise sind die Bit-Leitungen BL5, und BL6, an die Daten-Eingangs/Ausgangs-Leitungspaare I/O1, und I/O2, durch Übertragungsgatter T1 und T2 angeschlossen. Die Bit-Leistungspaare BLL-1, und BLL und sind an die Daten-Eingangs/Ausgangs- Leitungspaare I/O3, und I/O4, durch Übertragungsgatter T1 und T2 angeschlossen. Vier Paare von Übertragungsgattern T1 und T2 sind an die Bit-Leitungspaare BL1, bis BL4, angeschlossen und empfangen ein Adreßdekodiersignal MY1 von dem Y-Dekoder 5 über einen Transistor LT. In ähnlicher Weise werden Adreßdekodiersignale MY2 bis MYL von dem Y-Dekoder 5 an entsprechende vier Paare von Übertragungsgattern T1 und T2 über den entsprechenden Transistor LT angelegt. Dies ermöglicht eine selektive Verbindung der vier Bit-Leitungspaare an die Daten-Eingangs/Ausgangs-Leitungspaare I/O1, bis I/O4, in Reaktion auf die Dekodiersignale MY1 bis MYL von dem Y-Dekoder 5. Die Gate-Elektrode eines Haltetransistors LT empfängt ein Taktsignal ΦT zum Halten des Adreßdekodiersignales, das ausgangsseitig von dem Y-Dekoder 5 erzeugt wird, für eine bestimmte Zeitdauer.

Fig. 3 ist ein Schaltungsdiagramm einer Struktur der Auswahlschaltung 9b, des Eingangspuffers 10b, des Y-Dekoders 13 und des Schieberegisters 14 gemäß Fig. 1.

Wie in Fig. 3 gezeigt ist, sind die Enden der Daten-Eingangs/ Ausgangs-Leitungspaare I/O1, bis I/O4, gemeinsam an die Ausgangsklemmen des Eingangspuffers 10b über Auswahltransistorpaare S1 bis S4 angeschlossen. Komplementäre Ausgangssignale I und werden an den Ausgangsklemmen des Eingangspuffers 10b ausgangsseitig erzeugt.

Währenddessen dekodiert der Y-Dekoder 13 die beiden niedrigstwertigen Bits AY1 und AY2 des Spaltenadreßsignales und legt vier Bits des Dekodiersignales SY1 bis SY4 an die jeweiligen Bits des Schieberegisters 14 als Daten an. Eines der vier Bits der Dekodersignale SY1 bis SY4 wird "1". Die restlichen drei Bits werden alle "0".

Das Schieberegister 14 spricht auf einen Schiebetakt CK zum Schieben der vier Bits der Daten nach rechts in der Zeichnung an und spricht gleichfalls auf ein Taktsignal ΦSR zum Aktivieren des entsprechenden Ausganges an. Dieses Schieberegister 14 ist ein Schieberegister vom Rückzirkulationstyp, so daß bei Anlegen von vier Taktimpulsen die Daten in ihre Ursprungslage zurückkehren. Die vier Bits der Ausgangssignale SR1 bis SR4 des Schieberegisters 14 werden jeweils an die Gate-Elektrode des entsprechenden Auswahltransistorpaares der vier Auswahltransistorpaare S1 bis S4 angelegt. Dies ermöglicht ein Leitendschalten von einem der vier Transistorpaare S1 bis S4, welches das Ausgangssignal "1" von dem Schieberegister 14 empfängt, so daß ein Ausgangssignal des Eingangspuffers 10b zu einer der vier Daten-Eingangs/Ausgangs-Leitungspaare übertragen wird. Der Eingangspuffer 10b spricht auf ein Taktsignal ΦWE zum Umwandeln der Eingangsdaten DIN, die von der Eingangsklemme angelegt werden, in komplementäre Signale an, und hat gleichfalls eine ausreichende Treiberfähigkeit zum Treiben eines Daten-Eingangs/Ausgangs-Leitungspaares.

Fig. 4 ist ein Schaltungsdiagramm einer Struktur des I/O- Verstärkers 7, der Ausgangshalteschaltung 8, der Auswahlschaltung 9a und des Ausgangspuffers 10a gemäß Fig. 1.

Wie in Fig. 4 gezeigt ist, sind die Enden der Daten-Eingangs/ Ausgangs-Leitungspaare I/O1, bis I/O4, mit den I/O-Verstärkern IA1 bis IA4 jeweils verbunden, die Potentialdifferenzen zwischen den Daten-Eingangs/Ausgangs- Leitungspaaren erfassen und selbige differentiell verstärken. Die Ausgangsklemmen der I/O-Verstärker IA1 bis IA4 sind an Ausgangshalteschaltungen OL1 bis OL4 angeschlossen. Die Ausgangshalteschaltungen OL1 bis OL4 sprechen auf Taktsignale ΦOL zum Halten der Ausgangssignale der I/O-Verstärker IA1 bis IA4 an. Die Ausgangsanschlüsse der Ausgangshalteschaltungen OL1 bis OL4 sind gemeinsam an den Eingangsanschluß des Ausgangspuffers 10a über Auswahltransistoren S11 bis S14 angeschlossen.

Die Gate-Elektroden der Auswahl-Transistoren S11 bis S14 empfangen die vier Bits der Ausgänge SR1 bis SR4 von dem Schieberegister 14, wie dies in Fig. 3 gezeigt ist. Dies ermöglicht, daß einer der Auswahl-Transistoren S11 bis S14, der den Ausgang auf "1" des Schieberegisters 14 empfängt, leitfähig geschaltet wird, so daß die in einer der vier Halteschaltungen OL1 bis OL4 gehaltenen Daten zu dem Ausgangspuffer 10a übertragen werden. Der Ausgangspuffer 10a spricht auf ein Taktsignal OOE zum Übertragen der von der Ausgangshalteschaltung 8 angelegten Daten durch die Auswahlschaltung 9a als Ausgangsdaten DOUT zu dem Ausgangsanschluß an und hat gleichfalls eine ausreichende Treiberfähigkeit zum Treiben der äußeren Schaltungen.

Fig. 5 ist ein Schaltungsdiagramm einer Struktur des Y-Adreßpuffers 3 und des Binärzählers 11 gemäß Fig. 1.

Wie in Fig. 5 gezeigt ist, empfangen Pufferschaltungen AB3 bis ABm jeweils ein äußeres Spaltenadreßsignal mit Ausnahme der zwei niedrigstwertigen Bits und erzeugen ausgangsseitig komplementäre innere Spaltenadreßsignale Y3, bis Ym, . Zählerschaltungen BC3 bis BCm werden jeweils in Reaktion auf das äußere Spaltenadreßsignal AY3 bis AYm eingestellt. Ferner wird ein Übertrag in der Zählerschaltung BC3 in Reaktion auf ein Taktsignal ΦC erzeugt. Die Zählerschaltungen BC4 bis BCm erzeugen einen Übertrag in Reaktion auf Übertragssignale C3 bis Cm -1. Die Zählerschaltungen BC3 bis BCm erzeugen interne Spaltenadreßsignale CY3 bis CYm. Transistoren QX3 bis QXm und Transistoren Q3 und Qm werden verwendet, um zwischen äußeren Spaltenadreßsignalen AY3 bis AYm und inneren Spaltenadreßsignalen CY3 bis CYm umzuschalten, und werden in Abhängigkeit von komplementären Schaltsignalen MX, gesteuert. Wenn das Schaltsignal MX sich bei einem hohen Pegel befindet, werden die Transistoren QX3 bis QXm eingeschaltet, so daß die äußeren Spaltenadreßsignale AY3 bis AYm an die Pufferschaltungen AB3 bis ABm angelegt werden. Wenn das Schaltsignal sich bei einem hohen Pegel befindet, werden die Transistoren Q3 bis Qm eingeschaltet, so daß die inneren Spaltenadreßsignale CY3 bis CYm an die Pufferschaltungen AB3 bis ABm angelegt werden.

Bezüglich der Zeitdarstellung gemäß Fig. 6 wird nachfolgend die Schreib-Betriebsweise des in den Fig. 1 bis 5 gezeigten DRAM erläutert.

Wenn das von außen angelegte Reihenadreßabtastsignal von "1" (logisch hoher Pegel) zu "0" (logisch niedriger Pegel) übergeht, wird das äußere Adreßsignal durch den X-Adreß- Puffer 2 als Reihenadreßsignal AXi angenommen und durch den X-Dekoder 4 dekodiert. Dies ermöglicht, daß die entsprechende Wortleitung in dem Speicherzellenfeld 1 ausgewählt wird, so daß die an diese Wortleitung angeschlossenen Speicherzellen ausgewählt werden.

Wenn sich anschließend das äußere Adreßsignal in ein äußeres Spaltenadreßsignal AYi ändert, werden die äußeren Spaltenadreßsignale AY1 und AY2 der beiden niedrigstwertigen Bits durch den Y-Dekoder 13 dekodiert. Wenn beispielsweise beide der zwei Bits der äußeren Spaltenadreßsignale AY1 und AY2 jeweils "0" sind, wird das linkeste Bit des Schieberegisters 14 "1", während die restlichen Bits "0" werden, wie dies in Fig. 3 gezeigt ist. Wenn ferner das äußere Spaltenadreßsignal AY1 "1" ist, und das andere äußere Spaltenadreßsignal AY2 "0" ist, wird das zweite Bit von links des Schieberegisters 14 "1".

Währenddessen werden die Spaltenadreßsignale Y3 bis Ym des dritten bis m-ten Bits von dem niedrigstwertigen Bit, welche durch den Y-Adreßpuffer ausgegeben werden, durch den Y-Dekoder 5 dekodiert. Wenn beispielsweise sämtliche Bits der Spaltenadreßsignale AY3 bis AYm "0" sind, ist das Adreßdekodersignal MY1 gemäß Fig. 2 "1", während die restlichen Adreßdekodersignale MY2 bis MYL sämtlich "0" sind.

Daraufhin ändert sich das Taktsignal ΦT von "0" nach "1". Dies ermöglicht, daß die Knoten LN gemäß Fig. 2 die Adreßdekodersignale MY1 bis MYL annehmen, welche von dem Y-Dekoder 5 ausgangsseitig erzeugt werden. Unmittelbar daraufhin ändert sich das Taktsignal ΦT von "1" bis "0", um diesen Zustand zu halten.

Als Ergebnis werden die Bit-Leitungspaare BL1, bis BL4, über die Übertragungsgatter T1, T2 mit den Daten-Eingangs-/ Ausgangs-Leitungspaaren I/O1, bis I/O4, verbunden. Währenddessen wird eine Änderung des äußeren Adreßsignales von einem Reihenadreßsignal in ein Spaltenadreßsignal durch einen Adreßübergangsdetektor (nicht dargestellt) erfaßt. Nachdem die äußeren Spaltenadreßsignale AY3 bis AYm durch die Pufferschaltung AB3 bis ABm gemäß Fig. 5 übernommen sind, wird das Adreßschaltsignal MX "0", während das Adreßschaltsignal wird. Als Ergebnis hiervon werden die Transistoren QX3 bis QXm in einen nichtleitenden Zustand geschaltet, so daß äußere Spaltenadreßsignale AY3 bis AYm elektrisch abgekoppelt oder unterbrochen werden. Andererseits werden die Transistoren Q3 bis Qm leitfähig geschaltet, so daß innere Spaltenadreßsignale CY3 bis CYm von dem Binärzähler 11 zu den Pufferschaltungen AB3 bis ABm zugeführt werden. Die inneren Spaltenadreßsignale CY3 bis CYm sind zu diesem Zeitpunkt gleich den äußeren Spaltenadreßsignalen AY3 bis AYm.

Wenn das elektrisch angelegte Spaltenadreßabtastsignal von "1" nach "0" übergeht, geht das Taktsignal ΦSR von "0" auf "1" in Reaktion auf den Übergang des Spaltenadreßabtastsignales über. Daraufhin wird lediglich der Ausgang SR1 des Schieberegisters 14 gemäß Fig. 3 aktiviert, so daß er den logischen Pegel "1" einnimmt, während die restlichen Ausgänge SR2 bis SR4 "0" werden. Als Ergebnis hiervon wird lediglich das Auswahltransistorpaar S1 leitfähig geschaltet. Wenn daher das Taktsignal ΦWE von "0" nach "1" übergeht, wird der Eingangspuffer 10b derart aktiviert, daß Eingangsdaten DIN an den Ausgangsklemmen als Eingangsdaten I und ausgegeben werden. Die Eingangsdaten I und werden zu dem Eingangs/Ausgangs-Leitungspaar I/O1 und durch das Auswahltransistorpaar S1 übertragen, weiter zu dem Bit- Leitungspaar BL1 und durch die Übertragungsgatter T1 und T2 gemäß Fig. 2 übertragen und in eine Speicherzelle eingeschrieben. Wenn ferner das von außen angelegte Spaltenadreßabtastsignal von "0" nach "1" übergeht, wird der Inhalt des Schieberegisters 14 nach rechts um ein Bit in Reaktion auf das Schiebetaktsignal CK geschoben.

Daraufhin geht das Spaltenadreßabtastsignal von "1" nach "0" über, so daß lediglich der Ausgang SR2 des Schieberegisters 14 aktiviert wird und "1" wird. Dies führt dazu, daß lediglich das Auswahltransistorpaar S2 leitfähig geschaltet wird, so daß in der oben beschriebenen Weise die Eingangsdaten in eine Speicherzelle durch das Auswahltransistorpaar S2 und die Übertragungsgatter T1 und T2 eingeschrieben werden. In ähnlicher Weise werden Eingangsdaten in die Speicherzellen entsprechend den Auswahltransistorpaaren S3 und S4 eingeschrieben.

Nachdem das Adreßdekodersignal MY1 durch den Knoten LN wie oben beschrieben übernommen worden ist, geht das Taktsignal ΦC von "0" nach "1" über. Dies ermöglicht einen Übertrag des Binärzählers 11 gemäß Fig. 5, so daß die durch den Y-Adreßpuffer 3 ausgangsseitig erzeugte Spaltenadresse um eins erhöht wird. Als Ergebnis hiervon wird das Adreßdekodersignal MY2 am Ausgang des Y-Dekoders gemäß Fig. 2 "1", während die restlichen Adreßdekodersignale "0" werden. Dieser Zustand wird beibehalten, bis die vorherigen Eingangsdaten der vier Bits sämtlich in entsprechende Speicherzellen eingeschrieben sind. Nachdem die durch vier Zyklen des Spaltenadreßabtastsignales in die vorhergehenden vier Speicherzellen eingeschrieben sind, die durch das Adreßdekodersignal MY1 von dem Y-Dekoder 5 ausgewählt sind, wird das oben genannte Adreßdekodersignal MY2 in den Stand-By-Zustand nunmehr durch den Knoten LN in Reaktion auf das Taktsignal ΦT gehalten. Diese Halteoperation wird während der "1"-Zeitdauer (vorgeladenen Zeitdauer) des Spaltenadreßabtastsignales ausgeführt, und nicht während der "0"-Zeitdauer, während der das Schreiben ausgeführt wird. Daher kann die Schreibgeschwindigkeit nicht vermindert werden.

Nachdem das folgende Adreßdekodersignal durch den Knoten LN gehalten ist, werden vier Bits der Daten der Reihe nach in Speicherzellen MC mit hoher Geschwindigkeit, wie oben beschrieben wurde, eingeschrieben, indem abwechselnd der aktive Zustand und der inaktive Zustand des Spaltenadreßabtastsignales auftritt.

Unter Bezugnahme auf ein Zeitdiagramm gemäß Fig. 7 wird eine Lese-Betriebsweise des DRAM gemäß den Fig. 1 bis 5 nachfolgend erläutert. Wenn das von außen angelegte Reihenadreßabtastsignal von "1" nach "0" übergeht, wie dies bei der Schreib-Betriebsweise der Fall ist, wird eine der Wortleitungen in dem Speicherzellenfeld 1 ausgewählt, so daß Daten in den Speicherzellen, die an die ausgewählte Wortleitung angeschlossen sind, jeweils auf die entsprechende Bit- Leitung ausgelesen werden.

Wenn sich anschließend das äußere Adreßsignal in ein äußeres Spaltenadreßsignal AYi ändert, wie dies im Fall der Schreib-Betriebsweise der Fall ist, wird beispielsweise das linkeste Bit des Schieberegisters 14 gemäß Fig. 3 "1", während die restlichen Bits "0" werden. Wie im Fall der Schreib-Betriebsweise sei angenommen, daß das Adreßdekodersignal MY1 gemäß Fig. 2 "1" wird und daß die restlichen Adreßdekodersignale MY2 bis MYL "0" werden. Dann werden die Bit-Leitungspaare BL1, bis BL4, an die Daten-Eingangs/ Ausgangs-Leitungspaare I/O1, bis I/O4, durch die Übertragungsgatter T1 und T2 angeschlossen. Als Ergebnis werden die Bit-Leitungspaare BL1, bis BL4, , die vorher durch den Leseverstärker SA verstärkt wurden, auf die Daten-Eingangs/Ausgangs-Leitungspaare I/O1, bis I/O4, ausgelesen.

Nachdem die äußeren Spaltenadreßsignale AY3 bis AYm durch die Pufferschaltungen AB3 bis ABm gemäß Fig. 5 übernommen sind, wie dies im Fall der Schreib-Betriebsweise der Fall ist, werden die inneren Spaltenadreßsignale CY3 bis CYm von dem Binärzähler 11 zu den Pufferschaltungen AB3 bis ABm zugeführt. Zu diesem Zeitpunkt sind die inneren Spaltenadreßsignale CY3 bis CYm gleich den äußeren Spaltenadreßsignalen AY3 bis AYm.

Währenddessen werden die auf die Daten-Eingangs/Ausgangs- Leitungspaare I/O1, bis I/O4, ausgelesenen Daten weiter durch den I/O-Verstärker 7 verstärkt. Die durch den I/O-Verstärker 7 verstärkten Daten sprechen auf den Übergang des Taktsignales ΦOL von "0" nach "1" an, um durch die Ausgangshalteschaltung 8 gehalten zu werden. Die Inhalte der Ausgangsschaltung 8 bleiben, nachdem sie in Reaktion auf das Taktsignal ΦOL gehalten werden, unverändert, bis das Taktsignal ΦOL sich erneut von "0" nach "1" ändert. Wenn das Taktsignal ΦOL in einen aktiven Zustand ("1"-Zustand) kommt, geht das von außen angelegte Spaltenadreßabtastsignal von "1" nach "0" über. In Reaktion auf diesen Übergang des Spaltenadreßabtastsignales geht das Taktsignal ΦSR von "0" nach "1" über. Dies ermöglicht, daß lediglich der Ausgang SR1 des Schieberegisters 14 gemäß Fig. 3, welches zu betätigen ist, "1" wird und daß die restlichen Ausgänge SR2 bis SR4 "0" werden. Als Ergebnis hiervon wird lediglich der Auswahltransistor S11 leitfähig geschaltet, so daß durch die Ausgangshalteschaltung 8 gehaltene Daten zu dem Ausgangspuffer 10a übertragen werden. Wenn anschließend das Taktsignal ΦOE von "0" nach "1", wird der Ausgangspuffer 10a derart aktiviert, daß Daten an dem Ausgangsanschluß als Ausgangsdaten DOUT ausgelesen werden.

Wenn ferner das von außen angelegte Spaltenadreßabtastsignal von "0" nach "1" übergeht, werden die Inhalte des Schieberegisters 14 um ein Bit nach rechts in Reaktion auf das Schiebetaktsignal CK geschoben.

Wenn daraufhin das Spaltenadreßabtastsignal erneut von "1" nach "0" übergeht, wird lediglich der Ausgang des Schieberegisters 14 aktiviert, so daß dieser "1" wird. Dies ermöglicht, daß lediglich der Auswahltransistor S12 leitfähig geschaltet wird, so daß die Daten in der Ausgangshalteschaltung OL2 an dem Ausgang als Ausgangsdaten DOUT durch den Auswahltransistor S12 und den Ausgangspuffer 10a ausgelesen werden. In ähnlicher Weise werden die Daten in den Ausgangshalteschaltungen OL3 und OL4 der Reihe nach an der Ausgangsklemme als Ausgangsdaten DOUT durch wiederholte Zyklen des Spaltenadreßabtastsignales ausgelesen. In diesem Fall wird die Zeit, die für das Lesen erforderlich ist, vermindert, da dies die Zeit ist, welche zum Übertragen von Daten von der Ausgangshalteschaltung 8 zu der Ausgangsklemme benötigt wird.

Während vier Bits der Daten der Reihe nach aus der Ausgangshalteschaltung 8 in der oben beschriebenen Art ausgelesen werden, werden nachfolgende vier Bits der Daten aus dem Speicherzellenfeld 1 ausgelesen. Genauer gesagt, geht das Taktsignal ΦC von "0" nach "1" über, nachdem die Daten auf den Daten-Eingangs/Ausgangs-Leitungspaaren I/O1, bis I/O4, durch die Ausgangshalteschaltung 8 in Reaktion auf das Taktsignal ΦL gehalten werden. Dies bewirkt einen Übertrag des Binärzählers 11 gemäß Fig. 5, so daß die von dem Y-Adreßpuffer 3 ausgangsseitig erzeugte Spaltenadresse um eins erhöht wird. Als Ergebnis hiervon wird das Adreßdekodersignal MY2, welches ausgangsseitig von dem Y-Dekoder 5 gemäß Fig. 2 erzeugt wird, "1", während die restlichen Adreßdekodersignale "0" werden. Dies ermöglicht, daß ein Datenauslesen auf den vier entsprechenden Bit-Leitungspaaren zu den Daten-Eingangs/Ausgangs-Leitungspaaren I/O1, bis I/O4, jeweils unter Verstärkung durch den I/O-Verstärker 7 erfolgt. Diese Daten werden durch den I/O-Verstärker 7 gehalten, bis die vorhergehenden vier Bits der Daten durch die Ausgangshalteschaltung 8 sämtlich an den Ausgangsanschluß ausgelesen sind. Nach Auswahl der vorherigen vier Bits der Daten durch das Adreßdekodersignal MY1 von dem Y-Dekoder und deren Auslesen durch vier Zyklen des Spaltenadreßabtastsignales werden die nachfolgenden vier Bits der Daten durch den I/O-Verstärker 7 gehalten und durch die Ausgangsschaltung 8 in Reaktion auf das Taktsignal ΦOL gehalten. Diese Halteoperation wird während der "1"-Periode (vorgeladenen Periode) des Spaltenadreßabtastsignales durchgeführt und nicht während der "0"-Periode, während der das Lesen ausgeführt wird. Daher kann die Lesegeschwindigkeit nicht vermindert werden.

Nachdem die folgenden vier Bits der Daten durch die Ausgangshalteschaltung 8 gehalten sind, werden vier Bits der Reihe nach an der Ausgangsklemme als Ausgangsdaten DOUT mit hoher Geschwindigkeit ausgelesen, indem abwechselnd der aktive Zustand und der inaktive Zustand des Spaltenadreßabtastsignales wiederholt wird.

Fig. 8 ist ein Blockdiagramm einer schematischen Struktur des Hauptteiles eines Video-RAM gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung.

Das Video-RAM ist ein Speicher, der zum Speichern von Bilddaten verwendet wird, und enthält einen im Schreib-Lese- Betrieb zugreifbaren RAM-Abschnitt (Schreib-Lese-Speicherabschnitt) 100 und einen seriell zugreifbaren SAM-Abschnitt (Seriell zugreifbarem Speicherabschnitt) 200.

Der RAM-Abschnitt 100 ist in der gleichen Art wie in Fig. 1 konfiguriert. Es sei jedoch angemerkt, daß lediglich die Teile, die dem Speicherzellenfeld 1, dem X-Dekoder 4, dem Y-Dekoder 5 und dem Block 6 gemäß Fig. 1 entsprechen, in Fig. 8 gezeigt sind, und daß die restlichen Teile nicht dargestellt sind.

Der SAM-Abschnitt 200 enthält einen (Datenregister- und I/O-Schalter-)-Block 26, der aus Gründen der Einfachheit nachfolgend als Block 26 bezeichnet wird, und einen (Y-Dekoder und Halte-)-Block 25, der nachfolgend aus Gründen der Einfachheit lediglich als Block 25 bezeichnet wird. Ein Übertragungsgatter 36 liegt zwischen dem RAM-Abschnitt 100 und dem SAM-Abschnitt 200.

In diesem Video-RAM weren Daten einer Reihe, auf die wahlfrei in dem RAM-Abschnitt 100 zugegriffen wird, in den SAM-Abschnitt 200 übertragen, wobei die übertragenen Daten seriell aus dem SAM-Abschnitt 200 mit hoher Geschwindigkeit ausgelesen werden. Umgekehrt werden Daten einer Reihe seriell in den SAM-Abschnitt 200 mit hoher Geschwindigkeit eingeschrieben und zu dem RAM-Abschnitt 100 übertragen. Während ferner Daten des SAM-Abschnittes 200 ausgelesen werden, können andere Daten in den RAM-Abschnitt 100 unabhängig von der Operation des SAM-Abschnittes 200 eingeschrieben werden. Während umgekehrt Daten aus dem SAM- Abschnitt 200 ausgelesen werden, können andere Daten in den SAM-Abschnitt 200 unabhängig von der Operation des RAM-Abschnittes 100 eingeschrieben werden.

Fig. 9 ist eine spezielle Schaltungsstruktur eines Hauptteiles des Video-RAM gemäß Fig. 8. Der Block 26 des SAM-Abschnittes 200 enthält eine Mehrzahl von Registerschaltungen SR. Jede Registerschaltung umfaßt zwei Inverter I1 und I2. Die Registerschaltungen SR sind an Eingangs/ Ausgangs-Leitungspaare SI/O1, und SI/O2, jeweils durch Auswahltransistoren T3 und T4 angeschlossen. Der Block 25 des SAM-Abschnittes 200 enthält einen Y-Dekoder 25a und eine Mehrzahl von Haltetransistoren LTS. Ausgänge des Y-Dekoders 25a werden an Gate-Elektroden der Auswahltransistoren T3 und T4 über Haltetransistoren LTS angelegt. Das Übergangsgatter 36 enthält eine Mehrzahl von Übertragungstransistoren T5 und T6. Jede Registerschaltung SR ist an ein entsprechendes Bit-Leitungspaar durch Übertragungstransistoren T5 und T6 angeschlossen.

Ein Taktsignal ΦTR wird an die Gate-Elektroden der Übertragungstransistoren T5 und T6 angelegt. Wenn Daten zwischen dem RAM-Abschnitt 100 und dem SAM-Abschnitt 200 zu übertragen sind, werden die Übertragungstransistoren T5 und T6 in Reaktion auf das Taktsignal ΦTR leitfähig geschaltet.

Wenn weiterhin der RAM-Abschnitt 100 und der SAM-Abschnitt 200 unabhängig voneinander betrieben werden, werden die Übertragungstransistoren T5 und T6 in Reaktion auf das Taktsignal ΦTR nichtleitend. Für den SAM-Abschnitt 200 gemäß den Fig. 8 und 9 ist es also nicht erforderlich, daß das Lesen und Schreiben von Daten mit einer höheren Geschwindigkeit ausgeführt wird. Zu diesem Zweck sind ein Adreßpuffer 21, ein Binärzähler 31, ein Y-Adreßpuffer 32, ein Y-Dekoder 33, ein Schieberegister 34, ein I/O-Verstärker 27, eine Ausgangshalteschaltung 28, eine Auswahlschaltung 29a, eine Auswahlschaltung 29b, ein Ausgangspuffer 30a, ein Eingangspuffer 30b und ein Zeitsteuerungsgenerator 35 vorgesehen, wie in Fig. 8 gezeigt ist.

Die grundsätzlichen Strukturen dieser Schaltungen sind die gleichen, wie sie in den Fig. 3 bis 5 gezeigt sind.

Die Betriebsweise des SAM-Abschnittes 200 gemäß den Fig. 8 und 9 ist also grundsätzlich die gleiche wie diejenige des RAM-Abschnittes 100.

Wenn beispielsweise Daten von dem SAM-Abschnitt 200 in die Speicherzellen MC geschrieben werden sollen, die an eine Wortleitung WLn in dem RAM-Abschnitt 100 angeschlossen sind, wird das Taktsignal ΦTR anfänglich "0" zu, so daß die Übertragungstransistoren T5 und T6 in den nichtleitenden Zustand geschaltet werden. Dies führt zu einer elektrischen Trennung zwischen dem SAM-Abschnitt 200 und dem RAM-Abschnitt 100. Anschließend werden wie in der Betriebsweise des oben beschriebenen DRAM Eingangsdaten SIN durch den Eingangspuffer 30b in Reaktion auf das Taktsignal ΦSWE übernommen. In Reaktion hierauf wird das Adreßeinstellen vorgenommen, um die erste Adresse in Reaktion auf äußere Adreßsignale AY1 bis AYm entsprechend der äußeren Adreßsignale, die an den RAM-Abschnitt 100 angelegt werden, zu bestimmen.

Daraufhin wird in Reaktion auf einen seriellen Takt CK eine ähnliche Operation wie in dem RAM-Abschnitt durchgeführt, so daß Daten seriell in die Registerschaltungen SR eingeschrieben werden. In dem RAM-Abschnitt 100 wird eine vorgegebene Reihe vorab während der obigen Schreiboperation ausgewählt. Die Übertragungstransistoren T5 und T6 werden dann leitfähig geschaltet, so daß die Daten von dem SAM-Abschnitt 200 zu dem RAM-Abschnitt 100 übertragen werden. Im Gegensatz hierzu werden beim Lesen von Daten Daten von dem RAM-Abschnitt 100 zu dem SAM-Abschnitt 200 übertragen. Daraufhin werden die Daten einer Reihe, die in dem SAM-Abschnitt 200 gehalten werden, der Reihe nach nach außen ausgegeben.

Wie oben beschrieben wurde, ist die Erfindung sowohl auf den RAM-Abschnitt als auch auf den SAM-Abschnitt eines Halbleiterspeichers mit einem RAM-Abschnitt und einem SAM-Abschnitt anwendbar.

Obwohl bei der obigen Beschreibung die Ausgänge SR1 bis SR4 des Schieberegisters 14 sequentiell den Wert "1" beginnend mit dem Ausgang SR1 annehmen, sei dies lediglich beispielhaft zu verstehen. Daher können andere Fälle auftreten, bei denen einer der Ausgänge SR2, SR3, SR4 zunächst "1" in Reaktion auf ein voreingestelltes äußeres Spaltenadreßsignal wird. Wenn beispielsweise der Ausgang SR3 zunächst "1" wird, wird eine Auswahl in einer rezirkulierenden Art in der Reihenfolge SR3, SR4, SR1, SR2, SR3 usw. durch abwechselndes Ändern des Spaltenadreßabtastsignales ausgeführt.

Bei der Auswahl durch den Y-Dekoder 5 wird beispielsweise ebenfalls eine Auswahl in einer rezirkulierenden Art in der Reihenfolge Yn, Yn + 1, . . ., Yn -1, Yn durchgeführt, wenn das Adreßdekodersignal Yn zuerst gewählt wird.

Obwohl das Schieberegister 14 bei dem obigen Ausführungsbeispiel vier Bits hat, kann es acht Bits haben, was von dem Raum abhängt, der in der Schaltung übrigbleibt.

Während beim Gegenstand der Erfindung das Auswahlsignal, das durch die zweite Auswahlvorrichtung erzeugt wird, gehalten wird, wird die anschließende Auswahloperation durch die erste Auswahlvorrichtung durchgeführt, so daß keine spezielle Zeit für die Auswahloperation benötigt wird, so daß die Information einer Reihe bei höherer Geschwindigkeit geschrieben werden kann.

Während erfindungsgemäß aus dem Speicherzellenfeld ausgelesene Informationen und daraufhin durch die Haltevorrichtung gehaltenen Informationen sequentiell ausgewählt werden, werden nachfolgende Informationen aus dem Speicherzellenfeld vorab ausgewählt, so daß keine spezielle Zeit für die Auswahloperation benötigt wird und so daß damit Informationen einer Reihe bei höherer Geschwindigkeit ausgelesen werden können.

Claims (15)

1. Halbleiterspeicher, mit einem Speicherfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in Reihen und Spalten angeordnet sind;
einer innerne Adreßerzeugungsvorrichtung (3, 11), die auf ein von außen angelegtes Adreßsignal (AY₁∼AYm) anspricht, um ein inneres Spaltenadreßsignal (Y₁∼Ym) zu erzeugen;
einer ersten Auswahlvorrichtung (5), die auf das innere Spaltenadreßsignal (Y₁∼Ym) anspricht, um ein Auswahlsignal (MY₁∼MYm) zu erzeugen, das gleichzeitig eine Mehrzahl von Spalten in dem Speicherzellenfeld (1) auswählt;
einer Haltevorrichtung (LT) zum Halten des Auswahlsignales, das durch die erste Auswahlvorrichtung (5) erzeugt wird;
einer zweiten Auswahlvorrichtung (13, 14, 9b) zum sequentiellen Auswählen der Mehrzahl von Spalten, die gleichzeitig durch das von der Haltevorrichtung (LT) gehaltene Auswahlsignal (MY₁∼MYm) ausgewählt sind;
einer Schreibvorrichtung (10b) zum Anlegen einer Information von außen an die durch die zweite Auswahlvorrichtung (13, 14, 9b) jeweils ausgewählte Spalte; und
einer Zeitsteuervorrichtung (15) zum Durchführen einer zeitlichen Steuerung in der Weise, daß während der Auswahloperation durch die zweite Auswahlvorrichtung (13, 14, 9b) gleichzeitig die Auswahloperation durch die erste Auswahlvorrichtung (3, 11) als Reaktion auf das darauffolgende nächste innere Spaltenadreßsignal (Y₁∼Ym) ausgeführt wird.

2. Halbleiterspeicher mit
einem Speicherzellenfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in Reihen und Spalten angeordnet sind;
einer inneren Adreßerzeugungsvorrichtung (3, 11), die auf ein von außen angelegtes Adreßsignal (AY₁∼AYm) zum Erzeugen eines inneren Spaltenadreßsignales (Y₁∼Ym) anspricht;
einer ersten Auswahlvorrichtung (5), die auf das innere Spaltenadreßsignal (Y₁∼Ym) anspricht, um gleichzeitig eine Mehrzahl von Spalten in dem Speicherzellenfeld (1) auszuwählen;
einer Haltevorrichtung (8) zum Halten einer Mehrzahl von Informationsteilen, die aus der Mehrzahl von Spalten ausgelesen sind, welche durch die erste Auswahlvorrichtung (5) ausgewählt sind;
einer zweiten Auswahlvorrichtung (13, 14, 9a) zum sequentiellen Auswählen der Mehrzahl von durch die Haltevorrichtung (8) gehaltenen Informationsteilen; und
eine Zeitsteuervorrichtung (15) zum Durchführen einer zeitlichen Steuerung in der Weise, daß während einer Informationsauswahloperation durch die zweite Auswahlvorrichtung (13, 14, 9a) eine Auswahloperation durch die erste Auswahlvorrichtung (5) als Reaktion auf das darauffolgende nächste innere Spaltenadreßsignal (Y₁∼Ym) durchgeführt wird.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die innere Adreßerzeugungsvorrichtung (3, 11) auf ein von außen angelegtes Adreßsignal (AY₁∼AYm) anspricht, um anfänglich ein inneres Spaltenadreßsignal (Y₁∼Ym) zu erzeugen, das dem von außen angelegten Spaltenadreßsignal (AY₁∼AYm) entspricht, und um daraufhin der Reihe nach innere Spaltenadreßsignale (Y₁∼Ym) zu erzeugen, die dem inneren Spaltenadreßsignal folgen.

4. Halbleiterspeicher nach einer der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die innere Adreßerzeugungsvorrichtung (3, 11) folgende Merkmale aufweist:
eine Binärzählervorrichtung (11) zum Empfangen eines Teiles des von außen angelegten Adreßsignales (AY₃∼AYm) und zum sequentiellen Aufwärtszählen desselben; und
eine Adreßpuffervorrichtung (3) zum anfänglichen Ausgeben des Teiles des von außen angelegten Adreßsignales (AY₃∼AYm) als inneres Spaltenadreßsignal (Y₃∼Ym), und zum anschließenden sequentiellen Ausgeben von Ausgangssignalen der Binärzählervorrichtung (11) als innere Spaltenadreßsignale (Y₃∼Ym).

5. Halbleiterspeicher nach einer der Ansprüche, 2 bis 4, dadurch gekennzeichet, daß die zweite Auswahlvorrichtung (13, 14, 9a) folgende Merkmale aufweist:
einen Dekoder (13) zum Dekodieren des übrigen Teiles (AY₁, AY₂) des von außen angelegten Adreßsignales (AY₁∼AYm) und zum ausgangsseitigen Erzeugen des dekodierten Signales (SY₁∼SY₄);
ein Schieberegister (14) zum Halten des dekodierten Signales (SY₁∼SY₄) von dem Dekoder (13) und zum sequentiellen Schieben desselben;
eine Auswahlvorrichtung (9a), die auf das von dem Schieberegister (14) gehaltene dekodierte Signal anspricht, um ausgangsseitig jegliches der Mehrzahl von Informationsteilen, welche durch die Haltevorrichtung (8) gehalten werden, zu erzeugen.

6. Halbleiterspeicher nach Anspruch 1, 3 oder 4, dadurch gekennzeichnet, daß die zweite Auswahlvorrichtung (13, 14, 9b) folgende Merkmale aufweist:
einen Dekoder (13) zum Dekodieren des übrigen Teiles (AY₁; AY₂) des von außen angelegten Adreßsignales (AY₁∼AYm) und zum ausgangsseitigen Erzeugen des dekodierten Signales (SY₁∼SY₄);
ein Schieberegister (14) zum Halten des dekodierten Signales (SY₁∼SY₄) von dem Dekoder (13) und zum sequentiellen Schieben desselben; und
eine Auswahlvorrichtung (9b), die auf das dekodierte Signal anspricht, das von dem Schieberegister (14) gehalten wird, um die Schreibvorrichtung (10b) mit einer der Mehrzahl von Spalten, welche gleichzeitig durch das Auswahlsignal ausgewählt ist, zu verbinden.

7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die erste Auswahlvorrichtung einen Spaltendekoder (5) zum Dekodieren des inneren Spaltenadreßsignales aufweist.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Haltevorrichtung (LT) eine Mehrzahl von Halteschaltungen, die zwischen den Ausgängen der Adreßpuffervorrichtung (3) und der Mehrzahl von Spalten geschaltet sind, aufweist.

9. Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Schreibvorrichtung einen Eingangsanschluß aufweist, der eine von außen angelegte Information empfängt, und einen Eingangspuffer (10b) aufweist.

10. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, gekennzeichnet durch eine dritte Auswahlvorrichtung (4), die auf ein von außen angelegtes Adreßsignal anspricht, um eine Reihe in dem Speicherzellenfeld (1) auszuwählen.

11. Halbleiterspeicher nach einem der Ansprüche 1 oder 3 bis 10, gekennzeichnet durch
eine zweite Haltevorrichtung (8) zum Halten einer Mehrzahl von Informationsteilen, die aus einer Mehrzahl von Spalten ausgelesen sind, welche durch die erste Auswahlvorrichtung (5) ausgewählt sind; und
eine dritte Auswahlvorrichtung (13, 14, 9a) zum sequentiellen Auswählen der Mehrzahl von Informationsteilen, die durch die zweite Haltevorrichtung (8) gehalten werden;
wobei die Zeitsteuervorrichtung (15) eine zeitliche Steuerung in einer derartigen Weise ausführt, daß während der Informationsauswahloperation durch die dritte Auswahlvorrichtung (13, 14, 9a) eine Auswahloperation durch die erste Auswahlvorrichtung (3, 11) in Reaktion auf ein anschließendes inneres Spaltenadreßsignal ausgeführt wird.

12. Verwendung eines Halbleiterspeichers nach einem der Ansprüche 1 bis 11 in einem Video-RAM mit
einer Mehrzahl von Informationshaltevorrichtungen (SR), die jeweils einer der Mehrzahl von Spalten in dem Speicherzellenfeld (1) entsprechen, um eine Information zu halten;
einer Informationsübertragungsvorrichtung (36) zum Übertragen von Informationen zwischen der Mehrzahl von Informationshaltevorrichtungen (SR) und dem Speicherzellenfeld (1).

13. Verwendung nach Anspruch 12, dadurch gekennzeichnet, daß in dem Video-RAM
eine zweite Haltevorrichtung (28) vorgesehen ist zum Halten einer Mehrzahl von Informationsteilen, welche aus einer Mehrzahl von Informationshaltevorrichtungen (SR) ausgelesen sind, die durch die erste Auswahlvorrichtung (25a) ausgewählt sind;
eine dritte Auswahlvorrichtung (33, 34, 29a) vorgesehen ist, um sequentiell die Mehrzahl von Informationsteilen auszuwählen, die durch die zweite Haltevorrichtung (28) gehalten sind; und
die Zeitsteuervorrichtung (35) eine zeitliche Steuerung in der Weise durchführt, daß während der durch die dritte Auswahlvorrichtung (33, 34, 29a) durchgeführten Informationsauswahloperation eine Auswahloperation durch die erste Auswahlvorrichtung (21, 31) in Reaktion auf das nachfolgende innere Spaltenadreßsignal durchgeführt wird.

14. Verfahren zum Betreiben eines Halbleiterspeichers mit einem Speicherzellenfeld (1), das eine Mehrzahl von Speicherzellen (MC) aufweist, die in Reihen und Spalten angeordnet sind, gekennzeichnet durch folgende Verfahrensschritte:
Erzeugen eines inneren Spaltenadreßsignales (Y₁∼Ym) in Reaktion auf ein von außen angelegtes Adreßsignal (AY₁∼AYm);
Erzeugen eines Auswahlsignales (MY₁∼MYm) zum gleichzeitigen Auswählen einer Mehrzahl von Spalten in dem Speicherzellenfeld (1) in Reaktion auf das innere Spaltenadreßsignal (Y₁∼AYm);
Halten des Auswahlsignales;
sequentielles Auswählen der Mehrzahl von Spalten, die gleichzeitig durch das Auswahlsignal ((MY₁∼MYm) ausgewählt sind;
Anlegen einer Information von außen an die jeweils ausgewählte Spalte; und
Durchführen einer zeitlichen Steuerung in einer derartigen Weise, daß während der sequentiellen Auswahloperation eine Auswahloperation bezüglich der Mehrzahl von Spalten in Reaktion auf das darauffolgende nächste innere Spaltenadreßsignal ((MY₁∼MYm) durchgeführt wird.

15. Verfahren zum Betreiben eines Halbleiterspeichers mit einem Speicherzellenfeld (1), welches eine Mehrzahl von Speicherzellen (MC) aufweist, die in Reihen und Spalten angeordnet sind, gekennzeichnet durch folgende Verfahrensschritte:
Erzeugen eines inneren Spaltenadreßsignales (Y₁∼Ym) in Reaktion auf ein von außen angelegtes Adreßsignal (AY₁∼AYm);
gleichzeitiges Auswählen einer Mehrzahl von Spalten in dem Speicherzellenfeld (1) in Reaktion auf das innere Spaltenadreßsignal (Y₁∼Ym);
Halten einer Mehrzahl von Informationsteilen, welche aus der ausgewählten Mehrzahl von Spalten ausgelesen sind;
sequentielles Auswählen der gehaltenen Mehrzahl von Informationsteilen; und
Durchführen einer zeitlichen Steuerung in der Weise, daß während der sequentiellen Informationsauswahloperation eine Auswahloperation bezüglich einer Mehrzahl von Spalten in Reaktion auf das darauffolgende nächste innere Spaltenadreßsignal (Y₁∼Ym) durchgeführt wird.