JP4614481B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4614481B2 JP4614481B2 JP24318999A JP24318999A JP4614481B2 JP 4614481 B2 JP4614481 B2 JP 4614481B2 JP 24318999 A JP24318999 A JP 24318999A JP 24318999 A JP24318999 A JP 24318999A JP 4614481 B2 JP4614481 B2 JP 4614481B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit line
- sense amplifier
- voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 230000015654 memory Effects 0.000 claims description 224
- 238000012360 testing method Methods 0.000 claims description 106
- 238000002955 isolation Methods 0.000 claims description 69
- 230000001133 acceleration Effects 0.000 claims description 58
- 230000005669 field effect Effects 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 47
- 230000004913 activation Effects 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 17
- 230000008569 process Effects 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 16
- 239000011159 matrix material Substances 0.000 claims description 5
- 239000000470 constituent Substances 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims description 2
- 238000012545 processing Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 18
- 238000003491 array Methods 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 6
- 230000002950 deficient Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、ロジック回路とダイナミック・ランダム・アクセス・メモリ(DRAM)が同一チップ上に混載される半導体集積回路装置に関する。
【0002】
【従来の技術】
最近、高度な処理を高速で実行するために、メモリとロジック回路とが同一チップ上に集積化されたシステムLSIまたはロジック混載メモリと呼ばれる半導体集積回路装置が実現されている。
【0003】
図26は、従来の半導体集積回路装置の全体の構成を概略的に示す図である。図26において、半導体集積回路装置1は、所定の処理を実行するロジック回路2と、このロジック回路2が使用するデータを格納するDRAM(ダイナミック・ランダム・アクセス・メモリ)回路3を含む。
【0004】
DRAM回路3は、それぞれが行列状に配列される複数のDRAMメモリセルを有するメモリセルアレイMA0−MA3と、これらのメモリセルアレイMA0−MA3の間の十字形状の中央領域に配置されるDRAM周辺回路DPHを含む。DRAM周辺回路DPHは、このメモリセルアレイMA0−MA3へのアクセス動作およびロジック回路2とDRAM回路3との間のデータの転送を行なう回路ならびに内部電圧を発生する内部電圧発生回路を含む。
【0005】
この半導体集積回路装置1において、ロジック回路2とDRAM回路3の間のデータ転送は、半導体集積回路装置1が形成されるチップ上の内部配線を介して行なわれる。内部データバスは、ピン端子の制限を受けないため、内部データバス幅を大きくとることができ、一度に転送することのできるデータビットの数を多くすることができ、高速のデータ転送が実現される。
【0006】
また、内部配線によりデータバスを構成し、またロジック回路2とDRAM回路3との間の制御信号線も内部配線であり、プリント基板上の配線に比べて、その配線容量は小さく、高速でデータ/信号の転送を行なうことができ、また配線負荷容量が小さいため、小さな電流駆動力で内部配線を駆動することができ、消費電力を大幅に低減することができる。このようなDRAM回路とロジック回路とが混載された半導体集積回路装置においては、DRAM回路の信頼性およびロジック回路の高速性の両方の要件を満足する必要がある。
【0007】
図27(A)は、図26に示すロジック回路2の構成要素であるMOSトランジスタの概略断面構造を示す図である。図27(A)において、このロジック回路2の構成要素であるMOSトランジスタ(以下、ロジックトランジスタLTRと称す)は、半導体基板領域2a表面に形成される高濃度不純物領域2bおよび2cと、これらの不純物領域2bおよび2cの間のチャネル領域上にゲート絶縁膜2eを介して形成されるゲート電極層2dを含む。この絶縁膜ゲート絶縁膜2eは、膜厚Toxlを有する。ロジック回路2は、低消費電力で高速で動作することが要求される。したがって、このロジックトランジスタLTRのゲート絶縁膜2eの膜厚Toxlは、十分薄くされ、このロジックトランジスタのしきい値電圧の絶対値Vthは、十分小さくされる。しきい値電圧の絶対値を小さくすることにより、低電源電圧下においても、このロジックトランジスタLTRを十分深いオン状態に設定し、大きな電流駆動力で内部ノード(信号線)の充放電を行なわせる。
【0008】
図27(B)は、DRAM回路3に含まれるMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)の概略断面構造を示す図である。この図27(B)に示すDRAM回路の構成要素であるMOSトランジスタ(以下、DRAMトランジスタDTRと称す)は、半導体基板領域3a表面に間をおいて形成される高濃度不純物領域3bおよび3cと、これらの不純物領域3bおよび3c間のチャネル領域上にゲート絶縁膜3eを介して形成されるゲート電極層3dを含む。このゲート絶縁膜3eは、膜厚Toxmを有する。
【0009】
DRAMトランジスタDTRのゲート絶縁膜3eの膜厚Toxmは、ロジックトランジスタLTRのゲート絶縁膜2eの膜厚Toxlよりも厚くされる。DRAM回路3においては、選択ワード線には、電源電圧よりも高い昇圧電圧Vppが印加され、またシェアードセンスアンプ構成においてビット線とセンスアンプ回路とを選択的に接続するビット線分離ゲートには、しきい値電圧損失を低減するために、高電圧が同様印加される。これらの高電圧が印加されても、その信頼性が損なわれないようにするために、DRAMトランジスタDTRのゲート絶縁膜3eの膜厚Toxmが、ロジックトランジスタLTRのそれよりも厚くされる。
【0010】
従来、この種の半導体集積回路装置においては、これらのゲート絶縁膜の厚いDRAMトランジスタとゲート絶縁膜の薄いロジックトランジスタを同一チップ上で作り分けるデュアルオキサイド(Dual oxide)プロセスが用いられるようになってきている。このデュアルオキサイドプロセスにおいては、DRAMトランジスタおよびロジックトランジスタのゲート絶縁膜を同一工程で形成した後、次いでDRAMトランジスタをレジストでマスクして、ロジックトランジスタのゲート絶縁膜を薄くする。この後再び、DRAMトランジスタおよびロジックトランジスタのゲート絶縁膜を厚くする。ロジックトランジスタのエッチング時のダメージを小さくし、かつゲート絶縁膜の膜厚の制御性を高くするために、ロジックトランジスタのゲート絶縁膜を一旦エッチングにより薄くした後再びたとえばCVD法により厚くする。
【0011】
DRAM回路においては、DRAM周辺回路DPHおよびメモリセルアレイMA0−MA3に含まれるMOSトランジスタは、すべてDRAMトランジスタで形成する。
【0012】
ロジックトランジスタは、そのしきい値電圧の絶対値が小さいため、オフ状態時におけるリーク電流(オフリーク電流)が大きい。素子数の非常に多いDRAM回路で使用するためには、スタンバイ時におけるDRAM回路のリーク電流が無視できない大きさとなり、ロジックトランジスタをDRAM回路で用いるのは困難であった。
【0013】
また、DRAMトランジスタは、そのゲート絶縁膜3eの膜厚Toxmを厚くしてしきい値電圧の絶対値を高く設定している。一方、後に説明するようなビット線上のメモリセルデータを検知および増幅しかつラッチするセンスアンプ回路は、高感度でかつ高速でセンス動作を行なうことが要求され、MOSトランジスタのしきい値電圧の絶対値を小さくすることが要求される。このような異なるしきい値電圧は、チャネル領域へのイオン注入によるしきい値電圧の調整などにより実現している。
【0014】
【発明が解決しようとする課題】
メモリセルアレイMA0−MA3に含まれるセンスアンプ回路のMOSトランジスタなどのように、小さなしきい値電圧の絶対値が要求されるトランジスタを、上述のように、DRAMトランジスタで構成すると、低しきい値電圧化のために、イオン注入によるしきい値電圧の調整などのために工程数およびマスク数が増加し、半導体集積回路装置のコストを高くするという問題が生じる。
【0015】
また、DRAM周辺回路は、MOSトランジスタのしきい値電圧が比較的高く、ロジック回路に比べて高速動作できないという問題があった。
【0016】
しかしながら、製造プロセスの簡略化のために、低しきい値電圧の(しきい値電圧の絶対値の小さい)ロジックトランジスタを、DRAM回路内の低しきい値電圧MOSトランジスタに対して用いた場合、以下の問題が生じる。
【0017】
DRAM回路においては、不良ビットをスクリーニングするために加速試験が行なわれる。加速試験においては、印加電圧および動作温度を高くする。この加速試験において、メモリセルのビット線に高電圧を印加し、メモリセルキャパシタの電圧加速を行なう。センスアンプ回路は、ビット線に対して設けられており、このセンスアンプ回路にロジックトランジスタを用いた場合、ロジックトランジスタに加速電圧が印加される。ロジックトランジスタはゲート絶縁膜が薄いため、その耐圧が小さく、加速試験時にロジックトランジスタが破壊される可能性がある。このため、加速試験時十分な高電圧をビット線に印加して加速を行なうことができず、比較的低い加速電圧を印加する必要があり、電圧ストレスを十分印加するためにこの加速テストの時間が長くなるという問題が生じる。また、十分にスクリーニングを限られた時間内で行なうことができなくなるという問題が生じる。
【0018】
また、DRAM回路においてロジックトランジスタを用いた場合、このロジックトランジスタは低しきい値電圧MOSトランジスタであり、オフリーク電流が大きく、DRAM回路のスタンバイ電流を十分小さくすることができなくなるという問題がある。
【0019】
それゆえ、この発明の目的は、DRAM回路の信頼性および消費電流を増加させることなくかつ工程数を増加させることのなく高速動作する半導体集積回路装置を提供することである。
【0020】
この発明の他の目的は、工程数を増加させることなく確実にDRAM回路の加速テスト時、十分な高電圧をビット線に印加することのできる半導体集積回路装置を提供することである。
【0021】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、要約すれば、DRAM回路内においても、ワード線ドライブ回路および内部電圧発生回路などの高電圧が印加されるMOSトランジスタを除くMOSトランジスタには、ロジックトランジスタを用いる。
【0022】
すなわち、請求項1に係る半導体集積回路装置は、MOSトランジスタからなるロジックトランジスタを構成要素として含み、所定の処理を実行するロジック回路と、少なくともロジック回路が使用するデータを格納するためのメモリ回路を備える。このメモリ回路は、第1の電圧を受けて動作する第1の回路と、第1の電源電圧よりも高い電圧を受けて動作する第2の回路とを含む。第1の回路は、ロジックトランジスタと少なくともゲート絶縁膜の膜厚が同じ第1種の絶縁ゲート型電界効果トランジスタを構成要素として含み、第2の回路は、ロジックトランジスタよりもゲート絶縁膜の膜厚の厚い第2種の絶縁ゲート型電界効果トランジスタを構成要素として含む。
メモリ回路は、さらに、各々が行列状に配列される複数のメモリセルと、メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対とを有する複数のメモリブロックを含む。これら複数のメモリブロックは行および列方向に配列される。
このメモリ回路が、さらに、列方向に隣接するメモリブロックに共有されるようにメモリブロックの列のビット線対に対応して配置される複数のセンスアンプ回路を含む。これらの複数のセンスアンプ回路の各々は第1種の絶縁ゲート型電界効果トランジスタで構成される。
この請求項1に係る半導体集積回路装置はさらに、ビット線対と対応のセンスアンプ回路との間に配置され、加速テストモード時ビット線対と対応のセンスアンプ回路とを分離するための複数のビット線分離ゲートとを備える。これらのビット線分離ゲートは、第2種の絶縁ゲート型電界効果トランジスタで構成される。
【0034】
請求項2に係る半導体集積回路装置は、請求項1の装置がさらに、各ビット線対に対して設けられ、活性化時ビット線イコライズ電圧を対応のビット線対へ伝達するための複数のビット線イコライズ回路と、加速テストモード時、ビット線イコライズ回路を活性状態としかつビット線イコライズ電圧を高くするためのテスト制御回路をさらに備える。このビット線イコライズ回路は第2種の絶縁ゲート型電界効果トランジスタで構成される。
【0035】
請求項3に係る半導体集積回路装置は、請求項1のメモリ回路が、さらに、センス電源線と、所定数のセンスアンプ回路ごとに設けられかつ第2種の絶縁ゲート型電界効果トランジスタで構成され、導通時センス電源線とセンス電源線とを接続するための複数のセンスドライブトランジスタを備える。
【0038】
請求項4に係る半導体集積回路装置は、請求項1のセンスアンプ回路が、列方向に隣接するメモリブロック間の領域に配置される。センスアンプドライブトランジスタはセンスアンプ回路配置領域と行方向に隣接するメモリブロック間の領域との交差領域に配置される。
【0039】
請求項5に係る半導体集積回路装置は、MOSトランジスタからなるロジックトランジスタを構成要素として含み、所定の処理を実行するロジック回路と、少なくともロジック回路が使用するデータを格納するためのメモリ回路を備える。このメモリ回路は、第1の電圧を受けて動作する第1の回路と、第1の電源電圧よりも高い電圧を受けて動作する第2の回路とを含む。第1の回路は、ロジックトランジスタと少なくともゲート絶縁膜の膜厚が同じ第1種の絶縁ゲート型電界効果トランジスタを構成要素として含み、第2の回路は、ロジックトランジスタよりもゲート絶縁膜の膜厚の厚い第2種の絶縁ゲート型電界効果トランジスタを構成要素として含む。
メモリ回路は、各々が行列状に配列される複数のメモリセルと、メモリセルの各列に対応して配列される複数のビット線対とを含みかつ行および列方向に整列して配置される複数のメモリブロックを含む。複数のメモリブロックは、互いに分離される複数の第1導電型の第1の基板領域に形成され、各第1の基板領域は、第2導電型の第2の基板領域に取囲まれるように形成される。第2の基板領域は列方向に隣接するメモリブロック間の領域において第1導電型の第3の基板領域により分離される。
【0040】
この請求項5に係る半導体集積回路装置は、さらに、各メモリブロックの各列に対応して配置されかつ第1の基板領域内に形成され、導通時対応の列のビット線の所定電圧レベルにイコライズするためのイコライズ用絶縁ゲート型電界効果トランジスタと、各メモリブロックの各列に対応してイコライズ用絶縁ゲート型電界効果トランジスタの形成領域と第3の基板領域との間に第1の基板領域内に形成され、導通/非導通のいずれかの状態にせてされるビット線分離用絶縁ゲート型電界効果トランジスタと、列方向に隣接するメモリブロックの列に対応して設けられ、活性化時対応の列のビット線電位を差動増幅するための複数のセンスアンプ回路を備える。このセンスアンプ回路の各々は、第3の基板領域を列方向に沿って第1および第2の分割領域に分割するように行方向に延在して配置される第2導電型の第4の基板領域内に形成される第1のセンスアンプ用絶縁ゲート型電界効果トランジスタと、第1の分割領域に形成される第2のセンスアンプ絶縁ゲート型電界効果トランジスタとを含む。
【0041】
この請求項5に係る半導体集積回路装置は、第2の分割領域にセンスアンプ回路に対応して配置されかつ列選択信号に応答して対応のセンスアンプ回路を内部データ線に接続するための列選択ゲート用絶縁ゲート型電界効果トランジスタをさらに含む。この列選択ゲート用絶縁ゲート型電界効果トランジスタならびに第1および第2のセンスアンプトランジスタは、ロジックトランジスタとゲート絶縁膜の膜厚が同じであり、またビット線イコライズ用絶縁ゲート型電界効果トランジスタおよびビット線分離絶縁ゲート型電界効果トランジスタは、ロジックトランジスタよりもゲート絶縁膜の膜厚が厚い。
【0042】
請求項6に係る半導体集積回路装置は、請求項5の装置がさらに、加速テストモード時、ビット線イコライズ用絶縁ゲート型電界効果トランジスタを導通状態としかつビット線イコライズ電圧を高くするためのテスト制御回路をさらに備える。このビット線イコライズ用絶縁ゲート型電界効果トランジスタは第2種の絶縁ゲート型電界効果トランジスタで構成される。
【0043】
請求項7に係る半導体集積回路装置は、請求項5のメモリ回路がさらに、行方向に隣接するメモリブロック間の領域とセンスアンプ回路配置領域との交差領域において、第3の基板領域に形成され、導通時対応のセンスアンプ回路へ第1の電源供給電圧を伝達する第1のセンスアンプドライブ用絶縁ゲート型電界効果トランジスタと、第1の分割領域に形成され、導通時対応のセンスアンプ回路へ第2の電源供給電圧を伝達する第2のセンスアンプドライブ用絶縁ゲート型電界効果トランジスタを備える。第1および第2のセンスアンプドライブ用絶縁ゲート型電界効果トランジスタは、第2種の絶縁ゲート型電界効果トランジスタである。
【0044】
DRAM回路内において、高電圧が印加されるトランジスタ以外はロジックトランジスタで構成される。したがって、DRAM回路内において、高電圧が印加されるMOSトランジスタはDRAMトランジスタで構成され、高電圧が印加されても、その耐圧は十分に保証されており、信頼性が保証される。また、ロジックトランジスタをDRAM回路内で使用することにより、高速動作性が保証される。
【0045】
センスアンプ回路をロジックトランジスタで構成することにより、センスアンプ回路をロジック回路形成時同時に形成することができ、マスク数および工程数の増加を抑制することができる。
【0046】
またビット線分離トランジスタをセンスアンプ回路とビット線イコライズ回路との間に設けることにより、加速試験時、センスアンプとビット線とを分離して、イコライズ回路からビット線へ高電圧を印加することができ、センスアンプ回路のロジックトランジスタに悪影響を及ぼすことなくビット線に十分高い加速電圧を印加することができる。
【0047】
また、センスアンプドライブのバックゲートバイアスを深くすることにより、オフリーク電流を防止することができる。
【0048】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体集積回路装置の全体の構成を概略的に示す図である。図1において、この半導体集積回路装置1は、ロジックトランジスタLTRを構成要素とするロジック回路2と、周辺回路がロジック回路2のロジックトランジスタと同一製造工程で形成されるロジックトランジスタLTRを構成要素として含むDRAM回路3を含む。
【0049】
このDRAM回路3は、DRAM回路3の配置領域の4分割領域に配置され、各々が行列状に配列される複数のメモリセルを有するメモリセルアレイMA0−MA3と、メモリセルアレイMA0−MA3それぞれに対応して配置され、対応のメモリセルアレイのアドレス指定された行(ワード線)を選択状態へ駆動するためのロウデコーダ4a−4dと、メモリセルアレイMA0−MA3それぞれに対応して設けられ、アドレス指定された列を選択するための列選択信号を生成するコラムデコーダ5a−5dと、コラムデコーダ5a−5dそれぞれに対応して設けられ、対応のコラムデコーダ5a−5dにより選択された列とデータの授受を行なうプリアンプ/ライトドライバ6a−6dと、DRAM回路3の中央部に配置され、これらのメモリセルアレイMA0−MA3へのアクセス動作を制御する制御回路8を含む。
【0050】
制御回路8は、ロジック回路2から与えられる制御信号(コマンド)に従ってDRAM回路3の内部動作を制御するための制御信号を生成する。
【0051】
DRAM回路3は、さらに、ロウデコーダ4aおよび4cの間の領域に配置される電源系回路7aと、ロウデコーダ4bおよび4dの間の領域に配置される電源系回路7cと、プリアンプ/ライトドライバ6aおよび6bの間の領域に配置される電源系回路7bと、プリアンプ/ライトドライバ6cおよび6dの間の領域に配置される電源系回路7dを含む。電源系回路7a−7dは、外部から与えられる電源電圧を降圧してアレイ電源電圧を生成する降圧回路、選択ワード線上に伝達される高電圧Vppを生成する昇圧回路、基板バイアスなどに使用される負電圧VBBを発生する負電圧発生回路、ビット線プリチャージ/イコライズ電圧VBLを生成するビット線プリチャージ電圧発生回路、およびメモリセルキャパシタのセルプレートに与えられるセルプレート電圧VCPを生成するセルプレート電圧発生回路を含む。
【0052】
このDRAM周辺回路において、コラムデコーダ5a−5d、プリアンプ/ライトドライバ6a−6dおよび制御回路8が、構成要素として、ロジックトランジスタLTRを含む。ロジックトランジスタは、前述のごとく、ゲート絶縁膜の膜厚が薄く、しきい値電圧の絶対値が小さい。したがって、これらの制御回路8、コラムデコーダ5a−5d、プリアンプ/ライトドライバ6a−6dに構成要素としてロジックトランジスタを利用することにより、これらの回路部分を、低電源電圧下で高速動作させることができる。コラムデコーダ5a−5dおよびプリアンプ/ライトドライバ6a−6dは列選択動作時に動作する列系回路であり、その数は、行選択に関連するメモリセルアレイ内に設けられる回路およびロウデコーダに含まれる単位デコード回路の数に比べて少ない。したがって、これらのコラムデコーダ5a−5d、プリアンプ/ライトドライバ6a−6dおよび制御回路8にロジックトランジスタLTRを利用しても、その数が少ないため、オフリーク電流は小さく、スタンバイ状態時における消費電流の増大は特に問題は生じない。
【0053】
メモリセルアレイMA0−MA3およびロウデコーダ4a−4dには、ゲート絶縁膜の厚いDRAMトランジスタを利用する。これにより、選択ワード線上に昇圧電圧VPPが印加されても、確実にその耐圧特性を保証することができる。
【0054】
電源系回路7a−7dにおいては、外部電源電圧を受ける場合、比較的高電圧が印加される。また、電源系回路7a−7dは、正確な電圧レベルの内部電圧を安定に生成する必要があり、これらの電源系回路は、実質的に、アナログ動作(カレントミラー動作およびソースフォロアモード動作等)を行なっており、オフリーク電流の影響を抑制して正確な内部電圧発生動作を保証するために、しきい値電圧の絶対値の大きなDRAMトランジスタを使用する。これにより、安定に所望の電圧レベルの内部電圧を生成することができる。
【0055】
ロジック回路2およびDRAM周辺回路の列系回路および制御回路8には、同一製造工程で形成されるロジックトランジスタを構成要素として利用する。同一工程で形成されるMOSトランジスタは、そのゲート絶縁膜の膜厚、膜の材料、およびゲート電極層の膜厚および材料、チャネル領域の不純物濃度プロフィール、およびしきい値電圧が同じとなる。
【0056】
以上のように、この発明の実施の形態1に従えば、DRAM回路の列系回路および制御回路を、ロジック回路のMOSトランジスタと同一製造工程で形成されるロジックトランジスタで構成しており、スタンバイ状態時におけるリーク電流を増大させることなく低電源電圧下でも高速動作するDRAM回路を実現することができる。すなわち、オフリーク電流量が問題とならず、かつ高電圧が印加されない回路を、ロジック回路と同一製造工程で形成されるMOSトランジスタを使用しているため、スタンバイ電流を許容値以下に維持して高速動作するDRAM回路を得ることができ、応じて高速動作する半導体集積回路装置を実現することができる。
【0057】
[実施の形態2]
図2は、この発明の実施の形態2に従う半導体集積回路装置の全体の構成を概略的に示す図である。この図2に示す半導体集積回路装置1においては、メモリセルアレイMA0−MA3の各々が、行方向に延在するセンスアンプ帯SABにより複数のメモリブロックMBに分割される。センスアンプ帯SABは、メモリブロックの各列に対応して設けられるセンスアンプ回路を含む。このセンスアンプ回路を、ロジック回路2に含まれるロジックトランジスタLTRと同一工程で作製されるMOSトランジスタで構成する。
【0058】
コラムデコーダ5a−5dは、それぞれ対応のメモリセルアレイMA0−MA3に含まれるメモリブロックMBに共通に設けられる。DRAM回路3においては、メモリセルアレイMA0−MA3において、選択時たとえば128ビットのメモリセルが同時に選択される。したがって、コラムデコーダ5a−5dそれぞれに含まれる単位デコード回路の数は、ロウデコーダ4aに含まれる単位ロウデコード回路の数よりも十分少ない。先の実施の形態1と同様、この列系回路であるコラムデコーダ5a−5dおよびプリアンプ/ライトドライバ6a−6dを、ロジック回路2の構成要素であるロジックトランジスタと同じロジックトランジスタで構成することにより、オフリーク電流の増加を抑制しつつ高速動作が実現される。また制御回路8は、実施の形態1と同様、ロジックトランジスタで構成され、ロジック回路2からの制御信号およびアドレス信号に従って高速で動作する。
【0059】
ロウデコーダ4a−4dおよび電源系回路7a−7dがDRAMトランジスタで構成されるのは、実施の形態1と同様である。
【0060】
センスアンプ帯SABに含まれるセンスアンプ回路を、ロジックトランジスタで形成することにより、このセンスアンプ回路の構成要素であるMOSトランジスタのしきい値調整のためのイオン注入工程が不要となり、マスク数および工程数を低減することができる。メモリブロックMBに含まれるメモリセルは、DRAMトランジスタで構成される。
【0061】
図3は、この発明の実施の形態2における1つのセンスアンプ回路に関連する部分の構成を示す図である。図3において、センスアンプ帯SABは、メモリブロックMBLおよびMBRにより共有される。センスアンプ帯SABにおいては、センスアンプ回路13と、列選択信号Yに従ってセンスアンプ回路13を図示しない内部データ線IOおよび/IOに接続する列選択ゲート14が設けられる。
【0062】
センスアンプ回路SAに対応して、メモリブロックMBLにおいてはビット線BLLおよびZBLLが配設され、またメモリブロックMBRにおいては、ビット線BLRおよびZBLRが配置される。これらのビット線BLLおよびZBLLとビット線BLRおよびZBLRと図示しないワード線WL(サブワード線)の交差部に対応してメモリセルMCが配置される。図3におていは、メモリブロックMBRにおいて、ワード線WLと補のビット線ZBLRの交差部に対応して配置されるメモリセルMCを代表的に示す。このメモリセルMCは、セルプレート電極にセルプレート電圧VCPを受けて情報を記憶するメモリセルキャパシタCmと、ワード線WL上の電圧に応答して導通しメモリセルキャパシタCmをビット線ZBLRに接続するメモリトランジスタMTを含む。このメモリトランジスタMTには、ワード線WL上には選択時、昇圧電圧VPPが印加されるため、ゲート絶縁膜の厚いDRAMトランジスタが用いられる。
【0063】
ビット線BLLおよびZBLLに対しては、ビット線イコライズ指示信号BLEQLの活性化時導通し、ビット線イコライズ電圧VBLをビット線BLLおよびZBLLに伝達するビット線イコライズ回路11lと、ビット線イコライズ指示信号BLILに従ってビット線BLLおよびZBLLをセンスアンプ回路13に接続するビット線分離ゲート12lが設けられる。
【0064】
ビット線BLRおよび/BLRに対して、同様ビット線イコライズ指示信号BLEQRの活性化時導通しビット線プリチャージ電圧VBLをビット線BLRおよびZBLRに伝達するビット線イコライズ回路11rと、ビット線分離指示信号BLRに従ってビット線BLRおよびZBLRをセンスアンプ回路13に接続するビット線分離ゲート12rが設けられる。
【0065】
ビット線イコライズ回路11lは、ビット線イコライズ指示信号BLEQLに応答して導通しビット線BLLおよびZBLLをイコライズするイコライズ用NチャネルMOSトランジスタNT3と、ビット線イコライズ指示信号BLEQLに応答してビット線プリチャージ電圧VBLをビット線BLLおよびZBLLに伝達するビット線プリチャージ用NチャネルMOSトランジスタNT1およびNT2を含む。
【0066】
ビット線分離ゲート12lは、ビット線分離指示信号BLILがHレベルのとき導通し、ビット線BLLおよびZBLLをそれぞれセンスノードSaおよびSbに接続するNチャネルMOSトランジスタNT7およびNT8を含む。
【0067】
ビット線イコライズ回路11rは、ビット線イコライズ指示信号BLEQRに応答して導通しビット線BLRおよびZBLRにプリチャージ電圧VBLを伝達するプリチャージ用NチャネルMOSトランジスタNT4およびNT5と、ビット線イコライズ指示信号BLEQRに応答して導通し、ビット線BLRおよびZBLRを接続するイコライズ用NチャネルMOSトランジスタNT6を含む。
【0068】
ビット線分離ゲート12rは、ビット線分離指示信号BLIRがHレベルのとき導通しビット線BLRおよびZBLRをそれぞれセンスのとSaおよびSbに接続するNチャネルMOSトランジスタNT9およびNT10を含む。
【0069】
ビット線イコライズ回路11lおよび11rを、それぞれ、ビット線BLLおよびZBLLの対およびビット線BLRおよびZBLRの対に設けることにより、これらのビット線BLL,ZBLL,BLRおよびZBLRのプリチャージ/イコライズを高速に行なうことができ、いわゆるRASプリチャージ時間tRPを短くすることができ、サイクル時間を短縮することができる。
【0070】
ビット線イコライズ指示信号BLEQLおよびBLEQRは、プリチャージ電圧VBLを高速でビット線BLL,BLR、ZBLL,ZBLRに伝達するため、アレイ電源電圧Vccsよりも高い電圧レベルに設定される。したがって、これらのビット線イコライズ回路11l,11rに含まれるMOSトランジスタNT1−NT6は、DRAMトランジスタで構成される。またこれらのMOSトランジスタNT1−NT6のしきい値電圧を安定化させるため、これらのバックゲートへは、負電圧VBBが印加される。バックゲートバイアス電圧VBBは、またメモリセルトランジスタMTのバックゲートへも与えられる。
【0071】
ビット線分離ゲート12lおよび12rは、センスアンプ回路13に対し読出電圧を高速で伝達し、またセンスアンプ回路13により増幅されたデータをメモリセルに再書込するため、昇圧電圧VPPレベルのビット線分離信号BLILまたはBLIRを受ける。したがって、これらのビット線分離ゲート12lおよび12rのMOSトランジスタはNT7−NT10は、DRAMトランジスタで構成される。これらのMOSトランジスタNT7−NT10のバックゲートへは、また負のバイアス電圧VBBが印加される。
【0072】
センスアンプ回路13は、交差結合されたPチャネルMOSトランジスタPQ1およびPQ2と、交差結合されたNチャネルMOSトランジスタNQ1およびNQ2を含む。MOSトランジスタPQ1およびNQ1が、センスノードSbを入力ノードとし、センスノードSaを出力ノードとするCMOSインバータを構成し、MOSトランジスタPQ2およびNQ2が、センスノードSaを入力ノードとし、センスノードSbを出力ノードとするCMOSインバータを構成する。
【0073】
センスアンプ回路13のMOSトランジスタPQ1,NQ1,PQ2,NQ2は、センス感度およびセンス速度の観点から、そのしきい値電圧の絶対値はできるだけ小さいのが望ましい(微小電位を高速で増幅することができる)。したがって、このセンスアンプ回路13には、ロジックトランジスタがMOSトランジスタPQ1,NQ1,PQ2,NQ2として用いられる。できるだけしきい値電圧の絶対値を小さくするため、MOSトランジスタPQ1,PQ2のバックゲートへは、アレイ電源電圧Vccsが与えられ、MOSトランジスタNQ1,NQ2のバックゲートへは、接地電圧Vssが与えられる。
【0074】
列選択ゲート14は、列選択信号Yに応答してセンスノードSbおよびSaをそれぞれ内部データ線/IOおよびIOに伝達するNチャネルMOSトランジスタNQ3およびNQ4を含む。これらの列選択ゲート14は、できるだけ高速でかつしきい値電圧の損失を伴うことなく内部データ線IO,/IOとセンスノードSbおよびSaの間でデータ信号の転送を行なう必要がある。したがって、この列選択ゲート14には、MOSトランジスタNQ3およびNQ4として、ロジックトランジスタが用いられる。
【0075】
MOSトランジスタNQ3およびNQ4のバックゲートへは、また、そのしきい値電圧をできるだけ小さくするため接地電圧Vssが与えられる。
【0076】
図3に示すように、センスアンプ回路13にロジックトランジスタを利用することにより、センスアンプ回路をロジック回路形成工程と同一工程で形成することができる。したがって、センスアンプ回路13にDRAMトランジスタを使用して、そのしきい値電圧を調整するためのイオン注入を行なう工程が不要となり、マスク数および工程数を低減することができる。
【0077】
なお、センスアンプ回路13へ与えられるアレイ(センス)電源電圧Vccsは、約2.0Vであり、ロジック回路の動作電源電圧は、1.8Vである。したがって、このセンスアンプ回路13に、ロジック回路の構成要素であるロジックトランジスタと同一ゲート絶縁膜膜厚のトランジスタを用いても、それらのゲートに印加される電圧は、ほぼロジック回路の動作電源電圧と同程度であるため、十分に耐圧特性は保証される。
【0078】
図4は、1つのメモリセルアレイの構成を概略的に示す図である。メモリセルアレイMA(MA0−MA3)は、複数のメモリ行ブロックMB♯0−MB♯nに分割される。メモリ行ブロックMB♯0−MB♯nの各々は、行方向に整列して配置される複数のメモリサブアレイを含む。すなわち、メモリ行ブロックMB♯iは、行方向に整列して配置されるメモリサブアレイMSAi0−MSAipを含む。
【0079】
メモリ行ブロックMB♯0−MB♯nそれぞれに対応して、行アドレス信号をデコードするロウデコード回路RD0−RDnが設けられる。メモリ行ブロックMB♯i(i=0−n)においては、メモリサブアレイMSAi0−MSAipに共通に、ロウデコード回路RDiからの行選択信号を伝達するメインワード線MWLが行方向に延在して配置される。
【0080】
メモリサブアレイMSAi0−MSAip各々は、メモリセルの各行に対応して配置され、各々に対応の行のメモリセルが接続するサブワード線SWLを含む。メモリサブアレイMSAi0−MSAipそれぞれに、ワード線サブデコーダSDi0−SDiqが設けられる。メモリサブアレイMSAijの両側にワード線サブデコード回路が交互に配置される。サブデコーダは、図4において、メモリセルアレイMSA10およびMSA11に対して示すように、対応のメインワード線MWL上の信号電位に応答して、隣接するメモリサブアレイ内のサブワード線をともに選択状態へ駆動するワード線サブデコード回路を含む。このサブワード線ドライブ回路が、列方向に、メモリサブアレイの両側に交互に配置され、これによりワード線サブデコード回路のピッチ条件を緩和する。
【0081】
列方向に隣接するメモリ行ブロックの間にセンスアンプ帯SAB1−SABnが配置され、メモリ行ブロックMB♯0およびMB♯nの外側に、またセンスアンプ帯SAB0およびSABn+1がそれぞれ配置される。このセンスアンプ帯SAB1−SABnにおいて、図3に示す構成が、各対応のメモリサブアレイの各列(ビット線対)に対して設けられる。
【0082】
図5は、センスアンプ帯の回路のレイアウトを概略的に示す図である。メモリサブアレイMSALおよびMSARは、P型ウェル20lおよび20rにそれぞれ形成される。これらのPウェル20lおよび20r上に、メモリセルMCが配列される。
【0083】
Pウェル20lおよび20rは、列方向において、ボトムNウェル(ボトムNウェルに達するウォール領域)21lおよび21rにより互いに分離される。このボトムNウェル21lおよび21rの間に、P型基板領域が配置され、このP型基板領域表面部が中央部に配列されるNウェル23によりP型基板領域22lおよびP型基板領域22rに分割される。
【0084】
Pウェル20lおよび20rには、負電圧VBBがバイアス電圧として印加され、メモリセルトランジスタのしきい値電圧の安定化を図る。一方、ボトムNウェル21lおよび21rには、高電圧VPPが印加され、P型基板領域22lおよび22rは、接地電圧Vssが印加される。Nウェル23には、アレイ電源電圧Vccsが印加される。
【0085】
このPウェル20l表面に、ボトムNウェル(ウォール領域)21l近傍に、図3に示すイコライズ用NチャネルMOSトランジスタNT1−NT3が形成される。イコライズ用NチャネルMOSトランジスタNT1−3に近接して、Pウェル20l表面に、図3に示すビット線分離ゲートのMOSトランジスタNT7およびNT8が形成される。
【0086】
基板領域22l表面には、列選択ゲート14に含まれるMOSトランジスタNQ3およびNQ4が形成され、基板領域22rに、図3に示すセンスアンプ回路14のNチャネルMOSトランジスタNQ1およびNQ2が形成される。
【0087】
中央のNウェル23には、図3に示すセンスアンプ回路13のPチャネルMOSトランジスタPQ1およびPQ2が形成される。
【0088】
MOSトランジスタNQ1−NQ4およびMOSトランジスタPQ1およびPQ2は、ロジックトランジスタであり、ゲート絶縁膜は薄い。これらのセンスアンプ回路のMOSトランジスタは、しきい値電圧の絶対値はできるだけ小さい方が望ましいため、これらの基板領域22lおよび22rを接地電圧Vssにバイアスし、またNウェル23を、アレイ電源電圧Vccsにバイアスする。ビット線分離ゲート用MOSトランジスタNT7−10およびイコライズ用MOSトランジスタNT1−NT6は、DRAMトランジスタであり、メモリセルと同一のPウェル領域内に形成され、そのバックゲートに負電圧VBBを受ける。
【0089】
図6は、図5に示すライン5A−5Aに沿った断面構造を示す図である。図6に示すように、ボトムNウェル21lは、列方向において、Pウェル20lを取囲むように形成され、またボトムNウェル21rも、Pウェル20rを列方向において取囲むように形成される。このボトムNウェル21lおよび21rは、P型基板22内に埋込まれており、高電圧VPPにボトムNウェル21lおよび21rをバイアスすることにより、放射線輻射または基板電流による電子−正孔対発生時においても、確実に、電子をボトムNウェル21lおよび21rで吸収することができ、Pウェル20lおよび20rに形成されるメモリセルのキャパシタにノイズにより発生した電子が蓄積されるのを防止することができ、ソフトエラーの発生を防止する。
【0090】
Pウェル20lおよび20rは、それぞれ、メモリセルが形成される領域20lmおよび20rmと、周辺回路のビット線プリチャージ回路11lおよび11rならびにビット線分離ゲート12lおよび12rが形成される周辺領域20lpを含む。ボトムNウェル21lおよび21rを列方向において分離することにより、センスアンプ回路および列選択回路の構成要素であるロジックトランジスタを形成しかつそのしきい値電圧の絶対値を小さくすることができる。
【0091】
また、ボトムNウェル21lおよび21rを、列方向において分離するため、その表面にまで延在するウォール領域(ボトムNウェルの終端領域)においては、トランジスタは形成されない。ウォール領域は、通常のNウェルであり、ボトムウェル形成後に形成される。したがって、ビット線分離ゲートおよびイコライズ回路を構成するMOSトランジスタと列選択ゲートおよびセンスアンプ回路を構成するNチャネルMOSトランジスタとの間の距離を、このボトムNウェル21lおよび21rのウォール領域(終端領域)により大きくすることができる。したがって、DRAMトランジスタおよびロジックトランジスタの間の距離を十分とることができ、ゲート絶縁膜の膜厚が異なり、この領域において段差が大きい場合においても、パターニング時露光光のハレーションなどの影響を受けることなく正確にレジストパターンを形成することができ、またエッチング時、この段差領域における照射イオンの反射によるオーバーエッチングが生じるのを防止することができ、正確に所望の特性(パターンおよびフィーチャサイズ、ゲート絶縁膜膜厚)を有するDRAMトランジスタおよびロジックトランジスタを、比較的近接した領域内に形成することができる。
【0092】
なお、ボトムNウェル21lおよび21rは、アレイ電源電圧Vccsにバイアスされてもよい。ただし、後に説明するサブワードドライバ配置のために、高電圧VPPにバイアスされたNウェルは必要となる。Pウェル20lおよび20rとボトムNウェル21lおよび21rが逆バイアス状態にあり、かつボトムNウェルにより基板電流によるインパクトイオンまたは放射線照射による電子が吸収される電圧レベルに、このボトムNウェルがバイアスされればよい。
【0093】
図7は、サブデコーダSD00−SDnpに含まれるワード線サブデコード回路の構成を示す図である。図7において、ワード線サブデコード回路は、メインワード線ZMWL上の信号が接地電圧レベルのとき導通し、サブデコード信号SDをサブワード線SWL上に伝達するPチャネルMOSトランジスタPT1と、メインワード線ZMWL上の信号がHレベルのとき導通し、サブワード線SWLを接地電圧レベルに駆動するNチャネルMOSトランジスタNT15と、サブデコード信号ZSDがHレベルのとき導通し、サブワード線SWLを接地電圧レベルに放電するNチャネルMOSトランジスタNT16を含む。
【0094】
これらのMOSトランジスタPT1、NT15およびNT16は、サブデコード信号SDが、振幅が昇圧電圧VPPレベルであり、DRAMトランジスタで構成される。サブデコード信号ZSDは、サブデコード信号SDと相補な信号であり、振幅0−Vccsを有する。
【0095】
メインワード線ZMWLは、1つのメモリサブアレイにおいて複数のサブワード線に対して1つのメインワード線が設けられており、サブデコード信号SDにより、複数のサブワード線のうち1つを選択する。メインワード線ZMWLが非選択状態の昇圧電圧VPPレベルのとき、MOSトランジスタPT1が非導通状態であり、一方MOSトランジスタNT15が導通状態となり、サブワード線SWLは、サブデコード信号SDの論理レベルにかかわらず、接地電圧レベルに保持され、非選択状態に維持される。
【0096】
メインワード線ZMWLが選択状態の接地電圧へ駆動されると、MOSトランジスタPT1が導通し、またMOSトランジスタNT15が非導通状態となる。サブデコード信号SDが接地電圧レベルのとき、MOSトランジスタPT1は、サブワード線SWLを接地電圧レベルにまで駆動することができない(しきい値電圧分の電圧降下がこのMOSトランジスタPT1において生じる)。サブワード線SWLがフローティング状態となるのを防止するため、サブデコード信号ZSDがHレベルとなり、MOSトランジスタNT16をオン状態としてサブワード線SWLを接地電圧レベルに維持する。
【0097】
サブデコード信号SDが選択状態の高電圧(昇圧電圧)VPPレベルのとき、MOSトランジスタPT1を介してサブワード線SWLへ高電圧VPPが伝達される。このときにはデコード信号ZSDはLレベルであり、MOSトランジスタNT16は非導通状態にある。ワード線サブデコード回路には高電圧VPPが印加され、またサブデコード信号SDの振幅が高電圧VPPレベルであり、またメインワード線ZMWLも高電圧VPPレベルの振幅を有する。したがって、これらの行選択に関連する回路(ロウデコーダを含む)は、DRAMトランジスタで構成される。
【0098】
図8は、図7に示すワード線サブデコード回路のレイアウトを概略的に示す図である。図8において、メモリセルが、Pウェル20uおよび20d表面に形成される。これらのPウェル20uおよび20dが、行方向に整列しており、バイアス電圧VBBが印加される。これらのPウェル20uおよび20dは、サブデコーダ帯を配置するために、ボトムNウェル21により行方向において分離される。
【0099】
Pウェル20uおよび20dの、サブデコーダ帯に近接する領域に、サブワード線を放電するためのNチャネルMOSトランジスタNT15およびNT16が形成される。これらのPウェル20uおよび20dの間のボトムNウェル21表面に、PチャネルMOSトランジスタPT1が形成される。また、MOSトランジスタNT15およびNT16のバックゲートは負電圧VBBにバイアスされる。一方、PチャネルMOSトランジスタPT1のバックゲートは、高電圧VPPにバイアスされる。
【0100】
図9は、図8のライン8A−8Aに沿った断面構造を概略的に示す図である。ボトムNウェル21は、P基板22表面に形成される。このボトムNウェル21表面に、互いに分離してPウェル20uおよび20dが形成される。Pウェル20uおよび20dの間の領域で、ボトムNウェル21は、その表面が露出するように形成される。これらのPウェル20uおよび20dは、メモリセルが表面に形成されるメモリセル領域20umおよび20dmと、サブデコーダ帯に近い領域にありサブデコーダを形成するサブデコーダトランジスタ形成領域20upおよび20dpを、それぞれ、含む。
【0101】
この構成の場合、ワード線サブデコード回路のMOSトランジスタNT15およびNT16を、メモリセル形成領域と同じウェル領域内に形成することができ、別にウェル領域を形成する必要がなく、サブデコーダ帯の占有面積を低減することができる。ワード線サブデコード回路の放電用のMOSトランジスタNT15およびNT16のバックゲートは、接地電圧Vssにバイアスされてもよい。この場合には、図9に示すボトムNウェル21のサブデコーダ帯の真ん中の領域に、Pウェルをさらに形成し、このPウェルを接地電圧がバイアスする。この場合には、PチャネルMOSトランジスタPT1が、この接地電圧にバイアスされたPウェルの両側のボトムNウェル領域内に形成される。
【0102】
以上のように、この発明の実施の形態2に従えば、センスアンプ回路および列選択ゲートをロジックトランジスタで構成しているため、センスアンプトランジスタのしきい値電圧調整のためのマスクおよび工程が不要となり、DRAM回路の製造工程が簡略化される。
【0103】
また、列方向において、メモリセル配置のためのPウェルを取囲むボトムNウェルを分離して基板領域を露出させて、そこにセンスアンプ回路および列選択ゲートを配置しているため、複雑な構成を利用することなく容易にロジックトランジスタを形成し、かつバックゲートバイアスを、所望の電圧レベルに設定して低しきい値電圧のロジックトランジスタの特性を十分に活かすことができる。
【0104】
[実施の形態3]
図10は、この発明の実施の形態3に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図10においては、2つのメモリ行ブロックMB♯aおよびMB♯bの間のセンスアンプ帯SABの構成を概略的に示す。センスアンプ帯SABにおいては、メモリ行ブロックMB♯aおよびMB♯bの各ビット線対に対応して設けられるセンスアンプ回路を含むセンスアンプ回路群SKGが配置される。センスアンプ回路群SKGに含まれるセンスアンプ回路のソースノードは、先の図3に示すように、Pドライブ信号線S2PおよびNドライブ信号線S2Nに結合される。
【0105】
Pドライブ信号線S2PおよびNドライブ信号線S2Nと平行にセンス(アレイ)電源線Vccsおよびセンス接地線Vssが配設される。
【0106】
センスアンプ帯SABにおいてさらに、行方向に隣接するメモリサブアレイ間のワード線サブデコーダ配置領域SWD♯0−SWD♯qと交差する領域において、センスアンプ活性化信号ZSOPの活性化に応答して導通するPチャネルMOSトランジスタPSD0−PSDqがセンス電源線VssとPドライブ信号線S2Pの間に配設される。また、センス接地線VssとNドライブ信号線S3Nの間に、センスアンプ活性化信号SONの活性化に応答して導通するNチャネルMOSトランジスタNSD0−NSDqが配設される。
【0107】
Pドライブ信号線S2PおよびNドライブ信号線S2Nによりセンスアンプ回路のソースノードを共通に接続することにより、センスアンプ回路のソースノードに電位分布が生じるのを抑制し、各センスアンプ回路のセンス動作条件を同一とする。また、センスアンプドライブ用のMOSトランジスタPSD0−PSDqおよびNSD0−NSDqをセンスアンプ帯とサブワード帯との交差領域(十字帯)に分散して配置させることにより、この領域にはメモリセルが存在しないため、比較的ゲート幅の大きなMOSトランジスタを余裕を持って配置させることができ、センスアンプ回路の充放電電流を十分余裕を持って供給することができる。
【0108】
センスアンプドライブトランジスタPSD0−PSDqおよびNSD0−NSDqは、スタンバイ状態時、オフリーク電流を十分小さくする必要がある。これは、センスドライブ信号線S2PおよびS2Nが、イコライズ回路SEQにより、ビット線と同様の中間電圧レベルにプリチャージされるためである。センスアンプ回路においては、図3に示すようにドライブ信号線S2PおよびS2Nが中間電圧VBLレベルにプリチャージされた場合、MOSトランジスタPQ1,PQ2,NQ1,NQ2は、ゲート、ドレインおよびソースがすべて同一電圧レベルとなり、オフリーク電流は流れない。
【0109】
センスアンプドライブトランジスタの合計の数は、センスアンプ帯の数とサブデコーダ帯の数の積となり、かなり大きな数となり、その合計のゲート幅が大きくなるため、ドライブトランジスタPSD0−PSDqおよびNSD0−NSDqは、そのしきい値電圧を絶対値を高くして、オフリーク電流を低減する必要がある。
【0110】
図11は、この発明の実施の形態3におけるセンスアンプドライブトランジスタの配置を概略的に示す図である。図11において、メモリセルが、Pウェル20lu,20ru,20ld,20rdに形成される。これらのPウェル20lu,20ru,20ldおよび20rdには、先の実施の形態2において図5に示すように、負電圧VBBが印加される。行方向に整列するPウェル下部には、ボトムNウェル21lおよび21rがそれぞれ形成される。列方向に隣接するメモリブロック間においては、ボトムNウェルは分離されており、P型基板領域22lおよび22r表面が露出する。これらのP型基板領域22lおよび22rの間に、アレイ電源電圧Vccsを受けるNウェル23が配置される。
【0111】
先の実施の形態2において示したように、センスアンプ帯SABにおいてPウェル内の領域にビット線分離ゲート用トランジスタBLITrおよびビット線イコライズ/プリチャージ用トランジスタBLEQTrが形成される。P型基板領域22l表面には、列選択ゲートトランジスタCSGTRが形成され、Nウェル23には、センスアンプ回路のPチャネルMOSトランジスタPSATrが形成され、P型基板領域22r表面には、センスアンプ回路のNチャネルMOSトランジスタNSATrが形成される。これらは実施の形態2と同様である。
【0112】
センスアンプドライブトランジスタPSDを、サブデコーダ帯SWD♯内のボトムNウェル21r表面に形成する。また、センスアンプドライブ用のNチャネルMOSトランジスタNSDは、このサブデコーダ帯SWD♯とセンスアンプ帯SAB両者に含まれるPウェル20rd内に形成する。これらのセンスアンプドライブトランジスタPSDおよびNSDを、ロジックトランジスタLTRで形成する。ボトムNウェル21rには高電圧VPPが与えられており、またPウェル20rdには、負電圧VBBが与えられている。
【0113】
したがって、図12に示すように、センスアンプドライブ用のPチャネルMOSトランジスタPSDは、そのバックゲートに高電圧VPPを受け、センスアンプドライブ用のNチャネルMOSトランジスタNSDはそのバックゲートに負電圧VBBを受けるこれらのドライブトランジスタをロジックトランジスタLTRで形成しても、これらのバックゲートバイアスVPPおよびVBBにより、ドライブトランジスタPSDおよびNSDのしきい値電圧の絶対値を高くすることができる。したがって、センスアンプ活性化信号ZSOPおよびSONが非活性状態のときにも、これらのドライブ用MOSトランジスタPSDおよびNSDは、深いオフ状態となり、これらのドライブ用MOSトランジスタPSDおよびNSDのオフリーク電流を低減することができ、スタンバイ状態時における消費電流を低減することができる。
【0114】
[変更例]
図13は、この発明の実施の形態3の変更例の構成を概略的に示す図である。この図13に示す配置においては、センスアンプドライブ用のPチャネルMOSトランジスタPSDが、センスアンプ帯SABに列方向に延在して配設されるNウェル23内に形成される。またセンスアンプドライブ用NチャネルMOSトランジスタNSDが、このNウェル23により表面領域が分割されるP型基板領域22r表面に形成される。他の構成は図11に示す構成と同じであり、対応する部分には同一参照番号を付す。
【0115】
この図13に示す配置においては、MOSトランジスタPSDおよびNSDは、DRAMトランジスタで形成され、そのしきい値電圧の絶対値は、比較的大きい(ゲート絶縁膜が比較的厚いため)。したがって、図14に示すように、PチャネルMOSトランジスタPSDのバックゲートへは、アレイ電源電圧Vccsが印加され、またNチャネルMOSトランジスタNSDのバックゲートへは、接地電圧Vssが与えられる。センスアンプドライブトランジスタのバックゲートバイアス電圧に、センス電源電源電圧VccSおよび接地電圧Vssを利用しても、ドライブトランジスタが、DRAMトランジスタであり、しきい値電圧の絶対値は大きく、これらのドライブ用MOSトランジスタPSDおよびNSDのオフリーク電流は十分抑制することができる。
【0116】
センスアンプドライブトランジスタのしきい値電圧の絶対値を大きくすることにより、センスアンプ回路に、しきい値電圧の絶対値の小さなロジックトランジスタを利用しても、センスアンプ回路部分におけるオフリーク電流を十分に抑制することができる。
【0117】
なお、センスアンプドライブ信号線をスタンバイ状態時中間電圧レベルにイコライズするセンスイコライズ回路SEQのトランジスタは、オフリーク電流の問題を生じないため、ロジックトランジスタで構成されてもよく、また、センスアンプイコライズ制御信号の電圧レベルを高くして高速イコライズを実現するために、DRAMトランジスタで構成されてもよい。
【0118】
以上のように、この発明の実施の形態3に従えば、センスアンプ回路のドライブトランジスタは、センスアンプ帯とサブデコーダ帯との交差領域に配置されるしきい値電圧の絶対値の大きなトランジスタで構成しており、センスアンプ回路部におけるオフリーク電流を確実に抑制することができる。
【0119】
なお、メモリセルアレイ領域内に、ロジックトランジスタを形成したとき、このロジックトランジスタのオフリーク電流が問題となる場合、このロジックトランジスタのバックゲートを逆バイアス状態とするようなウェル領域内にロジックトランジスタを配置すればよい。このようなロジックトランジスタで構成される例として、書込データと読出データを別々にデータバスを介して転送するIO分離の構成における差動増幅型の読出列選択ゲートがある。
【0120】
[実施の形態4]
図15は、この発明の実施の形態4に従うDRAMのセンスアンプ帯の構成を概略的に示す図である。通常、DRAM回路においては、不良ビットをスクリーニングするためのバーインテスト(加速試験)が行なわれる。この加速試験は、高温および高電圧下でDRAM回路を動作させ、潜在的な不良を顕在化させる。このようなバーインテストは、現在、ウェハレベルでの最終テストとして複数のチップに対し一括して実行される。このバーインテスト時においては、ワード線WLおよびビット線BL,ZBLに高電圧を印加して、メモリセルキャパシタの絶縁膜の不良およびビット線コンタクト不良などのビット線不良を顕在化させるテストモードがある。このバーインテスト時に、ビット線BLおよびZBLに高電圧を印加した場合、センスアンプ回路13がロジックトランジスタで構成される場合、ビット線上の高電圧によりセンスアンプトランジスタが破壊される可能性がある。そこで、図15に示すように、ビット線分離ゲート12lおよび12rを非導通状態として、センスアンプ回路13および列選択ゲート(CSG)14をビット線BLL,ZBLL,BLR,ZBLRから分離する。この状態で、ビット線イコライズ回路11lおよび11rの一方または両方を導通状態として、ビット線イコライズ電圧VBLの電圧レベルを上昇させる。これにより、センスアンプ回路13および列選択ゲート(CSG)14に対し何ら悪影響を及ぼすことなく、ビット線に加速電圧を印加することができる。
【0121】
図16は、この発明の実施の形態4におけるバーインテストシーケンスを示す波形図である。図16に示すように、まず時刻t0において、ビット線分離指示信号BLI(BLIL,BLIR)を高電圧VPPから接地電圧GNDレベルに立下げて、ビット線分離ゲート12lおよび12rを非導通状態に設定する。センスアンプ回路13を、ビット線BL(BLL,BLR)およびZBL(ZBLL,ZBLR)から切離した状態で、時刻t1において、ビット線イコライズ電圧VBLを、中間電圧Vccs/2から加速電圧VCCbの電圧レベルに設定する。
【0122】
次いで時刻t2において、ビット線イコライズ指示信号BLEQ(BLEQL,BLEQR)を接地電圧GNDから高電圧VPPレベルに上昇させ、ビット線イコライズ回路11lおよび11rを導通状態とし、このビット線イコライズ電圧VBLに従って、ビット線BLおよびZBLの電圧レベルを加速電圧VCCbの電圧レベルに上昇させる。ワード線WLの電圧レベルは、既に高電圧VPPレベルに上昇しており、メモリセルMCにおいて、メモリセルキャパシタの絶縁膜に(VCCb−VCP)の電圧が印加される。ここで、VCPはセルプレート電圧である。通常メモリセルキャパシタ絶縁膜には、Vccs/2の電圧が常時印加されるため、キャパシタ絶縁膜の耐圧特性を保証する必要がある。このメモリセルキャパシタ絶縁膜に印加される電圧を加速することにより、メモリセルキャパシタ絶縁膜の潜在的な不良を顕在化させる。
【0123】
センスアンプ回路13および列選択ゲート(CSG)14をビット線から分離してビット線の加速を実行することにより、センスアンプ回路13および列選択ゲート14をロジックトランジスタで構成しても、これらの回路要素に高電圧が印加されるのを防止することができ、正確に、キャパシタ絶縁膜およびビット線の加速試験を行なうことができる。
【0124】
図17は、この発明の実施の形態4におけるビット線イコライズ電圧VBLを発生する部分の構成を概略的に示す図である。図17において、中間電圧発生部は、外部電源電圧EXVからアレイ電源電圧(センス電源電圧)Vccsを生成するアレイ電源回路30と、アレイ電源回路30からのアレイ電源電圧Vccsを受けて、Vccs/2の中間電圧を発生するVBL発生回路31と、テストモード時外部のテスト装置から与えられる加速電圧Vccbを受けるパッド32と、VBL発生回路31からの出力電圧およびパッド32からの電圧Vccbの一方をテストモード指示信号TEに従って選択してビット線イコライズ電圧VBLを出力するセレクタ33を含む。
【0125】
アレイ電源回路30は、たとえば、比較器と電流ドライブトランジスタのフィードバックループを有する内部降圧回路で構成される。VBL発生回路31は、テストモード指示信号ZTEの非活性化時(Hレベル)動作し、中間電圧Vccs/2の電圧を生成する。テストモード指示信号ZTEが活性状態となると、VBL発生回路31は、その中間電圧発生動作を停止する。これは、たとえばVBL発生回路31において、テストモード指示信号ZTEの活性化時、その電源ノードと接地ノードの間の電流が流れる経路が遮断されるように構成することにより実現される。
【0126】
セレクタ33は、テストモード指示信号TEが活性状態となると、パッド32からの加速電圧Vccbを選択し、テストモード指示信号TEの非活性化時、VBL発生回路31からの中間電圧を選択する。テストモード指示信号TEは、活性化時、そのHレベルが、加速電圧Vccbよりも高い電圧レベルに設定される(確実に選択動作を行なうため)。
【0127】
この図17に示す構成により、テストモード指示信号TEが活性状態にあり、ビット線に加速電圧を印加するテストモード時においては、外部からパッド32へ与えられる加速電圧Vccbに従ってビット線イコライズ電圧VBLの電圧レベルを設定することができる。パッド32を利用しているのは、この加速テストとしては、前述の如く、ウェハレベルでのバーインテストを想定しているためである。
【0128】
なお、VBL発生回路31が、非活性化時出力ハイインピーダンス状態に設定される構成の場合(たとえば出力部にプルアップ/プルダウントランジスタが配置されており、これらのプルアップ/プルダウントランジスタがともにオフ状態となる場合)、セレクタ33は特に設ける必要はない。
【0129】
図18は、テストモード指示信号TEを発生する部分の構成を概略的に示す図である。図18において、テストモード指示信号TEは、パッド34を介して外部のテスト装置から与えられる。この外部からパッド34を介して直接テストモード指示信号TEを設定する場合、加速電圧Vccbの電圧レベルに応じてテストモード指示信号TEの電圧レベルを設定することができ、図17に示すセレクタ33に正確に選択動作を行なわせることができる。テストモード指示信号ZTEは、テストモード指示信号TEの反転信号である。パッド34に、プルダウン抵抗を配置することにより、パケッジ封止後の動作モード時においても、パッド34が接地電圧レベルに固定されるため、テストモード指示信号ZTEがHレベルの非活性状態となり、VBL発生回路31は正確に、中間電圧Vccs/2のレベルのビット線イコライズ電圧VBLを生成することができる。
【0130】
図19は、テストモード指示信号発生部の変更例の構成を示す図である。図19において、テストモード指示信号発生部は、外部からのコマンドCMDをデコードするコマンドデコーダ35と、コマンドデコーダ35からのテストモード指示信号に従ってテストモード指示信号TEを活性状態に設定し、かつコマンドデコーダ35からのテストモード終了指示信号に従ってテストモード指示信号TEを非活性化するテストモード設定回路36を含む。このテストモード設定回路36は、テストモード指示信号TEを活性化時高電圧VPPレベルに設定する(図17に示すセレクタ33が利用される場合を考慮して)。
【0131】
この図19において、コマンドデコーダ35へは、複数の制御信号およびアドレス信号ビットの組合せで動作モードを指示するコマンドCMDが与えられる。このコマンドCMDはテストモード時、テストモード設定信号による経路切換により外部から直接与えられる(ロジック回路は介さず)。テストモード設定回路36は、たとえばフリップフロップを含み、テストモード開始指示信号によりテストモード指示信号TEを活性状態へ駆動し、テストモード終了指示信号に従ってテストモード指示信号TEを非活性化する。
【0132】
この構成に従えば、このテストモードを、特定のパッドを介することなく、他のテストモードと同様のシーケンスで設定することができる。
【0133】
このテストモード指示信号TEの活性化により、ビット線分離指示信号BLI(BLILおよびBLIR)が高電圧VPPレベルから接地電圧レベルに低下する。
【0134】
図20は、ビット線分離指示信号発生部の構成を概略的に示す図である。図20においは、メモリ行ブロックMB♯AおよびMB♯Bの間に設けられるセンスアンプ帯SABに関連する部分の構成を示す。図20において、センスアンプ帯SABは、センスアンプ回路群SKGとメモリ行ブロックMB♯Aを分離するためのビット線分離ゲート群40aと、センスアンプ回路群SKGとメモリ行ブロックMB♯Bとを分離するためのビット線分離ゲート群40bを含む。メモリ行ブロックMB♯Bに対しては、さらに、図示しないメモリ行ブロックMB♯Cとセンスアンプ回路群(図示せず)を共有するための、ビット線分離ゲート群40cが設けられる。このビット線分離ゲート群40cは、図示しないメモリ行ブロックMB♯Cが選択状態のとき(ワード線が選択されたとき)、非導通状態となる。
【0135】
ビット線分離ゲート群40aに対しては、メモリ行ブロックMB♯Aを指定するメモリブロック指定信号φbaと行選択動作を活性化するアレイ活性化信号RACTを受けるNAND回路NGaと、NAND回路NGaの出力信号とテストモード指示信号ZTEとを受けるAND回路AGaが設けられる。テストモード指示信号ZTEは、ビット線加速電圧印加モード時、活性状態のLレベルに設定される。
【0136】
ビット線分離ゲート群40bに対しては、メモリ行ブロックMB♯Bを指定するブロック指定信号φbbとアレイ活性化指示信号RACTを受けるNAND回路NGbと、NAND回路NGbとテストモード指示信号ZTEとを受けるAND回路AGbが設けられる。
【0137】
ビット線分離ゲート群40cに対しては、アレイ活性化指示信号RACTと図示しないメモリ行ブロックMB♯Cを指定するブロック指定信号φbcとを受けるNANDゲートNGcと、NAND回路NGcとテストモード指示信号ZTEとを受けるAND回路AGcが設けられる。AND回路AGa−AGcから、それぞれ対応のビット線分離ゲート群に対するビット線分離指示信号が形成される。
【0138】
ビット線加速電圧印加モード以外の動作モード時においては、テストモード指示信号ZTEは、非活性状態のHレベルであり、AND回路AGa−AGcが、バッファ回路として動作する。
【0139】
スタンバイサイクル時においては、アレイ活性化指示信号RACTは、Lレベルであり、NAND回路NGa−NGcからの出力信号はHレベルとなり、応じてビット線分離ゲート群40a−40cそれぞれに対するビット線分離指示信号は、Hレベルとなり、これらのビット線分離ゲート群40a−40cは導通状態に設定される。
【0140】
アレイ活性化指示信号RACTがHレベルの活性状態となると、NAND回路NGa−NGcがインバータ回路として動作する。メモリ行ブロックMB♯Aが指定されたとき、ブロック指定信号φbaがHレベルとなり、応じてNAND回路NGbの出力信号をLレベルとなり、ビット線分離ゲート群40bが非導通状態となり、センスアンプ回路群SKGとメモリブロックMB♯Bが分離される。ブロック指定信号φbbおよびφbcは非選択状態のLレベルであり、応じてNAND回路NGaおよびNGcの出力信号はHレベルを維持し、ビット線分離ゲート群40aおよび40cは導通状態を維持する。
【0141】
メモリ行ブロックMB♯AおよびMB♯Bがともに非選択状態のときには、ブロック指定信号φbbおよびφbaはともにLレベルの非選択状態にあり、応じて、AND回路AGaおよびAGbからのビット線分離指示信号はHレベルを維持し、ビット線分離ゲート群40aおよび40bは導通状態を維持する。
【0142】
したがって、この図20に示す構成を利用することにより、ビット線加速電圧印加モード時、テストモード指示信号ZTEにより、すべてのビット線分離ゲート群40a−40c、…を非導通状態として、センスアンプ回路群SKGを各対応のメモリブロックから分離することができる。以降のビット線加速電圧印加モード時には、通常の行選択動作を行なって、各ビット線へ、電圧を印加する構成が用いられる(この構成については後に説明する)。
【0143】
なお、アレイ活性化指示信号RACTは、図19に示すコマンドデコーダ35に対し行アクセスコマンドが与えられ、メモリセルの行を選択する動作モードが指定されたとき、活性状態に維持される。このアレイ活性化指示信号RACTは、ロウアクセス終了を示すプリチャージコマンドが与えられるまで活性状態を維持する。
【0144】
図21は、ビット線分離指示信号発生部の変更例を示す図である。図21において、ビット線分離ゲート群40aに対し、テストモード指示信号TEとメモリブロック指定信号φbaを受けるAND回路G0と、補のテストモード指示信号ZTEとメモリブロック指定信号φbbとを受けるAND回路G1と、AND回路G0およびG1の出力信号を受けるOR回路OGaと、OR回路OGaの出力信号とアレイ活性化指示信号RACTとを受けるNAND回路NGdが設けられる。メモリブロック指定信号φbaおよびφbbは、それぞれ、メモリ行ブロックMB♯AおよびMB♯Bが指定されたことを示す。
【0145】
ビット線分離ゲート群40bに対し、テストモード指示信号TEとメモリブロック指定信号φbbとを受けるAND回路G2と、テストモード指示信号ZTEとメモリブロック指定信号φbaとを受けるAND回路G3と、AND回路G2およびG3の出力信号を受けるOR回路OGbと、OR回路OGbの出力信号とアレイ活性化指示信号RACTとを受けるNAND回路NGeが設けられる。
【0146】
ビット線分離ゲート群40cに対し、テストモード指示信号TEとメモリブロック指定信号φbbとを受けるAND回路G4と、テストモード指示信号ZTEとメモリブロック指定信号φbcとを受けるAND回路G5と、AND回路G4およびG5の出力信号を受けるOR回路OGcと、OR回路OGcの出力信号とアレイ活性化指示信号RACTとを受けるNAND回路NGfが設けられる。メモリブロック指定信号φbcは、図示しないメモリ行ブロックMB♯Cを指定する。このメモリ行ブロックMB♯Cは、メモリ行ブロックMB♯Bとセンスアンプ回路を共有する。
【0147】
ビット線加速電圧印加モード時においてテストモード指示信号TEがHレベルとなり、補のテストモード指示信号ZTEがLレベルとなる。この状態においては、AND回路G1、G3およびG5は、それぞれの出力信号がLレベルに固定される。一方、AND回路G0、G2およびG4がバッファとして動作する。メモリ行ブロックMB♯Bが指定されたとき、メモリブロック指定信号φbbがHレベルとなる。このとき、AND回路G2およびG4の出力信号がHレベルとなり、応じてOR回路OGbおよびOGcの出力信号がHレベルとなる。
【0148】
アレイ活性化指示信号RACTがHレベルに立上がると、NAND回路NGeおよびNGfの出力信号がLレベルとなり、ビット線分離ゲート群40bおよび40cが非導通状態となり、メモリ行ブロックMB♯Bが、センスアンプ回路群SKGから切離される。一方、NAND回路NGdは、OR回路OGaの出力信号がLレベルであり、Hレベルの信号を出力し、ビット線分離ゲート群40aは導通状態にあり、センスアンプ回路群SKGは、メモリ行ブロックMB♯Aに接続される。したがってメモリ行ブロックMB♯B内において、ビット線イコライズ回路を介してビット線加速電圧を印加しても、ロジックトランジスタで構成されるセンスアンプ回路群SKGのセンスアンプ回路へは、このビット線加速電圧は伝達されず、センスアンプ回路および列選択ゲートが破壊されるのを防止することができる。
【0149】
この状態において、メモリ行ブロックMB♯Aはセンスアンプ回路群SKGにビット線分離ゲート群40aを介して接続されるが、このときメモリ行ブロックMB♯A内においては、ビット線イコライズ回路は非活性状態に維持する。選択メモリ行ブロックMB♯B内においてのみ、アレイ活性化指示信号RACTに従って、ビット線イコライズ回路を再び活性状態とする(図22参照)。これにより、外部から、加速電圧VCCbを共通にメモリセルアレイの全ビット線イコライズ回路へ供給しても、メモリ行ブロック単位でビット線(キャパシタ絶縁膜)の加速を行なうことができる。
【0150】
なお図20および図21に示す構成において、1つのメモリ行ブロック内において複数のワード線が同時に選択状態へ駆動されてもよい。このテストモードは単に、ビット線に高電圧を印加して、キャパシタ絶縁膜の電圧ストレスを加速するためであり、データの書込/読出は行なう必要はないためである。この加速テスト後の不良ビット検出時には、通常動作モードに従ってデータの書込/読出が実行される。
【0151】
このビット線加速電圧印加以外の通常動作モード時において、テストモード指示信号TEがLレベル、補のテストモード指示信号ZTEがHレベルとなり、AND回路G0、G2、およびG4がディスエーブル状態とされてそれぞれの出力信号はLレベルに固定される。一方AND回路G1、G3およびG5がイネーブルされ、共有メモリ行ブロックのうち相手の側のメモリ行ブロックの選択時、対をなす非選択メモリ行ブロックのビット線分離ゲート群が非導通状態に設定される。
【0152】
たとえばメモリ行ブロックMB♯Bが選択されたとき、AND回路G1がHレベルの信号を出力し、応じてOR回路OGaの出力信号はHレベルとなる。アレイ活性化指示信号RACTの活性化に応答して、NAND回路NGdの出力信号がLレベルに立下がる(アレイ活性化指示信号RACTの活性状態はHレベル)。一方、NAND回路NGeおよびNGfの出力信号は対応のOR回路OGbおよびOGcの出力信号がLレベルであるためHレベルとなり、ビット線分離ゲート群40bおよび40cは導通状態を維持し、メモリ行ブロックMB♯Bは、その両側に設けられたセンスアンプ回路群SKGに接続される。これにより、シェアードセンスアンプ構成において正確にビット線対のデータの検知増幅を行なうことができる。
【0153】
図23(A)は、ビット線イコライズ指示信号発生部の構成を概略的に示す図である。図23(A)において、ビット線イコライズ指示信号発生部は、アレイ活性化指示信号RACTとメモリブロック指定信号φbiとを受けるNAND回路40と、NAND回路40の出力信号とテストモード指示信号TEを受けてビット線イコライズ指示信号BLEQiを生成するOR回路41を含む。このOR回路41が、各メモリ行ブロックに対して設けられ、メモリブロック指定信号φbiにより指定されたメモリ行ブロックMB♯iに含まれるビット線イコライズ回路の動作を制御する。
【0154】
ビット線イコライズ指示信号BLEQiは、Hレベルが高電圧VPPレベルであり、OR回路41は、その一方動作電源電圧が高電圧VPPとなる。アレイ活性化指示信号RACTおよびメモリブロック指定信号φbiは、DRAMアレイ周辺電源電圧レベルであってもよい。OR回路41がレベル変換機能を備えていればよい。次に、この図23(A)に示すビット線イコライズ指示信号発生部の動作を図23(B)に示す信号波形図を参照して説明する。
【0155】
ビット線電圧加速モード時においてテストモード指示信号TEがHレベルの活性状態となり、OR回路41からは、AND回路40の出力信号の論理レベルにかかわらず、Hレベル(高電圧VPPレベル)のビット線イコライズ指示信号BLEQiが生成される。したがってこの状態においては、メモリ行ブロックすべてにおいて、ビット線イコライズ指示信号BLEQiがHレベルとなり、各ビット線に加速電圧VCCbが伝達されて加速テストが実行される。
【0156】
ビット線加速電圧印加テストが完了すると、テストモード指示信号TEがLレベルとなり、OR回路41がバッファ回路として動作する。この状態においては、アレイ活性化指示信号RACTとメモリブロック指定信号φbiとに従って、ビット線イコライズ指示信号BLEQiが生成される。メモリブロック指定信号φbiがLレベルのときには、ビット線イコライズ指示信号BLEQiはHレベルを維持し、非選択メモリ行ブロックにおいてはビット線は、イコライズ回路により中間電圧VBLにプリチャージされかつイコライズされる。メモリブロック指定信号φbiがHレベルの選択状態のとき、NAND回路40の出力信号がLレベルとなり、応じてビット線イコライズ指示信号BLEQiがLレベルとなり、選択メモリ行ブロックにおけるビット線イコライズ回路によるイコライズ/プリチャージ動作は停止される。
【0157】
図24は、アレイ活性化指示信号RACTを発生する部分の構成を概略的に示す図である。図24において、アレイ活性化指示信号発生部は、外部からのコマンドCMDをデコードするコマンドデコーダ42と、コマンドデコーダ42からのロウアクセス指示信号に従ってロウアクセスが指定されたことを検出して、アレイ活性化指示信号RACTを活性状態へ駆動するロウアクセス指示検出回路43を含む。このアレイ活性化指示信号RACTにより、行系回路が活性化され、行選択動作が行なわれる。
【0158】
メモリブロック指定信号φbiは、行アドレス信号に含まれるブロック特定アドレスに従って生成される。したがってアレイ活性化指示信号RACTが活性状態となってから、メモリブロック指定信号φbiの論理レベルが決定され、メモリブロック指定信号の状態決定後早いタイミングで、ビット線イコライズ指示信号BLEQiの状態を設定することができる。
【0159】
この図23(A)に示すビット線イコライズ指示信号発生部は、図20に示すビット線分離指示信号発生部と組合せて用いられる。これにより、全メモリブロックにおいてビット線へ加速電圧を伝達することができる。
【0160】
[ビット線イコライズ指示信号発生部の変更例]
図25(A)は、ビット線イコライズ指示信号発生部の変更例を概略的に示す図である。図25(A)において、ビット線イコライズ指示信号発生部は、メモリブロック指定信号φbiとアレイ活性化指示信号RACTを受けるNAND回路45と、NAND回路45の出力信号を反転するインバータ46と、テストモード指示信号TEおよびZTEに従ってインバータ46の出力信号を通過させるCMOSトランスミッションゲート47と、テストモード指示信号TEおよびZTEに応答してCMOSトランスミッションゲート47と相補的に導通し、NAND回路45の出力信号を通過させるCMOSトランスミッションゲート48を含む。
【0161】
これらのCMOSトランスミッションゲート47および48の出力ノードは共通に接続され、メモリ行ブロックMB♯iに対するビット線イコライズ指示信号BLEQiを生成する。CMOSトランスミッションゲート47は、テストモード指示信号TEの活性化時導通し、CMOSトランスミッションゲート48が、テストモード指示信号TEの非活性化時導通する。次に、図25(A)に示すビット線イコライズ指示信号発生部の動作を、図25(B)に示す信号波形図を参照して説明する。
【0162】
テストモード指示信号TEが活性化されると、CMOSトランスミッションゲート47が、インバータ46の出力信号を選択してビット線イコライズ指示信号BLEQiを生成する。アレイ活性化指示信号RACTがLレベルのときには、NAND回路45の出力信号がHレベルとなり、したがってビット線イコライズ指示信号BLEQiがLレベルとなる。したがって、テストモード指示信号TEの活性化時、ビット線イコライズ電圧VBLを加速電圧VCCbに従って上昇させても、ビット線には、この電圧は伝達されない。
【0163】
テストモード時において、メモリブロック指定信号φbiによりメモリブロックを指定し、かつアレイ活性化指示信号RACTを活性状態へ駆動する。メモリブロック指定信号φbiが活性状態のHレベルのときには、NAND回路45の出力信号がLレベルとなり、応じてビット線イコライズ指示信号BLEQiがHレベルとなる。一方、メモリブロック指示信号φbiがLレベルの非活性状態のときには、スタンバイ状態時と同様、ビット線イコライズ指示信号BLEQiはLレベルを維持する。すなわちテストモード時において、選択メモリブロックのビット線イコライズ回路が動作し、加速電圧VCCbをビット線上に伝達する。非選択メモリブロックにおいては、ビット線イコライズ回路は非作動状態にあり、ビット線はフローティング状態にある。
【0164】
加速テストが完了すると、テストモード指示信号TEが非活性化され、CMOSトランスミッションゲート47が非導通状態、CMOSトランスミッションゲート48が導通状態となる。アレイ活性化指示信号RACTがLレベルのときには、したがってNAND回路45の出力信号に従ってビット線イコライズ指示信号BLEQiがHレベルとなる。これにより、各メモリブロックにおいてビット線は、ビット線イコライズ回路により所定の中間電圧VBLレベルにプリチャージされかつイコライズされる。
【0165】
アレイ活性化指示信号RACTがHレベルとなると、メモリブロック指定信号φbiがHレベルのときには、NAND回路45の出力信号がLレベルとなり、応じてビット線イコライズ指示信号BIEQiがLレベルとなり、ビット線イコライズ回路が非作動状態とされる。一方、メモリブロック指定信号φbiがLレベルのときには、NAND回路45の出力信号はLレベルであり、ビット線イコライズ指示信号BLEQiはHレベルを維持し、非選択メモリブロックにおいてはビット線イコライズ回路によりビット線のプリチャージ/イコライズがスタンバイサイクル時と同様行なわれる。
【0166】
テストモード時においては、ビット線を介してメモリキャパシタに対し高電圧を印加してキャパシタ絶縁膜およびビット線の電圧ストレスの加速を行なうだけであり、ビット線電位のセンス動作は行なわれないため、各非選択メモリブロックにおいてビット線がフローティング状態に保持されていても何ら問題は生じない。
【0167】
この図25(A)に示す指定メモリブロックに対してのみビット線加速電圧を印加する構成は、図21に示す構成と組合せて用いられる。
【0168】
なお、図23(B)および図25(B)に示す信号波形図においては、テスト動作モード時、ビット線へは加速電圧が持続的に与えられている。しかしながら、このビット線電圧加速動作モード時において、ビット線イコライズ指示信号BLEQiがトグルされてもよい。テストモード指示信号TEとアレイ活性化指示信号RACTのANDをとった信号をテストモード指示信号として利用することにより、アレイ活性化指示信号RACTに従ったビット線加速電圧のトグル動作を実現でき、ダイナミックなストレス加速が実現される。
【0169】
以上のように、この発明の実施の形態4に従えば、ビット線電圧加速動作モード時、センスアンプ回路とビット線とをビット線分離ゲートにより分離してビット線イコライズ回路から各ビット線へ加速電圧を印加するように構成しているため、センスアンプ回路にロジックトランジスタを利用しても、確実に、ビット線電圧の加速を行なうことができる。
【0170】
なお、このビット線電圧加速は、ワード線電圧の加速などの動作と組合せて用いられてもよい。
【0171】
[他の適用例]
上述の説明においては、DRAM回路においては、同一チップ上に形成されたロジック回路のトランジスタと同一製造工程で形成されるトランジスタを選択的に利用している。しかしながら、DRAM単体において、周辺制御回路の構成要素のMOSトランジスタのゲート絶縁膜の膜厚を、メモリ部および内部電圧発生回路のMOSトランジスタのゲート絶縁膜よりも薄くする構成であっても、本発明は適用可能である。
【0172】
【発明の効果】
以上のように、この発明に従えば、DRAM回路の構成要素のMOSトランジスタは、選択的に、ロジック回路の構成要素のトランジスタと同一製造工程で構成するようにしているため、製造工程が簡略化され、信頼性を損なうことなく高速動作するDRAM回路を実現することができる。
【0173】
すなわち、請求項1に係る発明に従えば、メモリ回路において、第1の電源電圧を受けて動作する第1の回路と、この第1の電源電圧よりも高い電圧を受けて動作する第2の回路とを備えるメモリ回路において、第1の回路の構成要素として、ロジック回路の構成要素である第1種のMOSトランジスタで構成しており、第1の回路を高速動作させることができ、また低電源電圧化により消費電力を低減することができる。
【0181】
また、センスアンプ回路を第1種のMOSトランジスタで構成し、かつビット線分離ゲートを第2種のMOSトランジスタで構成しており、ビット線分離ゲートに高電圧の制御信号を印加しても、確実にビット線分離ゲートの耐圧特性を保証することができ、また高速動作するセンスアンプ回路を、製造工程数を増加することなく容易に実現することができる。
【0182】
請求項2に係る発明に従えば、ビット線イコライズ回路を各ビット線対に設け、このビット線イコライズ回路を第2種のMOSトランジスタで構成して、加速テストモード時、ビット線イコライズ回路がを介してビット線に高電圧を印加しており、容易にビット線電圧の加速を、センスアンプ回路に悪影響を及ぼすことなく行なうことができる。
【0183】
請求項3に係る発明に従えば、センスアンプドライブトランジスタを行方向に隣接するメモリブロック間領域に配置しており、十分なゲート幅を有するセンスアンプドライブトランジスタを面積増加を伴うことなく配置することができる。
【0186】
請求項4に係る発明に従えば、センスアンプドライブトランジスタをセンスアンプ回路配置領域と行方向に隣接するメモリブロック間の領域との交差領域に配置しており、十分にゲート幅の広い電流駆動力の大きいセンスアンプドライブトランジスタをアレイ面積を増加させることなく容易に配置することができる。
【0187】
請求項5に係る発明に従えば、ビット線分離トランジスタおよびイコライズトランジスタを、メモリセル形成用基板領域に配置し、またセンスアンプトランジスタを列方向に隣接するメモリブロック間の領域に配置しかつ列選択ゲートをこの列方向のメモリブロック間領域に配置しており、容易に第1種のMOSトランジスタを深いバイアス状態に設定することができる。
また、メモリ回路において、第1の電源電圧を受けて動作する第1の回路と、この第1の電源電圧よりも高い電圧を受けて動作する第2の回路とを備えるメモリ回路において、第1の回路の構成要素として、ロジック回路の構成要素である第1種のMOSトランジスタで構成しており、第1の回路を高速動作させることができ、また低電源電圧化により消費電力を低減することができる。
【0188】
請求項6に係る発明に従えば、ビット線イコライズ用絶縁ゲート型電界効果トランジスタを第2種のMOSトランジスタで構成して、加速テストモード時、ビット線イコライズ用絶縁ゲート型電界効果トランジスタを介してビット線に高電圧を印加しており、容易にビット線電圧の加速を、センスアンプ回路に悪影響を及ぼすことなく行なうことができる。
【0189】
請求項7に係る発明に従えば、行方向に隣接するメモリブロック間領域とセンスアンプ回路配置領域との交差領域にセンスアンプドライブトランジスタを配置しかつこのセンスアンプドライブトランジスタを第2種のMOSトランジスタで構成しており、回路占有面積を増加させることなく、センスアンプドライブトランジスタを形成することができる。また、この領域におけるバイアスも、センスアンプトランジスタと同じとすることができ、第2種MOSトランジスタを用いても必要以上にそのしきい値電圧の絶対値が大きくなるのを防止することができ、オフリーク電流を抑制し高速センス動作を実現することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図2】 この発明の実施の形態2に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図3】 図2に示す半導体集積回路装置のセンスアンプ帯の構成をより詳細に示す図である。
【図4】 図2に示すDRAM回路の、メモリセルアレイの構成を概略的に示す図である。
【図5】 図3に示す回路の各トランジスタの配置のレイアウトを概略的に示す図である。
【図6】 図5に示すライン5A−5Aに沿った断面構成を概略的に示す図である。
【図7】 図4に示すサブデコーダに含まれるサブデコード回路の構成を示す図である。
【図8】 図7に示すサブデコーダの各トランジスタのレイアウトを概略的に示す図である。
【図9】 図8に示すライン8A−8Aに沿った断面構造を概略的に示す図である。
【図10】 この発明の実施の形態3に従う半導体集積回路装置のセンスアンプ体の構成を概略的に示す図である。
【図11】 図10に示すセンスアンプ帯の各トランジスタの配置を概略的に示す図である。
【図12】 図11に示すトランジスタレイアウトのセンスアンプドライブトランジスタの等価回路を示す図である。
【図13】 この発明の実施の形態3の変更例のトランジスタのレイアウトを概略的に示す図である。
【図14】 図13に示すトランジスタレイアウトのセンスアンプドライブトランジスタの等価回路を示す図である。
【図15】 この発明の実施の形態4におけるビット線分離ゲートの状態を概略的に示す図である。
【図16】 この発明の実施の形態4におけるビット線電圧加速動作時の信号のレイアウト波形を示す図である。
【図17】 この発明の実施の形態4におけるビット線加速電圧発生部の構成を概略的に示す図である。
【図18】 この発明の実施の形態4におけるテストモード指示信号発生部の構成を概略的に示す図である。
【図19】 この発明の実施の形態4におけるテストモード指示信号発生の他の構成を概略的に示す図である。
【図20】 この発明の実施の形態4におけるビット線分離指示信号発生部の構成を概略的に示す図である。
【図21】 この発明の実施の形態4におけるビット線分離指示信号発生部の他の構成を概略的に示す図である。
【図22】 図21に示すビット線分離指示信号発生部の動作時におけるビット線イコライズ指示信号の発生態様を示す信号波形図である。
【図23】 (A)は、この発明の実施の形態4におけるビット線イコライズ指示信号発生部の構成を概略的に示し、(B)は、(A)に示す回路の動作を示す信号波形図である。
【図24】 図23(A)に示すアレイ活性化信号発生部の構成を概略的に示す図である。
【図25】 (A)は、この発明の実施の形態4におけるビット線イコライズ指示信号発生部の他の構成を概略的に示し、(B)は、(A)に示す回路の動作を示す信号波形図である。
【図26】 従来の半導体集積回路装置の全体の構成を概略的に示す図である。
【図27】 (A)は、ロジックトランジスタの断面構造を概略的に示し、(B)は、DRAMトランジスタの断面構造を概略的に示す。
【符号の説明】
1 半導体集積回路装置、2 ロジック回路、3 DRAM回路、MA0−MA3 メモリセルアレイ、4a−4d ロウデコーダ、5a−5d コラムデコーダ、6a−6d プリアンプ/ライトドライバ、7a−7d 電源系回路、8制御回路、SAB センスアンプ帯、NT1−NT10 MOSトランジスタ、PQ1,PQ2,NQ1−NQ4 MOSトランジスタ、MT メモリセルトランジスタ、20l,20r Pウェル、21l,21r ボトムNウェル、22l,22r P型基板、23 Nウェル、20u,20d Pウェル、21 ボトムNウェル、PSD0−PSDq,NSD0−NSDq センスアンプドライブトランジスタ、11l,11r ビット線イコライズ回路、12l,12rビット線分離ゲート、13 センスアンプ回路、14 列選択ゲート、40a,40b ビット線分離ゲート群、SKG センスアンプ回路群、MB♯A,MB♯B メモリ行ブロック。
Claims (7)
- 絶縁ゲート型電界効果トランジスタからなるロジックトランジスタを構成要素として含み、所定の処理を実行するロジック回路、および
少なくとも前記ロジック回路が使用するデータを格納するためのメモリ回路を備え、前記メモリ回路は、第1の電圧を受けて動作する第1の回路と、前記第1の電圧よりも高い電圧を受けて動作する第2の回路とを含み、
前記第1の回路は、前記ロジックトランジスタと少なくともゲート絶縁膜の膜厚が同じ第1種の絶縁ゲート型電界効果トランジスタを構成要素として含み、かつ前記第2の回路は前記ロジックトランジスタよりもゲート絶縁膜の膜厚の厚い第2種の絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記メモリ回路は、さらに、
各々が、行列状に配列される複数のメモリセルと、メモリセルの列に対応して配置され各々に対応の列のメモリセルが接続する複数のビット線対とを有し、かつ行および列方向に配列される複数のメモリブロックと、
列方向に隣接するメモリブロックに共有されるように、メモリブロックの列のビット線対に対応して配置され、活性化時対応のビット線対の電位を差動増幅するための複数のセンスアンプ回路をさらに備え、前記複数のセンスアンプ回路の各々は、前記第1種の絶縁ゲート型電界効果トランジスタを構成要素として含み、さらに
各前記ビット線対と対応のセンスアンプ回路との間に配置され、加速テストモード時前記ビット線対と対応のセンスアンプ回路とを分離するための複数のビット線分離ゲートとを備え、前記ビット線分離ゲートは前記第2種の絶縁ゲート型電界効果トランジスタで構成される、半導体集積回路装置。 - 各前記ビット線対に対して設けられ、活性化時ビット線イコライズ電圧を対応のビット線対へ伝達するための複数のビット線イコライズ回路と、
前記加速テストモード時、前記ビット線イコライズ回路を活性状態としかつ前記ビット線イコライズ電圧を高くするためのテスト制御回路をさらに備え、前記ビット線イコライズ回路は、前記第2種の絶縁ゲート型電界効果トランジスタで構成され、かつ前記加速テストモード時前記ビット線イコライズ回路は対応のセンスアンプ回路と前記ビット線分離ゲートにより分離される、請求項1記載の半導体集積回路装置。 - 前記メモリ回路は、さらに、
センス電源線と、
所定数のセンスアンプ回路ごとに設けられかつ前記第2種の絶縁ゲート型電界効果トランジスタで構成され、導通時センスアンプ回路とセンス電源線とを接続する複数のセンスドライブトランジスタを備える、請求項1記載の半導体集積回路装置。 - 前記センスアンプ回路は列方向に隣接するメモリブロック間の領域に配置され、
前記センスアンプドライブトランジスタは、前記センスアンプ回路配置領域と行方向に隣接するメモリブロック間の領域との交差領域に配置される、請求項1記載の半導体集積回路装置。 - 絶縁ゲート型電界効果トランジスタからなるロジックトランジスタを構成要素として含み、所定の処理を実行するロジック回路、および
少なくとも前記ロジック回路が使用するデータを格納するためのメモリ回路を備え、前記メモリ回路は、第1の電圧を受けて動作する第1の回路と、前記第1の電圧よりも高い電圧を受けて動作する第2の回路とを含み、
前記第1の回路は、前記ロジックトランジスタと少なくともゲート絶縁膜の膜厚が同じ第1種の絶縁ゲート型電界効果トランジスタを構成要素として含み、かつ前記第2の回路は前記ロジックトランジスタよりもゲート絶縁膜の膜厚の厚い第2種の絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記メモリ回路は、
各々が、行列状に配列される複数のメモリセルと、各列に対応して配列され、各々に対応の列のメモリセルが接続される複数のビット線対とを含み、行および列方向に整列して配置される複数のメモリブロックを備え、前記複数のメモリブロックは、互いに分離される複数の第1導電型の第1の基板領域に形成され、各前記第1の基板領域は第2導電型の第2の基板領域に取囲まれるように形成され、前記第2の基板領域は、列方向に隣接するメモリブロック間の領域において前記第1導電型の第3の基板領域により分離され、
各メモリブロックの列に対応して配置されかつ前記第1の基板領域内に形成され、導通時ビット線イコライズ電圧を対応のビット線に伝達するとともに対応の列のビット線の電圧をイコライズするためのイコライズ用絶縁ゲート型電界効果トランジスタと、
各前記メモリブロックの列に対応して、前記イコライズ用絶縁ゲート型電界効果トランジスタ形成領域と前記第3の基板領域との間に前記第1の基板領域内に形成されるビット線分離用絶縁ゲート型電界効果トランジスタと、
列方向に隣接するメモリブロックの列に対応して設けられ、活性化時対応の列のビット線の電位を差動増幅するための複数のセンスアンプ回路とを備え、各前記センスアンプ回路は、前記第3の基板領域を列方向に沿って第1および第2の分割領域に分割するように行方向に延在して配置される第2導電型の第4の基板領域内に形成される第1のセンスアンプトランジスタと、前記第1の分割領域に形成される第2のセンスアンプトランジスタとを含み、
前記第2の分割領域に前記センスアンプ回路に対応して配置され、列選択信号に応答して対応のセンスアンプ回路を内部データ線に接続するための列選択ゲート絶縁ゲート型電界効果トランジスタを備え、
前記センスアンプ回路は、列方向に隣接するメモリブロックにより共有され、
前記列選択ゲートトランジスタならびに前記第1および第2のセンスアンプトランジスタは、ゲート絶縁膜の膜厚が前記ロジックトランジスタと同じ厚さであり、前記ビット線イコライズ用絶縁ゲート型電界効果トランジスタおよび前記ビット線分離用絶縁ゲート型電界効果トランジスタは、前記ロジックトランジスタよりもゲート絶縁膜の膜厚が厚い、半導体集積回路装置。 - 加速テストモード時、前記ビット線イコライズ用絶縁ゲート形電界効果トランジスタを導通状態としかつ前記ビット線イコライズ電圧を高くするためのテスト制御回路をさらに備え、前記ビット線イコライズ用絶縁ゲート形電界効果トランジスタは、前記第2種の絶縁ゲート型電界効果トランジスタで構成され、かつ前記加速テストモード時前記ビット線イコライズ用絶縁ゲート形電界効果トランジスタは対応のセンスアンプ回路と前記ビット線分離用絶縁ゲート型電界効果トランジスタにより分離される、請求項5記載の半導体集積回路装置。
- 前記メモリ回路は、さらに、
行方向に隣接するメモリブロック間の領域とセンスアンプ回路配置領域との交差領域において、前記第3の基板領域に形成され、導通時対応のセンスアンプ回路へ第1の電源供給電圧を伝達する第1のセンスアンプドライブトランジスタと、前記第1の分割領域に形成され、導通時前記対応のセンスアンプ回路へ第2の電源供給電圧を伝達する第2のセンスアンプドライブトランジスタを備え、前記第1および第2のセンスアンプドライブトランジスタは、前記第2種の絶縁ゲート型電界効果トランジスタである、請求項5記載の半導体集積回路装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24318999A JP4614481B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体集積回路装置 |
DE60000400T DE60000400T2 (de) | 1999-08-30 | 2000-08-03 | Speicher mit eingeblendeter Logikschaltung |
US09/632,333 US6649984B1 (en) | 1999-08-30 | 2000-08-03 | Logic-merged memory |
EP00116797A EP1081715B1 (en) | 1999-08-30 | 2000-08-03 | Logic-merged memory |
TW089115985A TW463370B (en) | 1999-08-30 | 2000-08-09 | Semiconductor integrated circuit devices |
KR10-2000-0047465A KR100388589B1 (ko) | 1999-08-30 | 2000-08-17 | 로직 혼재 메모리 |
US10/714,393 US7102954B2 (en) | 1999-08-30 | 2003-11-17 | Semiconductor integrated circuit device having logic circuit and dynamic random access memory on the same chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24318999A JP4614481B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001068634A JP2001068634A (ja) | 2001-03-16 |
JP4614481B2 true JP4614481B2 (ja) | 2011-01-19 |
Family
ID=17100163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24318999A Expired - Fee Related JP4614481B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体集積回路装置 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6649984B1 (ja) |
EP (1) | EP1081715B1 (ja) |
JP (1) | JP4614481B2 (ja) |
KR (1) | KR100388589B1 (ja) |
DE (1) | DE60000400T2 (ja) |
TW (1) | TW463370B (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4614481B2 (ja) * | 1999-08-30 | 2011-01-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP3966718B2 (ja) * | 2001-11-28 | 2007-08-29 | 富士通株式会社 | 半導体記憶装置 |
US7333378B2 (en) * | 2002-09-18 | 2008-02-19 | Samsung Electronics Co., Ltd | Memory device that recycles a signal charge |
KR100482370B1 (ko) | 2002-09-27 | 2005-04-13 | 삼성전자주식회사 | 게이트 산화막의 두께가 다른 반도체장치 |
JP2004178725A (ja) | 2002-11-28 | 2004-06-24 | Renesas Technology Corp | 半導体記憶装置 |
DE10319271A1 (de) * | 2003-04-29 | 2004-11-25 | Infineon Technologies Ag | Speicher-Schaltungsanordnung und Verfahren zur Herstellung |
JP2005101466A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体記憶装置 |
JP4646106B2 (ja) * | 2004-05-25 | 2011-03-09 | 株式会社日立製作所 | 半導体集積回路装置 |
US7103861B2 (en) * | 2004-06-10 | 2006-09-05 | Chartered Semiconductor Manufacturing Ltd. | Test structure for automatic dynamic negative-bias temperature instability testing |
US7227799B2 (en) * | 2005-04-29 | 2007-06-05 | Infineon Technologies Ag | Sense amplifier for eliminating leakage current due to bit line shorts |
US7355905B2 (en) | 2005-07-01 | 2008-04-08 | P.A. Semi, Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
US7548484B2 (en) * | 2005-09-29 | 2009-06-16 | Hynix Semiconductor Inc. | Semiconductor memory device having column decoder |
JP2007251351A (ja) * | 2006-03-14 | 2007-09-27 | Renesas Technology Corp | 半導体装置 |
US20080043544A1 (en) * | 2006-08-21 | 2008-02-21 | Corvin Liaw | Memory device and method of improving the reliability of a memory device |
WO2010073523A1 (ja) * | 2008-12-25 | 2010-07-01 | パナソニック株式会社 | 半導体集積回路 |
JP5243568B2 (ja) * | 2011-02-23 | 2013-07-24 | 株式会社半導体理工学研究センター | センスアンプ回路 |
KR20140008099A (ko) * | 2012-07-10 | 2014-01-21 | 삼성전자주식회사 | 반도체 메모리 장치 |
JP6517720B2 (ja) * | 2016-03-16 | 2019-05-22 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2018049673A (ja) * | 2016-09-20 | 2018-03-29 | 東芝メモリ株式会社 | 半導体記憶装置 |
KR20200079808A (ko) * | 2018-12-26 | 2020-07-06 | 에스케이하이닉스 주식회사 | 집적 회로 및 메모리 |
US11961551B2 (en) | 2021-04-09 | 2024-04-16 | Samsung Electronics Co., Ltd. | Bitline sense amplifier and a memory device with an equalizer |
CN113223973A (zh) * | 2021-05-06 | 2021-08-06 | 长江先进存储产业创新中心有限责任公司 | 半导体器件及其制备方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998050951A1 (fr) * | 1997-05-01 | 1998-11-12 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour produire ce circuit |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
JPH03245567A (ja) * | 1990-02-23 | 1991-11-01 | Toshiba Corp | 半導体装置 |
US5256892A (en) * | 1990-06-29 | 1993-10-26 | Nec Corporation | Semiconductor memory device wherein gate electrode thickness is greater in the memory cells than in the peripheral cells |
JPH04165670A (ja) | 1990-10-30 | 1992-06-11 | Toshiba Corp | 半導体記憶装置とその製造方法 |
KR100207968B1 (ko) * | 1994-05-12 | 1999-07-15 | 니시무로 타이죠 | 불휘발성 반도체 메모리와 그 제조방법 |
JPH08221981A (ja) * | 1994-12-15 | 1996-08-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP3193581B2 (ja) | 1995-01-24 | 2001-07-30 | 沖電気工業株式会社 | 1トランジスタ1キャパシタ型のダイナミックランダムアクセスメモリ |
US6404670B2 (en) * | 1996-05-24 | 2002-06-11 | Uniram Technology, Inc. | Multiple ports memory-cell structure |
JP3310174B2 (ja) | 1996-08-19 | 2002-07-29 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
US5920779A (en) * | 1997-05-21 | 1999-07-06 | United Microelectronics Corp. | Differential gate oxide thickness by nitrogen implantation for mixed mode and embedded VLSI circuits |
JPH1126716A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH11126886A (ja) * | 1997-10-24 | 1999-05-11 | Hitachi Ltd | ダイナミック型ram |
JP4931267B2 (ja) * | 1998-01-29 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JPH11238860A (ja) | 1998-02-19 | 1999-08-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP4614481B2 (ja) * | 1999-08-30 | 2011-01-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2001127171A (ja) * | 1999-10-26 | 2001-05-11 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
US6420248B1 (en) * | 2000-10-10 | 2002-07-16 | Vanguard International Semiconductor Corp. | Double gate oxide layer method of manufacture |
-
1999
- 1999-08-30 JP JP24318999A patent/JP4614481B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-03 DE DE60000400T patent/DE60000400T2/de not_active Expired - Lifetime
- 2000-08-03 EP EP00116797A patent/EP1081715B1/en not_active Expired - Lifetime
- 2000-08-03 US US09/632,333 patent/US6649984B1/en not_active Expired - Lifetime
- 2000-08-09 TW TW089115985A patent/TW463370B/zh not_active IP Right Cessation
- 2000-08-17 KR KR10-2000-0047465A patent/KR100388589B1/ko not_active IP Right Cessation
-
2003
- 2003-11-17 US US10/714,393 patent/US7102954B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998050951A1 (fr) * | 1997-05-01 | 1998-11-12 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour produire ce circuit |
Also Published As
Publication number | Publication date |
---|---|
EP1081715B1 (en) | 2002-09-04 |
US20040136230A1 (en) | 2004-07-15 |
KR100388589B1 (ko) | 2003-06-25 |
KR20010050100A (ko) | 2001-06-15 |
DE60000400T2 (de) | 2003-04-30 |
DE60000400D1 (de) | 2002-10-10 |
TW463370B (en) | 2001-11-11 |
JP2001068634A (ja) | 2001-03-16 |
EP1081715A1 (en) | 2001-03-07 |
US7102954B2 (en) | 2006-09-05 |
US6649984B1 (en) | 2003-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4614481B2 (ja) | 半導体集積回路装置 | |
US7177215B2 (en) | Semiconductor memory device operating at high speed and low power consumption | |
JP3853513B2 (ja) | ダイナミック型ram | |
US6636454B2 (en) | Low-power consumption semiconductor memory device | |
JP2002184181A (ja) | 半導体記憶装置 | |
US6826108B2 (en) | Integrated circuit memory device power supply circuits and methods of operating same | |
US6266286B1 (en) | Wafer burn-in test circuit and method for testing a semiconductor memory device | |
US6335875B2 (en) | Memory circuit/logic circuit integrated device capable of reducing term of works | |
JP2003217280A (ja) | 半導体記憶装置 | |
JP2829135B2 (ja) | 半導体記憶装置 | |
JPH09134592A (ja) | 半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置 | |
KR100726298B1 (ko) | 정확히 번인 테스트를 실행할 수 있는 반도체 기억 장치 | |
US6930938B2 (en) | Semiconductor memory device having test mode | |
KR100996187B1 (ko) | 고집적 반도체 메모리 장치의 내부 구조 | |
JP2004152399A (ja) | 半導体記憶装置 | |
US6597040B2 (en) | Semiconductor device having MOS transistor for coupling two signal lines | |
JP2002008396A (ja) | 半導体集積回路 | |
JP2011054270A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060815 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081201 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100727 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100917 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101012 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101019 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |