DE10341537B4 - Halbleiterspeichervorrichtung und Testverfahren desselben unter Verwendung eines Zeilenkomprimierungstestmodus - Google Patents
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Abstract
Ausgleichsvorrichtungs-Testschaltung (100) für eine Halbleiterspeichervorrichtung, wobei die Ausgleichsvorrichtungs-Testschaltung (100) folgende Merkmale aufweist:
zumindest eine Ausgleichsvorrichtungsschaltung (102) zum Liefern eines ersten Spannungspegels an entweder zumindest eine wahre Bitleitung (BL) oder zumindest eine komplementäre Bitleitung (/BL) während eines Testmodus;
eine Ausgleichsleitung (104) zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen (102) entlang einer Wortleitung (WL); und
einen Komparator (106) zum Vergleichen einer zweiten Spannung auf der Ausgleichsleitung (104) des Testmodus mit einer Referenzspannung (Vref), wobei, wenn die zweite Spannung geringer als die Referenzspannung (Vref) ist, die Wortleitung (WL) defekt ist.
zumindest eine Ausgleichsvorrichtungsschaltung (102) zum Liefern eines ersten Spannungspegels an entweder zumindest eine wahre Bitleitung (BL) oder zumindest eine komplementäre Bitleitung (/BL) während eines Testmodus;
eine Ausgleichsleitung (104) zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen (102) entlang einer Wortleitung (WL); und
einen Komparator (106) zum Vergleichen einer zweiten Spannung auf der Ausgleichsleitung (104) des Testmodus mit einer Referenzspannung (Vref), wobei, wenn die zweite Spannung geringer als die Referenzspannung (Vref) ist, die Wortleitung (WL) defekt ist.
Description
- Die vorliegende Erfindung bezieht sich allgemein auf einen Halbleitervorrichtungsentwurf und spezieller auf eine Halbleiterspeichervorrichtung und ein – Verfahren zum Testen der Speichervorrichtung unter Verwendung eines Zeilenkomprimierungs-Testmodus.
- Aus der
US 5,285,419 ist eine Speichereinrichtung bekannt, bei der ein Zeilenkomprimierungs-Testmodus durchgeführt wird. Hierbei eine NOR- und eine NAND-Verknüpfung der Bitleitung mit jeweils einem einzigen Transistor bewirkt. - Es ist Aufgabe der Erfindung, ausgehend von diesem Stand der Technik, eine Ausgleichsvorrichtungstestschaltung für eine Halbleiterspeichervorrichtung und ein entsprechendes Verfahren zu schaffen.
- Diese Aufgabe wird mit einer Ausgleichstestschaltung gemäß Anspruch 1, einer Halbleiterspeichervorrichtung gemäß Anspruch 11 und einem Verfahren gemäß Anspruch 18 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
-
1 ist ein Blockdiagramm, das eine Struktur eines dynamischen Direktzugriffsspeichers (der hierin als DRAM bezeichnet wird)30 zeigt, der mit einer Testeinrichtung20 verbunden ist. Der DRAM30 umfaßt eine Steuerungssignal-Erzeugungsschaltung31 , eine Befehlsdecodiereinrichtung32 , einen Adreßpuffer33 , einen Taktpuffer34 , eine Mehrzahl von Speichervorrichtungen40 und eine Daten-Eingabe-/Ausgabeschaltung39 . Jedes der Mehrzahl von Speichervorrichtungen umfaßt ein Speicherarray, eine RD (RD = row decoder = Zeilendecodiereinrichtung), eine CD (CD = column decoder = Spaltendecodiereinrichtung) und eine SA + IO-Steuerungsschaltung (SA + IO = sense amplifiers + input/output control circuit = Erfassungsverstärker + Eingabe-/Ausgabe). - Die Steuerungssignal-Erzeugungsschaltung
31 empfängt eine Vielfalt an Steuerungssignalen, wie z. B. /RAS, /CAS und /WE, die von einer externen Quelle, z. B. der externen Testeinrichtung20 , geliefert werden, und erzeugt und liefert eine Vielfalt an internen Steuerungssignalen an die Befehlsdecodiereinrichtung32 . Die Befehlsdecodiereinrichtung32 decodiert diese internen Steuerungssignale, erzeugt eine Vielfalt an Steuerungsbefehlen CMD0-CMDi und steuert den DRAM30 als Ganzes durch diese Befehlssignale. - Der Adreßpuffer
33 nimmt Adreßsignale A0-Aj auf und liefert Zeilenadreßsignale (RAs) und Spaltenadreßsignale (CAs) an die RDs und CDs. Der Taktpuffer34 empfängt ein Taktsignal CLK, das von einer externen Quelle geliefert wird, erzeugt und liefert ein internes Taktsignal CLK an den DRAM30 als Ganzes. Der DRAM30 arbeitet in Synchronisierung mit dem internen Taktsignal CLK'. - Die RDs bezeichnen Zeilenadressen von Speicherarrays ansprechend auf RAs, die vom Adreßpuffer
33 geliefert werden. Die CDs bezeichnen Spaltenadressen der Speicherarrays ansprechend auf CAs, die vom Adreßpuffer33 geliefert werden. - Die SA + IO-Steuerungsschaltungen verbinden Speicherzellen bei Adressen, die durch RDs bwz. CDs bezeichnet werden, mit einem Ende von IOPs (IOP = input/output line pair = Daten-Eingabe-/Ausgabeleitungspaar). Die anderen Enden der IOPs sind mit einer Daten-Eingabe-/Ausgabeschaltung
39 verbunden. Die Daten-Eingabe-/Ausgabeschaltung39 liefert Daten DQ0-k, die von einer externen Quelle eingegeben werden, an eine ausgewählten Speicherzelle über ein IOP in einem Schreibmodus, und liefert als eine Ausgabe die Daten DQ0-k, die von einer ausgewählten Speicherzelle gelesen werden, an eine externe Vorrichtung in einem Lesemodus. -
2 ist ein ausführlicheres Blockdiagramm von einem von der Mehrzahl von Speichervorrichtungen40 , und3 ist ein schematisches Diagramm einer einzelnen Spalte der Speichervorrichtung, die in2 gezeigt ist. - Unter Bezugnahme auf
2 und3 umfaßt das Speicherarray35 eine Mehrzahl von MCs (MC = memory cell = Speicherzelle), die in einer Matrix angeordnet sind, WLs (WL = word line = Wortleitung), die für jeweilige Zeilen angeordnet sind, und Bitleitungspaare BLs, /BLs (BLs, /BLs = true bitlines/complement bitlines = echte Bitleitungen/komplementäre Bitleitungen), die für die jeweiligen Spalten angeordnet sind. Jede MC ist an einer bestimmten Adresse positioniert, die durch eine RA und eine CA bezeichnet ist. Jede MC ist von einem in der Technik hinreichend bekannten Typ und umfaßt einen N-Kanal-MOS-Transistor50 zum Zugreifen auf und einen Kondensator51 zum Speichern von Informationen. Die WL überträgt eine Ausgabe von der Zeilendecodiereinrichtung36 und aktiviert die MCs der ausgewählten Zeile. Das Bitleitungspaar BL, /BL führt die Eingabe/Ausgabe von Daten an und von der ausgewählten MC aus. - Die SA + IO-Steuerungsschaltung
38 umfaßt Spaltenauswahlgatter41s , Erfassungsverstärker42s und Ausgleichseinrichtungen34s , die entsprechend den jeweiligen Spalten angeordnet sind. Das Spaltenauswahlgatter41 umfaßt ein Paar von N-Kanal-MOS-Transistoren52 ,53 , die zwischen das Bitleitungspaar BL, /BL und das Daten-Eingabe-/Ausgabeleitungspaar IO, /IO geschaltet sind. Ein Gate von jedem N-Kanal-MOS-Transistor ist mit der Spaltendecodiereinrichtung37 über eine CSL (column select line = Spaltenauswahlleitung) CSL verbunden. Wenn die CSL durch die Spaltendecodiereinrichtung37 auf einen „H”-Pegel (H = logical high = logisches Hoch) aktiviert wird, der ein Auswahlpegel ist, wird das Paar von N-Kanal-MOS-Transistoren leitfähig gemacht, wobei das Bitleitungspaar BL, /BL und das Daten-Eingabe-/Ausgabeleitungspaar IO, /IO miteinander gekoppelt werden. - Der Erfassungsverstärker
42 verstärkt eine kleine Potenialdifferenz zwischen dem Bitleitungspaar BL und /BL auf eine Leistungsversorgungsspannung Vcc, ansprechend darauf, daß die Erfassungsverstärker-Aktivierungssignale SE und /SE einen „H”- bzw. „L”-Pegel erreichen. - Die Ausgleichseinrichtung
43 umfaßt einen N-Kanal-MOS-Transistor58 , der zwischen die Bitleitungen BL und /BL geschaltet ist, und N-Kanal-MOS-Transistoren59 und60 , die zwischen die Bitleitungen BL, /BL bzw. einen Knoten N1 geschaltet sind. Die N-Kanal-MOS-Transistoren58 –60 haben ihre Gatter mit dem Knoten N2 verbunden. Der Knoten N2 empfängt ein Bitleitungs-Ausgleichssignal BLEQ, und der Knoten N1 empfängt ein Bitleitungspotential Veql (= Vcc/2). Die Ausgleichseinrichtung43 gleicht die Potentiale der Bitleitungen BL und /BL auf das Bitleitungspotential Veql ansprechend darauf, daß das Bitleitungs-Ausgleichssignal BLEQ den aktiven Pegel des „H”-Pegels erreicht. Hier sind die Signale SE, /SE, BLEQ in den Befehlssignalen CMD0-CMDi, die in1 gezeigt sind, umfaßt. - Anschließend wird kurz eine Operation des DRAM
30 beschrieben. Im Schreibmodus aktiviert eine der Spaltendecodiereinrichtungen37 die CSL in einer Spalte, die einem CA entspricht, auf einen Aktivierungspegel, der ein „H”-Pegel ist, wodurch das Spaltenauswahlgatter41 leitfähig gemacht wird. - Die Daten-Eingabe-/Ausgabeschaltung
39 liefert Daten, die geschrieben werden sollen, die von einer externen Quelle an ein Bitleitungspaar BL, /BL der ausgewählten Spalte über einen IOP (IOP = input-output processor = Eingabe-/Ausgabeprozessor) geliefert werden. Die Daten, die geschrieben werden sollen, werden als eine Potenialdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung /BL gegeben. Anschließend aktiviert eine der Zeilendecodiereinrichtungen36 die WL einer Zeile, die einem RA entspricht, auf einen „H”-Pegel, der der Auswahlpegel ist, wodurch die Zeile der N-Kanal-MOS-Transistoren51 der MCs in der Wortleitung leitfähig gemacht wird. Die elektrischen Ladungen eines Betrags, der dem Potential der Bitleitung BL oder /BL entspricht, wird im Kondensator51 der ausgewählten MC gespeichert. - Im Lesemodus wird zunächst das Bitleitungs-Ausgleichssignal BLEQ auf einen „L”-Pegel heruntergezogen, und das Ausgleichen der Bitleitungen BL und /BL wird gestoppt. Eine der Zeilendecodiereinrichtungen
36 zieht eine WL einer Zeile, die dem RA entspricht, auf einen „H”-Pegel, d. h. den Auswahlpegel, nach oben. Die Potentiale der Bitleitungen BL und /BL verändern sich um einen geringen Betrag gemäß dem Betrag der elektrischen Ladungen in dem Kondensator51 einer aktivierten MC. - Anschließend erhalten die Erfassungsverstärker-Aktivierungssignale SE und /SE einen „H”-Pegel bzw. „L”-Pegel, und der Erfassungsverstärker
42 wird aktiviert. Wenn das Potential der Bitleitung BL um einen geringen Betrag höher ist als das Potential der komplementären Bitleitung /BL, wird das Potential der Bitleitung BL auf einen „H”-Pegel nach oben gezogen, und das Potential der komplementären Bitleitung /BL wird auf einen „L”-Pegel heruntergezogen. Wenn das Potential der Bitleitung /BL umgekehrt um einen geringen Betrag höher als das Potential der Bitleitung BL ist, wird das Potential der komplementären Bitleitung /BL auf einen „H”-Pegel nach oben gezogen, und das Potential der Bitleitung BL auf einen „L”-Pegel nach unten gezogen. - Eine der Spaltendecodiereinrichtungen
37 aktiviert dann die CSL einer Spalte, die einem CA entspricht, auf einen „H”-Pegel, wodurch das Spaltenauswahlgatter41 der Spalte leitfähig gemacht wird. Die Daten des Bitleitungspaars BL, /BL der ausgewählten Spalte werden an die Daten-Eingabe-/Ausgabeschaltung39 über das Spaltenauswahlgatter41 und das Daten-Eingabe-/Ausgabeleitungspaar IO, /IO geliefert. Die Daten-Eingabe-/Ausgabeschaltung39 liefert die gelesenen Daten an eine externes Vorrichtung, z. B. eine Testeinrichtung20 . - Um die Qualität eines DRAMs zu garantieren, wird eine Vielfalt an Tests vor der Auslieferung ausgeführt. Um die Speicherzellen in dem DRAM-Array zu testen, wird ein Muster von Einsen und Nullen in das Array geschrieben und dann durch einen Zyklus von normalen Leseoperationen, wie vorstehend beschrieben, herausgelesen. Um jede Zelle zu testen, müßten genügend Leseoperationen ausgeführt werden, um alle Adresse abzudecken. Dies nimmt jedoch eine beträchtliche Zeit in Anspruch.
- Dementsprechend ist es ein Aspekt der vorliegenden Erfindung, eine Ausgleichsvorrichtungs-Testschaltung für eine Halbleiterspeichervorrichtung zu schaffen, wobei die Ausgleichsvorrichtungs-Testschaltung zumindest eine Ausgleichsvorrichtungsschaltung zum Liefern eines ersten Spannungspegels an zumindest entweder eine wahre Bitleitung oder zumindest eine komplementäre Bitleitung während eines Testmodus, eine Ausgleichsleitung zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen entlang einer Wortleitung und einen Komparator zum Vergleichen einer zweiten Spannung auf der Ausgleichsleitung während des Testmodus mit einer Referenzspannung umfaßt, wobei, wenn die zweite Spannung geringer als die Referenzspannung ist, die Wortleitung defekt ist.
- Es ist ein weiterer Aspekt der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, das ein Speicherzellenarray, das eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen und eine Mehrzahl von Speicherzellen, die jeweils an Schnittpunkten der Wortleitungen und der Bitleitungen positioniert sind; eine Zeilendecodiererschaltung zum Auswählen von einer der Wortleitungen ansprechend auf eine Zeilenadresse; eine Spaltendecodiererschaltung zum Auswählen von zumindest einem der Paare der Bitleitungen ansprechend auf eine Spaltenadresse; eine Schaltschaltung zum Verbinden eines Bitleitungspaars, das durch die Spaltendecodiererschaltung ausgewählt wird, mit einem entsprechenden Erfassungsverstärker und eine Ausgleichsvorrichtungs-Testschaltung, die zumindest eine Ausgleichsvorrichtungsschaltung zum Liefern eines ersten Spannungspegels an zumindest entweder eine wahre Bitleitung oder zumindest eine komplementäre Bitleitung während eines Testmodus umfaßt; eine Ausgleichsleitung zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen entlang einer Wortleitung und einen Komparator zum Vergleichen einer zweiten Spannung auf der Ausgleichsleitung während des Testmodus mit einer Referenzspannung umfaßt, wobei, wenn die zweite Spannung geringer als die Referenzspannung ist, die Wortleitung defekt ist.
- Bei einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Testen einer Halbleiterspeichervorrichtung geschaffen. Das Verfahren umfaßt die Schritte des Aktivierens einer Wortleitung, so daß alle wahren Bitleitungen oder komplementären Bitleitungen entlang der Wortleitung eine erste Spannung aufweisen; des Verbindens eines Erfassungsverstärkers mit einer Ausgleichsvorrichtungs-Testschaltung, des Vorladens einer Ausgleichsleitung mit der ersten Spannung; des Lieferns einer zweiten Spannung mit der Ausgleichsvorrichtungs-Testschaltung und des Vergleichens einer Spannung der Ausgleichsleitung mit einer Referenzspannung, wobei, wenn die Ausgleichsleitungsspannung geringer als die Referenzspannung ist, die Wortleitung defekt ist.
- Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachstehend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
-
1 ein Blockdiagramm einer herkömmlichen Halbleiterspeichervorrichtung, z. B. eines DRAMs, die mit einer externen Testeinrichtung verbunden ist; -
2 ein ausführliches Blockdiagramm des Speicherarrays, der Zeilendecodiereinrichtung, der Spaltendecodiereinrichtung und der Erfassungsverstärker- + Eingabe-/Ausgabeschaltung, die in1 gezeigt ist; -
3 ein schematisches Diagramm einer einzelnen Spalte der Speichervorrichtung, die in2 gezeigt ist; -
4 ein schematisches Diagramm einer Ausgleichsvorrichtungs-Testschaltung für eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung; -
5 ein Flußdiagramm, das ein Verfahren zum Testen einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung darstellt; -
6 ein teilweise schematisches Diagramm einer Halbleiterspeichervorrichtung, die gemäß einem Ausführungsbeispiel der vorliegenden Erfindung getestet wird. - Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In der nachstehenden Beschreibung werden hinreichend bekannte Funktionen oder Konstruktionen nicht ausführlich beschrieben, da sie die Erfindung durch unnötige Einzelheiten unverständlich machen würden.
- Während der Aktivierung einer Wortleitung werden Daten von jeder Speicherzelle eines Arrays, das durch die Wortleitung aktiviert wird, in einen entsprechenden Erfassungsverstärker gelesen. Die vorliegende Erfindung macht sich diese Tatsache zum Realisieren dieser Daten zunutze und könnte lokal mit den Erfassungsverstärkern verglichen werden, um zu bestimmen, ob beliebige Speicherzellen auf der Wortleitung ausfallen. Auf diese Weise könnten alle Speicherzellen, die einer speziellen Wortleitung zugeordnet sind, in einer Operation, d. h. einem Zeilenkomprimierungs-Testmodus, anstelle eines Testens von jeder einzelnen Speicherzelle getestet werden, wodurch eine Testzeit einer Halbleiterspeichervorrichtung verringert wird. Um die zusätzliche Fläche, die zum Ausführen des Zeilenkomprimierungstests auf einem Chip der Speichervorrichtung erforderlich ist, zu reduzieren, wird auf die maximale Nutzung der existierenden Transistoren im Erfassungsverstärkerbereich abgezielt. Die Ausgleichsvorrichtungsschaltung hat sich als für diese Aufgabe geeignet erwiesen.
- Unter Bezugnahme auf
4 wird eine Ausgleichsvorrichtungs-Testschaltung100 zum Testen von Wortleitungen einer Halbleiterspeichervorrichtung geschaffen. Die Ausgleichsvorrichtungs-Testschaltung100 umfaßt eine modifizierte Ausgleichsvorrichtungsschaltung102 zum Liefern eines ersten Spannungspegels an entweder eine wahre Bitleitung BL oder eine komplementäre Bitleitung /BL während eines Testmodus, eine Ausgleichsleitung104 (die auch als eql-live bezeichnet wird) zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen102 entlang einer Wortleitung BL, und einen Komparator106 zum Vergleichen einer zweiten Spannung auf der Ausgleichsleitung104 während des Testmodus mit einer Referenzspannung Vref, um zu bestimmen, ob ein beliebiges Element entlang der Wortleitung defekt ist. Die Ausgleichsvorrichtungs-Testschaltung100 umfaßt ferner ein erstes Tristate-Register T1, um die Ausgleichsleitung104 während des Testmodus und eines normalen Betriebsmodus freizugeben, und ein zweites Tristate-Register T2, um die Ausgleichsleitung104 während des Testmodus vorzuladen. - Die Ausgleichsvorrichtungsschaltung
120 umfaßt drei Schalter110 ,112 ,114 , vorzugsweise N-Kanal-MOS-Transistoren. Der erste Transistor110 ist zwischen eine wahre Bitleitung BL und eine komplementären Bitleitung /BL gekoppelt, wobei ein Gate des ersten Transistors110 mit einer ersten Verbindungsleitung bl-connect gekoppelt ist. Der zweite Transistor112 ist zwischen die echte Bitleitung BL und den dritten Transistor114 gekoppelt, wobei ein Gate des zweiten Transistors112 mit einer zweiten Verbindungsleitung t-bl-connect gekoppelt ist. Schließlich ist der dritte Transistor114 zwischen den zweiten Transistor112 und die komplementäre Bitleitung/BL gekoppelt, wobei sein Gate mit einer dritten Verbindungsleitung c-bl-connect gekoppelt ist. - Um die Funktionsfähigkeit der vorliegenden Erfindung zu nutzen, werden die MCs entlang einer Wortleitung WL mit einem solchen Muster geschrieben, das alle wahren Bitleitungen BL erwartungsgemäß entweder eine hohe Bitleitungsspannung Vblh aufweisen oder alle wahren Bitleitungen die Spannung GND aufweisen. Unter Bezugnahme auf
5 und6 wird das Verfahren der vorliegenden Erfindung angesichts zweier Szenarien beschrieben: erstens, wo die wahren Bitleitungen eine Spannung Vblh aufweisen, und zweitens, wo die wahren Bitleitungen BLs eine Spannung GND aufweisen. Es wird darauf hingewiesen, daß das Verfahren der vorliegenden Erfindung das gesamte Speicherarray auf einmal testet, jedoch wird für den Zweck der nachstehenden Darstellung das Testen von nur einer Wortleitung beschrieben. - Unter Bezugnahme auf
5 wird in dem ersten Szenario ein Testen einer Speichervorrichtung durchgeführt, wo alle wahren Bitleitungen eine Spannung Vblh aufweisen. Bei Schritt502 wird eine Wortleitung wird zunächst durch eine Zeilendecodiereinrichtung auf einen „H”-Pegel aktiviert. Dann wird auf alle MCs entlang der aktivierten Wortleitung WL geschrieben, so daß alle wahren Bitleitungen BLs eine Spannung Vblh nach dem Erfassen durch einen Erfassungsverstärker (Schritt504 ) aufweisen. Zu diesem Zeitpunkt wird die Speichervorrichtung während eines vorbestimmten Zeitraums durch herkömmliche Testverfahren belastet, um potentielle Ausfälle herbeizuführen (Schritt505 ). - Nach dem der vorbestimmte Zeitraum verstrichen ist, werden dann die Leitungen c-bl-connet, t-bl-connect, bi-connect auf GND (Schritt
506 ) gesetzt, und jede MC entlang der WL wird erfaßt (Schritt508 ). Anschließend wird bei Schritt510 der SA mit der Ausgleichsvorrichtungsschaltung verbunden. (Herkömmlicherweise sind die Auswahltransistoren, die in den Figuren nicht gezeigt sind, zu diesem Zweck in einem Erfassungsverstärker verfügbar.) Die Ausgleichsleitung104 wird dann auf Vblh vorgeladen, indem blh-enable des Tristate-Registers T2 für einen vorbestimmten Zeitraum vorgeladen wird, und dann blh-enable erneut gesperrt wird, so daß die Ausgleichsleitung104 nicht aktiv getrieben wird (Schritt512 ). Abhängig davon, ob die echte Bitleitung oder komplementäre Bitleitung mit der Spannung Vblh versorgt wurde (Schritt514 ), wird die Ausgleichsspannung Veql entweder an die zweite oder dritte Verbindungsleitung, t-bl-connect bzw. c-bl-connect jeweils geliefert. Hier wird dann die Ausgleichsspannung Veql, die dann die Hälfte von Vblh ist, an t-bl-connect geliefert (Schritt518 ). - In dem Fall, wo alle MCs korrekt arbeiten und somit alle wahren Bitleitungen BL den Pegel Vblh aufweisen, wird kein NMOS-Transistor eingeschaltet, da ein Gatter zur Quellenspannung Vgs für alle Transistoren negativ ist, und die Ausgleichsleitung
104 wird bei Vblh bleiben. In dem Fall, wo eine oder mehrere Speicherzellen MCs defekt sind, wie in6 gezeigt ist, werden die entsprechenden wahren Bitleitungen bei GND sein, und daher wird der NMOS-Transistor612 ebenfalls bei GND sein, und die Ausgleichsleitung104 wird offen sein, so daß die Ausgleichsleitung104 entladen wird, bis sie den Pegel Veql-Vgl erreicht, wo die anderen NMOS-Transistoren offen sind. Es wird darauf hingewiesen, daß die Transistoren, die in6 gezeigt sind, die zweiten Transistoren112 von jeder Ausgleichsschaltung102 sind. - Die Spannung der Ausgleichsleitung
104 wird dann bei Schritt520 mit einer Referenzspannung Vref (z. B. Veql oder einer geeigneten Spannung zwischen Vblh und Veql) durch den Komparator106 verglichen. Immer wenn die Spannung der Ausgleichsleitung104 die Referenzspannung Vref unterschreitet, z. B. wenn eine oder mehrere wahre Bitleitungen auf GND sind, wie vorstehend beschrieben, gelten die Speicherzellen (oder Wortleitung) als defekt (Schritt524 ). Wenn ansonsten die Ausgleichsleitung104 eine Spannung aufweist, die größer als die Referenzspannung Vref ist, z. B. Vblh, gelten die Speicherzellen (oder Wortleitung) als gut (Schritt524 ). - Bei dem Testverfahren kann die Zeitgebung eine Rolle spielen, da die Ausgleichsleitung
104 während des Tests voll floatet und sich daher aufgrund von Parasitäreffekten entladen kann. Eine zusätzliche Option, um dieses Problem zu vermeiden ist, einen sehr schwachen Ableittransistor120 zu verwenden, der aktiv versucht, die Ausgleichsleitung104 bei Vblh zu halten. Dieser Ableittransistor muß stärker als ein beliebiger Parasitäreffekt und schwächer als ein einzelner NMOS-Transistor der Ausgleichsvorrichtungsschaltung102 sein. - Im zweiten Szenario wird ein Testen der Speichervorrichtung durchgeführt, wobei alle wahren Bitleitungen BL eine Spannung GND aufweisen und daher alle komplementären Bitleitungen /BL eine Spannung Vblh aufweisen. Hier sind Schritt
502 bis Schritt516 mit den vorstehenden identisch und werden daher nicht wiederholt. - Bei Schritt
526 wird die Ausgleichsspannung Veql, die die Hälfte von Vblh ist, an die Verbindungsleitung c-bl-connect geliefert (Schritt526 ). In dem Fall, wo alle Speicherzellen MCs korrekt arbeiten und daher alle komplementären Bitleitungen /BL den Pegel Vblh aufweisen, wird kein NMOS-Transistor eingeschaltet, da die Spannung Vgs für alle Transistoren negativ ist, und die Ausgleichsleitung104 wird bei Vblh bleiben. In dem Fall, wo ein oder mehrere Speicherzellen MCs defekt sind, werden die entsprechenden komplementäre Bitleitungen /BL bei GND sein, und daher werden die NMOS-Transistoren bei GND sein, und die Ausgleichsleitung104 wird offen sein, so daß die Ausgleichsleitung104 entladen wird, bis sie den Pegel Veql-Vgl erreicht, wo die anderen MOS-Transistoren offen sind. - Die Spannung der Ausgleichsleitung
104 wird dann mit einer Referenzspannung Vref (z. B. Veql oder einer geeigneten Spannung zwischen Vblh und Veql) durch den Komparator106 verglichen. Immer wenn die Ausgleichsleitung104 die Referenzspannung Vref unterschreitet, z. B. wenn eine oder mehrere komplementäre Bitleitungen auf GND sind, gelten die Speicherzellen (oder die Wortleitung) als defekt. Wenn ansonsten die Ausgleichsleitung104 eine Spannung aufweist, die größer als die Referenzspannung Vref ist, z. B. Vblh, gelten die Speicherzellen MCs (oder Wortleitung) als gut (Schritt524 ). - Wie vorstehend beschrieben, kann ein optionaler Ableittransistor hinzugefügt werden, um ein Entladen aufgrund von parasitären Effekten zu verhindern.
- Die übliche Ausgleichsvorrichtungsschaltungsfunktionsfähigkeit kann immer noch bei einem Normalbetriebsmodus erreicht werden, wenn c-bl-connect, t-bl-connect, bi-connect wie die ursprüngliche Ausgleichsvorrichtungsschaltung
43 von3 parallel getrieben werden. - Die Schaltung und das Verfahren der vorliegenden Erfindung führen zu einer Testzeitverringerung. Anstatt ein Speicherarray durch alle Adressen zu lesen, liest das Verfahren der vorliegenden Erfindung nur alle Wortleitungen des Speicherarrays. In einer 256MX16-Vorrichtung würde beispielsweise ein reguläres Lesen durch das Speicherarray 16 M Lesezyklen beanspruchen. Unter Verwendung des Zeilenkomprimierungstestmodus der vorliegenden Erfindung würde ein Lesen durch die Wortleitungen nur 32 K Lesezyklen beanspruchen. Selbst wenn von einem Aufwand von 10× für den Testmodus ausgegangen wird, besteht immer noch eine Einsparung von 50×.
Claims (24)
- Ausgleichsvorrichtungs-Testschaltung (
100 ) für eine Halbleiterspeichervorrichtung, wobei die Ausgleichsvorrichtungs-Testschaltung (100 ) folgende Merkmale aufweist: zumindest eine Ausgleichsvorrichtungsschaltung (102 ) zum Liefern eines ersten Spannungspegels an entweder zumindest eine wahre Bitleitung (BL) oder zumindest eine komplementäre Bitleitung (/BL) während eines Testmodus; eine Ausgleichsleitung (104 ) zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen (102 ) entlang einer Wortleitung (WL); und einen Komparator (106 ) zum Vergleichen einer zweiten Spannung auf der Ausgleichsleitung (104 ) des Testmodus mit einer Referenzspannung (Vref), wobei, wenn die zweite Spannung geringer als die Referenzspannung (Vref) ist, die Wortleitung (WL) defekt ist. - Schaltung (
100 ) gemäß Anspruch 1, die ferner ein erstes Tristate-Register (T1) zum Freigeben der Ausgleichsleitung (104 ) während des Testmodus aufweist, wobei, während eines Normalbetriebsmodus, das erste Tristate-Register (T1) eine Ausgleichsspannung (Veql) an die Ausgleichsleitung (104 ) liefert, und, während eines Testmodus, das erste Tristate-Register (T1) keine Spannung an die Ausgleichsleitung (104 ) liefert. - Schaltung (
100 ) gemäß Anspruch 2, die ferner ein zweites Tristate-Register (T2) zum Vorladen der Ausgleichsleitung (104 ) während des Testmodus aufweist. - Schaltung (
100 ) gemäß einem der Ansprüche 1 bis 3, bei der die zumindest eine Ausgleichsvorrichtungsschaltung (102 ) folgende Merkmale aufweist: einen ersten Transistor (110 ), der zwischen die zumindest eine wahre Bitleitung (BL) und die zumindest eine komplementäre Bitleitung (/BL) gekoppelt ist, wobei ein Gate des ersten Transistors (T1) mit einer ersten Verbindungsleitung (bi-connect) gekoppelt ist; einen zweiten Transistor (112 ), der zwischen die zumindest eine wahre Bitleitung (BL) und einen dritten Transistor (114 ) gekoppelt ist, wobei ein Gate des zweiten Transistors (112 ) mit einer zweiten Verbindungsleitung (t-bl) gekoppelt ist; und wobei der dritte Transistor (114 ) zwischen den zweiten Transistor (112 ) und die zumindest eine komplementäre Bitleitung (/BL) gekoppelt ist, wobei ein Gate des dritten Transistors (114 ) mit einer dritten Verbindungsleitung (c-bl) gekoppelt ist. - Schaltung (
100 ) gemäß Anspruch 4, bei der, während eines normalen Betriebsmodus, die erste Verbindungsleitung (bi-connect), die zweite Verbindungsleitung (t-bl) und die dritte Verbindungsleitung (c-bl) miteinander kurzgeschlossen sind. - Schaltung (
100 ) gemäß Anspruch 4, bei der, während des Testmodus, wenn die erste Spannung an die zumindest eine wahre Bitleitung (BL) geliefert wird, eine Ausgleichsspannung (Veql) an die zweite Verbindungsleitung (t-bl) angelegt wird. - Schaltung (
100 ) gemäß Anspruch 6, bei der die Ausgleichsspannung (Veql) die Hälfte der ersten Spannung ist, die an die zumindest eine wahre Bitleitung (BL) geliefert wird. - Schaltung (
100 ) gemäß Anspruch 4, bei der, während des Testmodus, wenn die erste Spannung an die zumindest eine komplementäre Bitleitung (/BL) geliefert wird, eine Ausgleichsspannung (Veql) an die dritte Verbindungsleitung (c-bl) angelegt wird. - Schaltung (
100 ) gemäß Anspruch 8, bei der die Ausgleichsspannung (Veql) die Hälfte der ersten Spannung ist, die an die zumindest eine komplementäre Bitleitung (/BL) geliefert wird. - Schaltung (
100 ) gemäß einem der Ansprüche 1 bis 9, die ferner einen Ableittransistor (120 ) aufweist, der zwischen die Ausgleichsleitung (104 ) und die erste Spannung zum Beibehalten der Ausgleichsleitung (104 ) bei der ersten Spannung gekoppelt ist. - Halbleiterspeichervorrichtung, die folgende Merkmale aufweist: ein Speicherzellenarray, das eine Mehrzahl von Wortleitungen (WL), eine Mehrzahl von Bitleitungen (BL) und eine Mehrzahl von Speicherzellen (MC), die jeweils an Schnittpunkten der Wortleitungen und der Bitleitungen positioniert sind, umfaßt; eine Zeilendecodiererschaltung (
36 ) zum Auswählen von einer der Wortleitungen (WL) ansprechend auf eine Zeilenadresse (RA); eine Spaltendecodiererschaltung (37 ) zum Auswählen von zumindest einem der Paare der Bitleitungen ansprechend auf eine Spaltenadresse (SA); eine Schaltschaltung zum Verbinden eines Bitleitungspaars, das durch die Spaltendecodierschaltung (37 ) ausgewählt wird, mit einem entsprechenden Erfassungsverstärker; und eine Ausgleichsvorrichtungs-Testschaltung (100 ), die folgende Merkmale aufweist: zumindest eine Ausgleichsvorrichtungsschaltung (102 ) zum Liefern eines ersten Spannungspegels an zumindest entweder eine wahre Bitleitung (BL) oder zumindest eine komplementäre Bitleitung (/BL) während eines Testmodus; eine Ausgleichsleitung (104 ) zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen (102 ) entlang einer Wortleitung (WL); und einen Komparator (106 ) zum Vergleichen einer zweiten Spannung auf der Ausgleichsleitung (104 ) während des Testmodus mit einer Referenzspannung (Vref), wobei, wenn die zweite Spannung geringer als die Referenzspannung (Vref) ist, die Wortleitung (WL) defekt ist. - Halbleiterspeichervorrichtung gemäß Anspruch 11, die ferner ein erstes Tristate-Register (T1) zum Freigeben der Ausgleichsleitung (
104 ) während des Testmodus aufweist, wobei, während eines Normalbetriebsmodus, das erste Tristate-Register (T1) eine Ausgleichsspannung (Veql) an die Ausgleichsleitung, (104 ) liefert, und, während eines Testmodus, das erste Tristate-Register (T1) keine Spannung an die Ausgleichsleitung (104 ) - Halbleiterspeichervorrichtung gemäß Anspruch 12, die ferner ein zweites Tristate-Register (T2) zum Vorladen der Ausgleichsleitung (
104 ) während des Testmodus aufweist - Halbleiterspeichervorrichtung gemäß einem der Ansprüche 11 bis 13, bei der die zumindest eine Ausgleichsvorrichtungsschaltung (
102 ) folgende Merkmale aufweist: einen ersten Transistor (110 ), der zwischen die zumindest eine wahren Bitleitung (BL) und die zumindest eine komplementäre Bitleitung (/BL) gekoppelt ist, wobei ein Gate des ersten Transistors (110 ) mit einer ersten Verbindungsleitung (bi-connect) gekoppelt ist; einen zweiten Transistor (112 ), der zwischen die zumindest eine wahre Bitleitung (BL) und einen dritten Transistor (114 ) gekoppelt ist, wobei ein Gate des zweiten Transistors (112 ) mit einer zweiten Verbindungsleitung (t-bl) gekoppelt ist; und wobei der dritte Transistor (114 ) zwischen den zweiten Transistor (112 ) und die zumindest eine komplementäre Bitleitung (/BL) gekoppelt ist, wobei ein Gate des dritten Transistors (114 ) mit einer dritten Verbindungsleitung (c-bl) gekoppelt ist. - Halbleiterspeichervorrichtung gemäß Anspruch 14, bei der, während eines Normalbetriebsmodus, die erste Verbindungsleitung (bi-connect), die zweite Verbindungsleitung (t-bl) und die dritte Verbindungsleitung (c-bl) miteinander kurzgeschlossen sind.
- Halbleiterspeichervorrichtung gemäß Anspruch 14, bei der, während des Testmodus, wenn die erste Spannung an die zumindest eine wahre Bitleitung (BL) geliefert wird, eine Ausgleichsspannung (Veql) an die zweite Verbindungsleitung (t-bl) angelegt wird.
- Halbleiterspeichervorrichtung gemäß Anspruch 14, bei der, während des Testmodus, wenn die erste Spannung an die zumindest eine komplementäre Bitleitung (/BL) geliefert wird, eine Ausgleichsspannung (Veql) an die dritte Verbindungsleitung (c-bl) angelegt wird.
- Verfahren zum Testen einer Halbleiterspeichervorrichtung, das folgende Schritte aufweist: Aktivieren einer Wortleitung (WL), so daß alle wahren Bitleitungen (BL) oder komplementären Bitleitungen (/BL) entlang der Wortleitung (WL) eine erste Spannung aufweisen; Verbinden eines Erfassungsverstärkers (SA) mit einer Ausgleichsvorrichtungs-Testschaltung; Vorladen einer Ausgleichsleitung (
104 ) auf die erste Spannung; Liefern einer zweiten Spannung an die Ausgleichsvorrichtungs-Testschaltung; und Vergleichen einer Spannung der Ausgleichsleitung (104 ) mit einer Referenzspannung (Vref), wobei, wenn die Ausgleichsleitungsspannung geringer als die Referenzspannung (Vref) ist, die Wortleitung (WL) defekt ist. - Verfahren gemäß Anspruch 18, bei dem die Ausgleichsvorrichtungs-Testschaltung folgende Merkmale aufweist: einen ersten Transistor (
110 ), der zwischen die zumindest eine wahre Bitleitung (BL) und die zumindest eine komplementäre Bitleitung (/BL) gekoppelt ist, wobei ein Gate des ersten Transistors (110 ) mit einer ersten Verbindungsleitung (bi-connect) gekoppelt ist; einen zweiten Transistor (112 ), der zwischen die zumindest eine wahre Bitleitung (BL) und einen dritten Transistor (114 ) gekoppelt ist, wobei ein Gate des zweiten Transistors (112 ) mit einer zweiten Verbindungsleitung (t-bl) gekoppelt ist; und wobei der dritte Transistor (114 ) zwischen den zweiten Transistor (112 ) und die zumindest eine komplementäre Bitleitung (/BL) gekoppelt ist, wobei ein Gate des dritten Transistors (114 ) mit einer dritten Verbindungsleitung (c-bl) gekoppelt ist. - Verfahren gemäß Anspruch 19, das ferner, in einem Normalbetriebsmodus, den Schritt des Setzens der ersten Verbindungsleitung (bi-connect), der zweiten Verbindungsleitung (t-bl) und der dritten Verbindungsleitung (c-bl) auf eine Massespannung aufweist.
- Verfahren gemäß Anspruch 19, bei dem, wenn die erste Spannung an die wahren Bitleitungen (BL) geliefert wird, ein Liefern der zweiten Spannung an die zweite Verbindungsleitung (t-bl) der Ausgleichsvorrichtungs-Testschaltung erfolgt.
- Verfahren gemäß Anspruch 19, bei dem, wenn die erste Spannung an die komplementären Bitleitungen (/BL) geliefert wird, ein Liefern der zweiten Spannung an die dritte Verbindungsleitung (c-bl) der Ausgleichsvorrichtungs-Testschaltung erfolgt.
- Verfahren gemäß einem der Ansprüche 18 bis 22, bei dem die zweite Spannung die Hälfte der ersten Spannung ist.
- Verfahren gemäß einem der Ansprüche 18 bis 23, das ferner den Schritt des Belastens der Halbleiterspeichervorrichtung aufweist, um potentielle Ausfälle herbeizuführen.
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