JPH1186539A - データ処理装置、及び方法 - Google Patents
データ処理装置、及び方法Info
- Publication number
- JPH1186539A JPH1186539A JP9254098A JP25409897A JPH1186539A JP H1186539 A JPH1186539 A JP H1186539A JP 9254098 A JP9254098 A JP 9254098A JP 25409897 A JP25409897 A JP 25409897A JP H1186539 A JPH1186539 A JP H1186539A
- Authority
- JP
- Japan
- Prior art keywords
- refresh timing
- refresh
- dynamic
- data processing
- ref
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ダイナミックＲＡＭのリフレッシュ動作に必
要な最大消費電流を低減する。 【解決手段】 独立して駆動可能な複数ブロックのダイ
ナミックＲＡＭを有するデータ処理装置において、同時
にアクセス要求がなされた複数のダイナミックＲＡＭに
限って、同一位相・同一周波数のリフレッシュタイミン
グ信号を供給し、その他のダイナミックＲＡＭに対して
は互いに位相が異なり周波数が同一のリフレッシュタイ
ミング信号を供給する。
要な最大消費電流を低減する。 【解決手段】 独立して駆動可能な複数ブロックのダイ
ナミックＲＡＭを有するデータ処理装置において、同時
にアクセス要求がなされた複数のダイナミックＲＡＭに
限って、同一位相・同一周波数のリフレッシュタイミン
グ信号を供給し、その他のダイナミックＲＡＭに対して
は互いに位相が異なり周波数が同一のリフレッシュタイ
ミング信号を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、独立して駆動可能
な複数ブロックのダイナミックＲＡＭを有するデータ処
理装置に関し、特にリフレッュ動作の制御技術に関す
る。
な複数ブロックのダイナミックＲＡＭを有するデータ処
理装置に関し、特にリフレッュ動作の制御技術に関す
る。
【０００２】
【従来の技術】近年、半導体デバイス技術の進歩、コン
ピュータの高速処理化に伴い、デジタルデータ処理の対
象となるデータ量は、急速に増大してきている。特に、
カメラやスキャナ等から画像データを取り込んで画像処
理、転送等を行う場合、大容量の記憶用デバイスが必要
になってきている。
ピュータの高速処理化に伴い、デジタルデータ処理の対
象となるデータ量は、急速に増大してきている。特に、
カメラやスキャナ等から画像データを取り込んで画像処
理、転送等を行う場合、大容量の記憶用デバイスが必要
になってきている。
【０００３】記憶用デバイスとしては、半導体メモリ、
磁気ディスク、ＭＯディスク等が存在し、半導体メモリ
は、その高速アクセス性から一時記憶装置として使用さ
れ、記憶容量の大きな磁気ディスクは、コンピュータの
プログラムやデータの記憶装置として使用され、高密度
記録が可能なＭＯディスクは大容量のデータの保存用と
して使用されるなど、それぞれの特性に適合した目的で
使用されている。
磁気ディスク、ＭＯディスク等が存在し、半導体メモリ
は、その高速アクセス性から一時記憶装置として使用さ
れ、記憶容量の大きな磁気ディスクは、コンピュータの
プログラムやデータの記憶装置として使用され、高密度
記録が可能なＭＯディスクは大容量のデータの保存用と
して使用されるなど、それぞれの特性に適合した目的で
使用されている。
【０００４】半導体メモリは、読出し専用のＲＯＭと読
み書き自在なＲＡＭとに大別され、ＲＡＭは、データ保
持作用のあるスタティックＲＡＭと、データ保持作用が
なくデータ保持用のコンデンサ（寄生容量）を充電する
リフレッシュ動作を周期的に行う必要のあるダイナミッ
クＲＡＭとに分けられる。ダイナミックＲＡＭは、周期
的にリフレッシュ動作を行う必要があるため、スタティ
ックＲＡＭに比べてアクセス速度が遅くなると共に、周
辺のコントロール部分も複雑になる。しかし、ダイナミ
ックＲＡＭは、スタティックＲＡＭに比べて構造が簡単
で集積度を上げられ、コスト的にも有利なため、画像を
記憶するフレームメモリやコンピュータの主記憶等とし
て多用されている。
み書き自在なＲＡＭとに大別され、ＲＡＭは、データ保
持作用のあるスタティックＲＡＭと、データ保持作用が
なくデータ保持用のコンデンサ（寄生容量）を充電する
リフレッシュ動作を周期的に行う必要のあるダイナミッ
クＲＡＭとに分けられる。ダイナミックＲＡＭは、周期
的にリフレッシュ動作を行う必要があるため、スタティ
ックＲＡＭに比べてアクセス速度が遅くなると共に、周
辺のコントロール部分も複雑になる。しかし、ダイナミ
ックＲＡＭは、スタティックＲＡＭに比べて構造が簡単
で集積度を上げられ、コスト的にも有利なため、画像を
記憶するフレームメモリやコンピュータの主記憶等とし
て多用されている。
【０００５】このダイナミックＲＡＭのリフレッシュ動
作は、例えば、１０２４ｃｙｃｌ／１６ｍｓ製品の場
合、約１６ｕｓ（Ｔｒｅｆ）に１回の割合で行う必要が
ある。このリフレッシュ動作を行うためのリフレッシュ
タイミング信号は、水晶発振器のクロックを周辺回路で
分周する等して生成している。そして、リフレッシュタ
イミングが到来した時に、ダイナミックＲＡＭに対する
通常のアクセス要求があった場合は、コントローラは、
リフレッシュ動作とのアービトレーション（調停）を取
りながらリフレッシュ動作と通常のアクセスとを行うよ
うに制御している。
作は、例えば、１０２４ｃｙｃｌ／１６ｍｓ製品の場
合、約１６ｕｓ（Ｔｒｅｆ）に１回の割合で行う必要が
ある。このリフレッシュ動作を行うためのリフレッシュ
タイミング信号は、水晶発振器のクロックを周辺回路で
分周する等して生成している。そして、リフレッシュタ
イミングが到来した時に、ダイナミックＲＡＭに対する
通常のアクセス要求があった場合は、コントローラは、
リフレッシュ動作とのアービトレーション（調停）を取
りながらリフレッシュ動作と通常のアクセスとを行うよ
うに制御している。
【０００６】この場合、図４に示すように、その装置に
搭載されている全てのダイナミックＲＡＭを一度にリフ
レッシュしようとすると、一時的に大量の駆動電流が必
要になる。この駆動電流を供給する電源の電流容量は、
消費電流の最大値で決まってしまうので、電流容量が非
常に大きな電源が必要になる。そこで、図５に示すよう
に、各ダイナミックＲＡＭのリフレッシュタイミング信
号（Ｒｅｆ・ｔ１〜Ｒｅｆ・ｔ４）をずらすことによ
り、最大消費電流を低減するようにしている。
搭載されている全てのダイナミックＲＡＭを一度にリフ
レッシュしようとすると、一時的に大量の駆動電流が必
要になる。この駆動電流を供給する電源の電流容量は、
消費電流の最大値で決まってしまうので、電流容量が非
常に大きな電源が必要になる。そこで、図５に示すよう
に、各ダイナミックＲＡＭのリフレッシュタイミング信
号（Ｒｅｆ・ｔ１〜Ｒｅｆ・ｔ４）をずらすことによ
り、最大消費電流を低減するようにしている。
【０００７】
【発明が解決しようとする課題】しかし、例えば、図１
に示すように、ダイナミックＲＡＭ２０１，２０２，２
０３から順にデータを読出し、これらデータとダイナミ
ックＲＡＭ２０４からのデータとを演算器４００で演算
する場合、ダイナミックＲＡＭ２０１とダイナミックＲ
ＡＭ２０４、ダイナミックＲＡＭ２０２とダイナミック
ＲＡＭ２０４、ダイナミックＲＡＭ２０３とダイナミッ
クＲＡＭ２０４のリフレッシュタイミングを合わせる必
要がある。この際、上記のように、単純に複数系統のタ
イミングでリフレッシュを行うと、換言すれば、ダイナ
ミックＲＡＭ２０４のリフレッシュタイミングを図５に
示すように固定したままで、このダイナミックＲＡＭ２
０４のリフレッシュタイミングにダイナミックＲＡＭ２
０１〜２０３のリフレッシュタイミングを合わせようと
すると、結局、図４に示すように、全てのダイナミック
ＲＡＭ２０１〜２０４を同じタイミングでリフレッシュ
する必要があり、最大消費電流が大きくなるため、電流
容量が非常に大きな電源が必要となる。
に示すように、ダイナミックＲＡＭ２０１，２０２，２
０３から順にデータを読出し、これらデータとダイナミ
ックＲＡＭ２０４からのデータとを演算器４００で演算
する場合、ダイナミックＲＡＭ２０１とダイナミックＲ
ＡＭ２０４、ダイナミックＲＡＭ２０２とダイナミック
ＲＡＭ２０４、ダイナミックＲＡＭ２０３とダイナミッ
クＲＡＭ２０４のリフレッシュタイミングを合わせる必
要がある。この際、上記のように、単純に複数系統のタ
イミングでリフレッシュを行うと、換言すれば、ダイナ
ミックＲＡＭ２０４のリフレッシュタイミングを図５に
示すように固定したままで、このダイナミックＲＡＭ２
０４のリフレッシュタイミングにダイナミックＲＡＭ２
０１〜２０３のリフレッシュタイミングを合わせようと
すると、結局、図４に示すように、全てのダイナミック
ＲＡＭ２０１〜２０４を同じタイミングでリフレッシュ
する必要があり、最大消費電流が大きくなるため、電流
容量が非常に大きな電源が必要となる。
【０００８】本発明は、このような背景の下になされた
もので、その課題は、ダイナミックＲＡＭのリフレッシ
ュ動作に必要な最大消費電流を低減することにある。
もので、その課題は、ダイナミックＲＡＭのリフレッシ
ュ動作に必要な最大消費電流を低減することにある。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
め、請求項１記載の発明は、独立して駆動可能な複数ブ
ロックのダイナミックＲＡＭを有するデータ処理装置に
おいて、同時にアクセス要求がなされた複数のダイナミ
ックＲＡＭに対しては同一位相・同一周波数のリフレッ
シュタイミング信号を供給し、その他のダイナミックＲ
ＡＭに対しては周波数が同一で位相が互いに異なるリフ
レッシュタイミング信号を供給する供給手段を備えてい
る。
め、請求項１記載の発明は、独立して駆動可能な複数ブ
ロックのダイナミックＲＡＭを有するデータ処理装置に
おいて、同時にアクセス要求がなされた複数のダイナミ
ックＲＡＭに対しては同一位相・同一周波数のリフレッ
シュタイミング信号を供給し、その他のダイナミックＲ
ＡＭに対しては周波数が同一で位相が互いに異なるリフ
レッシュタイミング信号を供給する供給手段を備えてい
る。
【００１０】また、請求項２記載の発明では、請求項１
記載の前記供給手段は、アクセス要求に係る演算対象の
データをそれぞれ格納しているダイナミックＲＡＭに対
して同一位相・同一周波数のリフレッシュタイミング信
号を供給するように構成されている。
記載の前記供給手段は、アクセス要求に係る演算対象の
データをそれぞれ格納しているダイナミックＲＡＭに対
して同一位相・同一周波数のリフレッシュタイミング信
号を供給するように構成されている。
【００１１】また、請求項３記載の発明では、請求項１
記載の前記供給手段は、アクセス動作とリフレッシュ動
作とを調停する調停手段を介して前記リフレッシュタイ
ミング信号を供給するように構成されている。
記載の前記供給手段は、アクセス動作とリフレッシュ動
作とを調停する調停手段を介して前記リフレッシュタイ
ミング信号を供給するように構成されている。
【００１２】また、請求項４記載の発明では、請求項１
記載の前記供給手段は、前記複数ブロックのダイナミッ
クＲＡＭのブロック数より少数の互いに位相が異なり周
波数が同一のリフレッシュタイミング信号を生成する生
成手段を含み、同時にアクセス要求がなされた複数のダ
イナミックＲＡＭに対して同一位相・同一周波数のリフ
レッシュタイミング信号を供給する場合、該生成手段に
より生成されたリフレッシュタイミング信号の中から同
時になされたアクセス要求に基づいて選択したリフレッ
シュタイミング信号を該アクセス要求に係る複数のダイ
ナミックＲＡＭに共通に供給するように構成されてい
る。
記載の前記供給手段は、前記複数ブロックのダイナミッ
クＲＡＭのブロック数より少数の互いに位相が異なり周
波数が同一のリフレッシュタイミング信号を生成する生
成手段を含み、同時にアクセス要求がなされた複数のダ
イナミックＲＡＭに対して同一位相・同一周波数のリフ
レッシュタイミング信号を供給する場合、該生成手段に
より生成されたリフレッシュタイミング信号の中から同
時になされたアクセス要求に基づいて選択したリフレッ
シュタイミング信号を該アクセス要求に係る複数のダイ
ナミックＲＡＭに共通に供給するように構成されてい
る。
【００１３】また、請求項５記載の発明は、独立して駆
動可能な複数ブロックのダイナミックＲＡＭを用いてデ
ータ処理を行うデータ処理方法において、同時にアクセ
ス要求がなされた複数のダイナミックＲＡＭに対しては
同一位相・同一周波数のリフレッシュタイミング信号を
供給し、その他のダイナミックＲＡＭに対しては周波数
が同一で位相が互いに異なるリフレッシュタイミング信
号を供給する供給工程を備えている。
動可能な複数ブロックのダイナミックＲＡＭを用いてデ
ータ処理を行うデータ処理方法において、同時にアクセ
ス要求がなされた複数のダイナミックＲＡＭに対しては
同一位相・同一周波数のリフレッシュタイミング信号を
供給し、その他のダイナミックＲＡＭに対しては周波数
が同一で位相が互いに異なるリフレッシュタイミング信
号を供給する供給工程を備えている。
【００１４】また、請求項６記載の発明では、請求項５
記載の前記供給工程は、アクセス要求に係る演算対象の
データをそれぞれ格納しているダイナミックＲＡＭに対
して同一位相・同一周波数のリフレッシュタイミング信
号を供給するように構成されている。
記載の前記供給工程は、アクセス要求に係る演算対象の
データをそれぞれ格納しているダイナミックＲＡＭに対
して同一位相・同一周波数のリフレッシュタイミング信
号を供給するように構成されている。
【００１５】また、請求項７記載の発明では、請求項５
記載の前記供給工程は、アクセス動作とリフレッシュ動
作とを調停する調停工程を介して前記リフレッシュタイ
ミング信号を供給するように構成されている。
記載の前記供給工程は、アクセス動作とリフレッシュ動
作とを調停する調停工程を介して前記リフレッシュタイ
ミング信号を供給するように構成されている。
【００１６】また、請求項８記載の発明では、請求項５
記載の前記供給工程は、前記複数ブロックのダイナミッ
クＲＡＭのブロック数より少数の互いに位相が異なり周
波数が同一のリフレッシュタイミング信号を生成する生
成工程を含み、同時にアクセス要求がなされた複数のダ
イナミックＲＡＭに対して同一位相・同一周波数のリフ
レッシュタイミング信号を供給する場合、該生成工程に
て生成されたリフレッシュタイミング信号の中から同時
になされたアクセス要求に基づいて選択したリフレッシ
ュタイミング信号を該アクセス要求に係る複数のダイナ
ミックＲＡＭに共通に供給するように構成されている。
記載の前記供給工程は、前記複数ブロックのダイナミッ
クＲＡＭのブロック数より少数の互いに位相が異なり周
波数が同一のリフレッシュタイミング信号を生成する生
成工程を含み、同時にアクセス要求がなされた複数のダ
イナミックＲＡＭに対して同一位相・同一周波数のリフ
レッシュタイミング信号を供給する場合、該生成工程に
て生成されたリフレッシュタイミング信号の中から同時
になされたアクセス要求に基づいて選択したリフレッシ
ュタイミング信号を該アクセス要求に係る複数のダイナ
ミックＲＡＭに共通に供給するように構成されている。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態例を図
面を参照しながら説明する。
面を参照しながら説明する。
【００１８】図１は、本発明の実施の形態例に係るデー
タ処理装置のダイナミックＲＡＭ制御部の概略構成を示
すブロック図である。
タ処理装置のダイナミックＲＡＭ制御部の概略構成を示
すブロック図である。
【００１９】本データ処理装置には、複数ブロックのダ
イナミックＲＡＭ２０１〜２０４が設けられており、こ
れらダイナミックＲＡＭ２０１〜２０４には、処理すべ
きデータが既に書き込まれている。セレクタ３００は、
ダイナミックＲＡＭ２０１〜２０３からのデータを選択
するためのデバイスであり、ダイナミックＲＡＭ２０４
は、ダイナミックＲＡＭ２０１〜２０３から読出された
データに対して演算器４００により演算するデータを格
納するデータテーブルとして利用される。
イナミックＲＡＭ２０１〜２０４が設けられており、こ
れらダイナミックＲＡＭ２０１〜２０４には、処理すべ
きデータが既に書き込まれている。セレクタ３００は、
ダイナミックＲＡＭ２０１〜２０３からのデータを選択
するためのデバイスであり、ダイナミックＲＡＭ２０４
は、ダイナミックＲＡＭ２０１〜２０３から読出された
データに対して演算器４００により演算するデータを格
納するデータテーブルとして利用される。
【００２０】ＤＲＡＭコントローラ１００は、独立した
タイミング信号Ｃｎｔ１〜Ｃｎｔ４により、ダイナミッ
クＲＡＭ２０１〜２０４に対する通常のアクセス制御、
及びリフレッシュ制御を行う。また、ＤＲＡＭコントロ
ーラ１００は、周辺回路の制御をも行う。
タイミング信号Ｃｎｔ１〜Ｃｎｔ４により、ダイナミッ
クＲＡＭ２０１〜２０４に対する通常のアクセス制御、
及びリフレッシュ制御を行う。また、ＤＲＡＭコントロ
ーラ１００は、周辺回路の制御をも行う。
【００２１】図２は、ＤＲＡＭコントローラ１００の内
部構成を示すブロック図であり、ＤＲＡＭコントローラ
１００は、シフトレジスタ１１０、リフレッシュタイミ
ング生成回路１２１〜１２３、リフレッシュタイミング
選択回路１３０、制御信号生成用デコーダ１４０、及び
アービトレータ１５１〜１５４により構成されている。
部構成を示すブロック図であり、ＤＲＡＭコントローラ
１００は、シフトレジスタ１１０、リフレッシュタイミ
ング生成回路１２１〜１２３、リフレッシュタイミング
選択回路１３０、制御信号生成用デコーダ１４０、及び
アービトレータ１５１〜１５４により構成されている。
【００２２】シフトレジスタ１１０は、リフレッシュ周
期Ｔｒｅｆと同一の周波数をもつクロック・リフレッシ
ュ信号ＣＬＫ・Ｒｅｆを、クロック・シフト信号ＣＬＫ
・Ｓｈｆｔに基づいて順次シフトすることにより、図３
に示したように、それぞれＴ１２，Ｔ１３の位相差をも
つクロック・リフレッシュ信号ＣＬＫ・Ｒｅｆ１〜ＣＬ
Ｋ・Ｒｅｆ３に変換して、対応するリフレッシュタイミ
ング生成回路１２１〜１２３に供給する。なお、位相差
Ｔ１２，Ｔ１３は、リフレッシュ動作を行うのに十分な
時間となっている。
期Ｔｒｅｆと同一の周波数をもつクロック・リフレッシ
ュ信号ＣＬＫ・Ｒｅｆを、クロック・シフト信号ＣＬＫ
・Ｓｈｆｔに基づいて順次シフトすることにより、図３
に示したように、それぞれＴ１２，Ｔ１３の位相差をも
つクロック・リフレッシュ信号ＣＬＫ・Ｒｅｆ１〜ＣＬ
Ｋ・Ｒｅｆ３に変換して、対応するリフレッシュタイミ
ング生成回路１２１〜１２３に供給する。なお、位相差
Ｔ１２，Ｔ１３は、リフレッシュ動作を行うのに十分な
時間となっている。
【００２３】リフレッシュタイミング生成回路１２１〜
１２３は、それぞれ、クロック・リフレッシュ信号ＣＬ
Ｋ・Ｒｅｆ１〜ＣＬＫ・Ｒｅｆ３に基づいて、リフレッ
シュタイミング信号Ｒｅｆ・ｔ１〜Ｒｅｆ・ｔ３を生成
し、対応するアービトレータ１５１〜１５２に供給す
る。また、リフレッシュタイミング信号Ｒｅｆ・ｔ１〜
Ｒｅｆ・ｔ３は、リフレッシュタイミング選択回路１３
０にも供給される。なお、リフレッシュタイミング信号
Ｒｅｆ・ｔ１〜Ｒｅｆ・ｔ３は、それぞれダイナミック
ＲＡＭ２０１〜２０３に対応する信号であり、位相は互
いに異なり、周期Ｔｒｅｆ，すなわち周波数は同一とな
っている。
１２３は、それぞれ、クロック・リフレッシュ信号ＣＬ
Ｋ・Ｒｅｆ１〜ＣＬＫ・Ｒｅｆ３に基づいて、リフレッ
シュタイミング信号Ｒｅｆ・ｔ１〜Ｒｅｆ・ｔ３を生成
し、対応するアービトレータ１５１〜１５２に供給す
る。また、リフレッシュタイミング信号Ｒｅｆ・ｔ１〜
Ｒｅｆ・ｔ３は、リフレッシュタイミング選択回路１３
０にも供給される。なお、リフレッシュタイミング信号
Ｒｅｆ・ｔ１〜Ｒｅｆ・ｔ３は、それぞれダイナミック
ＲＡＭ２０１〜２０３に対応する信号であり、位相は互
いに異なり、周期Ｔｒｅｆ，すなわち周波数は同一とな
っている。
【００２４】リフレッシュタイミング選択回路１３０
は、入力されたリフレッシュタイミング信号Ｒｅｆ・ｔ
１〜Ｒｅｆ・ｔ３の中から１つを選択し、その選択した
リフレッシュタイミング信号をダイナミックＲＡＭ２０
４用のリフレッシュタイミング信号Ｒｅｆ・ｔ４とし
て、対応するアービトレータ１５４に供給する。
は、入力されたリフレッシュタイミング信号Ｒｅｆ・ｔ
１〜Ｒｅｆ・ｔ３の中から１つを選択し、その選択した
リフレッシュタイミング信号をダイナミックＲＡＭ２０
４用のリフレッシュタイミング信号Ｒｅｆ・ｔ４とし
て、対応するアービトレータ１５４に供給する。
【００２５】リフレッシュタイミング選択回路１３０に
よる選択は、制御信号生成用デコーダ１４０から与えら
れる選択信号Ｓｅｌ・ｒｅｆに基づいて行われる。すな
わち、制御信号生成用デコーダ１４０は、入力されたユ
ーザコントロール信号Ｕｓｅｒ・ｃｎｔに基づいて、デ
ータ読出し対象のダイナミックＲＡＭ２０１〜２０３を
判別し、そのデータ読出し対象のダイナミックＲＡＭ２
０１〜２０３に対応する選択信号Ｓｅｌ・ｒｅｆを生成
し、リフレッシュタイミング選択回路１３０に供給する
ことにより、リフレッシュタイミング選択回路１３０に
てリフレッシュタイミング信号Ｒｅｆ・ｔ１〜Ｒｅｆ・
ｔ３の中から１つが選択されるようにする。
よる選択は、制御信号生成用デコーダ１４０から与えら
れる選択信号Ｓｅｌ・ｒｅｆに基づいて行われる。すな
わち、制御信号生成用デコーダ１４０は、入力されたユ
ーザコントロール信号Ｕｓｅｒ・ｃｎｔに基づいて、デ
ータ読出し対象のダイナミックＲＡＭ２０１〜２０３を
判別し、そのデータ読出し対象のダイナミックＲＡＭ２
０１〜２０３に対応する選択信号Ｓｅｌ・ｒｅｆを生成
し、リフレッシュタイミング選択回路１３０に供給する
ことにより、リフレッシュタイミング選択回路１３０に
てリフレッシュタイミング信号Ｒｅｆ・ｔ１〜Ｒｅｆ・
ｔ３の中から１つが選択されるようにする。
【００２６】なお、制御信号生成用デコーダ１４０は、
入力されたユーザコントロール信号Ｕｓｅｒ・ｃｎｔに
基づいて、アクセス制御用の信号Ｄｅｃ１〜Ｄｅｃ４を
生成し、対応のアービトレータ１５１〜１５４に出力す
る。アクセス制御用の信号Ｄｅｃ１〜Ｄｅｃ４が入力さ
れたアービトレータ１５１〜１５４は、アクセス制御信
号とリフレッシュ制御信号とを含むタイミング信号Ｃｎ
ｔ１〜Ｃｎｔ４を、対応のダイナミックＲＡＭ２０１〜
２０４に出力することにより、例えば、アクセス動作を
リフレッシュ動作よりも優先して行う等の調停を行う。
入力されたユーザコントロール信号Ｕｓｅｒ・ｃｎｔに
基づいて、アクセス制御用の信号Ｄｅｃ１〜Ｄｅｃ４を
生成し、対応のアービトレータ１５１〜１５４に出力す
る。アクセス制御用の信号Ｄｅｃ１〜Ｄｅｃ４が入力さ
れたアービトレータ１５１〜１５４は、アクセス制御信
号とリフレッシュ制御信号とを含むタイミング信号Ｃｎ
ｔ１〜Ｃｎｔ４を、対応のダイナミックＲＡＭ２０１〜
２０４に出力することにより、例えば、アクセス動作を
リフレッシュ動作よりも優先して行う等の調停を行う。
【００２７】上記のように、入力されたリフレッシュタ
イミング信号Ｒｅｆ・ｔ１〜Ｒｅｆ・ｔ３の中からアク
セス要求に基づいて１つのリフレッシュタイミング信号
を選択し、その選択したリフレッシュタイミング信号を
ダイナミックＲＡＭ２０４用のリフレッシュタイミング
信号Ｒｅｆ・ｔ４として出力することにより、これら信
号に対応する２つのダイナミックＲＡＭは、同一位相の
リフレッシュタイミング信号を使用してフレッシュ動
作、アクセス動作が実行されることとなる。
イミング信号Ｒｅｆ・ｔ１〜Ｒｅｆ・ｔ３の中からアク
セス要求に基づいて１つのリフレッシュタイミング信号
を選択し、その選択したリフレッシュタイミング信号を
ダイナミックＲＡＭ２０４用のリフレッシュタイミング
信号Ｒｅｆ・ｔ４として出力することにより、これら信
号に対応する２つのダイナミックＲＡＭは、同一位相の
リフレッシュタイミング信号を使用してフレッシュ動
作、アクセス動作が実行されることとなる。
【００２８】例えば、リフレッシュタイミング信号Ｒｅ
ｆ・ｔ１が選択され、リフレッシュタイミング信号Ｒｅ
ｆ・ｔ１がリフレッシュタイミング信号Ｒｅｆ・ｔ４と
して出力された場合は、図３に示したように、リフレッ
シュタイミング信号Ｒｅｆ・ｔ１とリフレッシュタイミ
ング信号Ｒｅｆ・ｔ４とは同一位相となるので、これら
信号を使用してダイナミックＲＡＭ２０１とダイナミッ
クＲＡＭ２０４から同一のタイミングで連続してデータ
を読出してもリフレッシュ時にデータがずれることな
く、演算器４００にて演算を行うことが可能となる。
ｆ・ｔ１が選択され、リフレッシュタイミング信号Ｒｅ
ｆ・ｔ１がリフレッシュタイミング信号Ｒｅｆ・ｔ４と
して出力された場合は、図３に示したように、リフレッ
シュタイミング信号Ｒｅｆ・ｔ１とリフレッシュタイミ
ング信号Ｒｅｆ・ｔ４とは同一位相となるので、これら
信号を使用してダイナミックＲＡＭ２０１とダイナミッ
クＲＡＭ２０４から同一のタイミングで連続してデータ
を読出してもリフレッシュ時にデータがずれることな
く、演算器４００にて演算を行うことが可能となる。
【００２９】この際の最大消費電流Ｉｍａｘは、図３に
示したように、１ブロックのダイナミックＲＡＭをリフ
レッシュするのに要する消費電流Ｉｒｅｆの２倍とな
る。この最大消費電流Ｉｍａｘ＝２×Ｉｒｅｆは、図４
に示したリフレッシュタイミングが１通りの場合の最大
消費電流Ｉｍａｘ＝４×Ｉｒｅｆと比べて１／２であ
り、電源の容量も１／２で済む。
示したように、１ブロックのダイナミックＲＡＭをリフ
レッシュするのに要する消費電流Ｉｒｅｆの２倍とな
る。この最大消費電流Ｉｍａｘ＝２×Ｉｒｅｆは、図４
に示したリフレッシュタイミングが１通りの場合の最大
消費電流Ｉｍａｘ＝４×Ｉｒｅｆと比べて１／２であ
り、電源の容量も１／２で済む。
【００３０】なお、図３に示したように、リフレッシュ
タイミング選択回路１３０によりリフレッシュタイミン
グ信号Ｒｅｆ・ｔ４として選択されなかったリフレッシ
ュタイミング信号Ｒｅｆ・ｔ２，Ｒｅｆ・ｔ３は、それ
ぞれ異なった位相となることは言うまでもない。
タイミング選択回路１３０によりリフレッシュタイミン
グ信号Ｒｅｆ・ｔ４として選択されなかったリフレッシ
ュタイミング信号Ｒｅｆ・ｔ２，Ｒｅｆ・ｔ３は、それ
ぞれ異なった位相となることは言うまでもない。
【００３１】さらに、最大消費電流の低減効果を具体的
に説明すると、例えば、１画素分の画像データが１６ｂ
ｉｔで構成され、１枚が２０００×２０００画素で構成
された画像データを３０枚分、すなわち合計２４０ＭＢ
の画像データをダイナミックＲＡＭ２０１〜２０３に均
等に分配して８０ＭＢ分ずつ書込んでおき、さらに画像
データの画素ごとのオフセットデータを１画像分（８Ｍ
Ｂ）だけダイナミックＲＡＭ２０４に書込んでおき、演
算器４００により順次、減算するものとする。ここで、
ダイナミックＲＡＭ２０１〜２０４を構成するチップ
は、１６ｂｉｔ×１Ｍ＝２ＭＢ品であり、１チップ当た
りのリフレッシュ電流は、９０ｍＡであるものとする。
に説明すると、例えば、１画素分の画像データが１６ｂ
ｉｔで構成され、１枚が２０００×２０００画素で構成
された画像データを３０枚分、すなわち合計２４０ＭＢ
の画像データをダイナミックＲＡＭ２０１〜２０３に均
等に分配して８０ＭＢ分ずつ書込んでおき、さらに画像
データの画素ごとのオフセットデータを１画像分（８Ｍ
Ｂ）だけダイナミックＲＡＭ２０４に書込んでおき、演
算器４００により順次、減算するものとする。ここで、
ダイナミックＲＡＭ２０１〜２０４を構成するチップ
は、１６ｂｉｔ×１Ｍ＝２ＭＢ品であり、１チップ当た
りのリフレッシュ電流は、９０ｍＡであるものとする。
【００３２】このような条件の下では、リフレッシュタ
イミングが１通りの場合、リフレッシュ時の最大消費電
流は、９０ｍＡ×（２４０ＭＢ＋８ＭＢ）／２ＭＢ＝１
１．１６Ａとなる。これに対し、本形態例のように、ダ
イナミックＲＡＭ２０１〜２０３のいずれか１つと、ダ
イナミックＲＡＭ２０４を同一のリフレッシュタイミン
グで駆動し、他の２つのダイナミックＲＡＭは、それぞ
れ異なったリフレッシュタイミングで駆動すると、リフ
レッシュ時の最大消費電流は、９０ｍＡ×（８０ＭＢ＋
８ＭＢ）／２ＭＢ＝３．９６Ａとなり、本形態例では、
最大消費電流を１１．１６Ａ−３．９６Ａ＝７．２Ａも
低減することができる。
イミングが１通りの場合、リフレッシュ時の最大消費電
流は、９０ｍＡ×（２４０ＭＢ＋８ＭＢ）／２ＭＢ＝１
１．１６Ａとなる。これに対し、本形態例のように、ダ
イナミックＲＡＭ２０１〜２０３のいずれか１つと、ダ
イナミックＲＡＭ２０４を同一のリフレッシュタイミン
グで駆動し、他の２つのダイナミックＲＡＭは、それぞ
れ異なったリフレッシュタイミングで駆動すると、リフ
レッシュ時の最大消費電流は、９０ｍＡ×（８０ＭＢ＋
８ＭＢ）／２ＭＢ＝３．９６Ａとなり、本形態例では、
最大消費電流を１１．１６Ａ−３．９６Ａ＝７．２Ａも
低減することができる。
【００３３】なお、本発明は、上記の形態例に限定され
ることなく、例えば、本形態のように、ダイナミックＲ
ＡＭの数より少ないリフレッシュタイミング信号を生成
することなく、ダイナミックＲＡＭの数と同数のリフレ
ッシュタイミング信号を生成しておき、複数のダイナミ
ックＲＡＭに対して同時にアクセス要求がなされた場合
に、対応のリフレッシュタイミング信号をシフトする等
して、同時アクセス要求に係る複数のダイナミックＲＡ
Ｍに対して同一位相のリフレッシュタイミング信号を供
給することも可能である。
ることなく、例えば、本形態のように、ダイナミックＲ
ＡＭの数より少ないリフレッシュタイミング信号を生成
することなく、ダイナミックＲＡＭの数と同数のリフレ
ッシュタイミング信号を生成しておき、複数のダイナミ
ックＲＡＭに対して同時にアクセス要求がなされた場合
に、対応のリフレッシュタイミング信号をシフトする等
して、同時アクセス要求に係る複数のダイナミックＲＡ
Ｍに対して同一位相のリフレッシュタイミング信号を供
給することも可能である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
独立して駆動可能な複数ブロックのダイナミックＲＡＭ
を有するデータ処理装置において、同時にアクセス要求
がなされた複数のダイナミックＲＡＭに対しては同一位
相・同一周波数のリフレッシュタイミング信号を供給
し、その他のダイナミックＲＡＭに対しては周波数が同
一で位相が互いに異なるリフレッシュタイミング信号を
供給する供給手段を備えたので、同一位相・同一周波数
のリフレッシュタイミング信号で駆動されるダイナミッ
クＲＡＭの数を必要最小限に抑えて、ダイナミックＲＡ
Ｍのリフレッシュ動作に必要な最大消費電流を低減する
ことができ、容量の小さな電源を使用することが可能と
なる。
独立して駆動可能な複数ブロックのダイナミックＲＡＭ
を有するデータ処理装置において、同時にアクセス要求
がなされた複数のダイナミックＲＡＭに対しては同一位
相・同一周波数のリフレッシュタイミング信号を供給
し、その他のダイナミックＲＡＭに対しては周波数が同
一で位相が互いに異なるリフレッシュタイミング信号を
供給する供給手段を備えたので、同一位相・同一周波数
のリフレッシュタイミング信号で駆動されるダイナミッ
クＲＡＭの数を必要最小限に抑えて、ダイナミックＲＡ
Ｍのリフレッシュ動作に必要な最大消費電流を低減する
ことができ、容量の小さな電源を使用することが可能と
なる。
【図１】図１は、本発明の実施の形態例に係るデータ処
理装置のダイナミックＲＡＭ制御部の概略構成を示すブ
ロック図である。
理装置のダイナミックＲＡＭ制御部の概略構成を示すブ
ロック図である。
【図２】図１におけるＤＲＡＭコントローラの内部構成
を示すブロック図である。
を示すブロック図である。
【図３】本形態例におけるリフレッシュ動作を示すタイ
ムチャートである。
ムチャートである。
【図４】従来のリフレッシュタイミングが１系統の場合
のリフレッシュ動作を示すタイムチャートである。
のリフレッシュ動作を示すタイムチャートである。
【図５】従来のリフレッシュタイミングが複数系統の場
合のリフレッシュ動作を示すタイムチャートである。
合のリフレッシュ動作を示すタイムチャートである。
１００…ＤＲＡＭコントローラ １１０…シフトレジスタ １２１〜１２３…リフレッシュタイミング生成回路 １３０…リフレッシュタイミング選択回路 １４０…制御信号生成用デコーダ １５１〜１５４…アービトレータ ２０１〜２０４…ダイナミックＲＡＭ ４００…演算器
Claims (8)
- 【請求項１】 独立して駆動可能な複数ブロックのダイ
ナミックＲＡＭを有するデータ処理装置において、 同時にアクセス要求がなされた複数のダイナミックＲＡ
Ｍに対しては同一位相・同一周波数のリフレッシュタイ
ミング信号を供給し、その他のダイナミックＲＡＭに対
しては周波数が同一で位相が互いに異なるリフレッシュ
タイミング信号を供給する供給手段を備えたことを特徴
とするデータ処理装置。 - 【請求項２】 前記供給手段は、アクセス要求に係る演
算対象のデータをそれぞれ格納しているダイナミックＲ
ＡＭに対して同一位相・同一周波数のリフレッシュタイ
ミング信号を供給することを特徴とする請求項１記載の
データ処理装置。 - 【請求項３】 前記供給手段は、アクセス動作とリフレ
ッシュ動作とを調停する調停手段を介して前記リフレッ
シュタイミング信号を供給することを特徴とする請求項
１記載のデータ処理装置。 - 【請求項４】 前記供給手段は、前記複数ブロックのダ
イナミックＲＡＭのブロック数より少数の互いに位相が
異なり周波数が同一のリフレッシュタイミング信号を生
成する生成手段を含み、同時にアクセス要求がなされた
複数のダイナミックＲＡＭに対して同一位相・同一周波
数のリフレッシュタイミング信号を供給する場合、該生
成手段により生成されたリフレッシュタイミング信号の
中から同時になされたアクセス要求に基づいて選択した
リフレッシュタイミング信号を該アクセス要求に係る複
数のダイナミックＲＡＭに共通に供給することを特徴と
する請求項１記載のデータ処理装置。 - 【請求項５】 独立して駆動可能な複数ブロックのダイ
ナミックＲＡＭを用いてデータ処理を行うデータ処理方
法において、 同時にアクセス要求がなされた複数のダイナミックＲＡ
Ｍに対しては同一位相・同一周波数のリフレッシュタイ
ミング信号を供給し、その他のダイナミックＲＡＭに対
しては周波数が同一で位相が互いに異なるリフレッシュ
タイミング信号を供給する供給工程を備えたことを特徴
とするデータ処理方法。 - 【請求項６】 前記供給工程は、アクセス要求に係る演
算対象のデータをそれぞれ格納しているダイナミックＲ
ＡＭに対して同一位相・同一周波数のリフレッシュタイ
ミング信号を供給することを特徴とする請求項５記載の
データ処理方法。 - 【請求項７】 前記供給工程は、アクセス動作とリフレ
ッシュ動作とを調停する調停工程を介して前記リフレッ
シュタイミング信号を供給することを特徴とする請求項
５記載のデータ処理方法。 - 【請求項８】 前記供給工程は、前記複数ブロックのダ
イナミックＲＡＭのブロック数より少数の互いに位相が
異なり周波数が同一のリフレッシュタイミング信号を生
成する生成工程を含み、同時にアクセス要求がなされた
複数のダイナミックＲＡＭに対して同一位相・同一周波
数のリフレッシュタイミング信号を供給する場合、該生
成工程にて生成されたリフレッシュタイミング信号の中
から同時になされたアクセス要求に基づいて選択したリ
フレッシュタイミング信号を該アクセス要求に係る複数
のダイナミックＲＡＭに共通に供給することを特徴とす
る請求項５記載のデータ処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254098A JPH1186539A (ja) | 1997-09-04 | 1997-09-04 | データ処理装置、及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254098A JPH1186539A (ja) | 1997-09-04 | 1997-09-04 | データ処理装置、及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186539A true JPH1186539A (ja) | 1999-03-30 |
Family
ID=17260203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254098A Pending JPH1186539A (ja) | 1997-09-04 | 1997-09-04 | データ処理装置、及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1186539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400629B1 (en) | 2001-06-29 | 2002-06-04 | International Business Machines Corporation | System and method for early write to memory by holding bitline at fixed potential |
| US6504766B1 (en) | 2001-06-29 | 2003-01-07 | International Business Machines Corporation | System and method for early write to memory by injecting small voltage signal |
-
1997
- 1997-09-04 JP JP9254098A patent/JPH1186539A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400629B1 (en) | 2001-06-29 | 2002-06-04 | International Business Machines Corporation | System and method for early write to memory by holding bitline at fixed potential |
| US6504766B1 (en) | 2001-06-29 | 2003-01-07 | International Business Machines Corporation | System and method for early write to memory by injecting small voltage signal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3579461B2 (ja) | データ処理システム及びデータ処理装置 | |
| US7707328B2 (en) | Memory access control circuit | |
| JP2002007200A (ja) | メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体 | |
| US20070103241A1 (en) | Clock signal generating circuit, semiconductor integrated circuit and method for controlling a frequency division ratio | |
| JPH0934580A (ja) | 半導体メモリ装置のクロック発生回路 | |
| EP0919029A1 (en) | Memory control unit providing optimal timing of memory control sequences between different memory segments | |
| JP2704113B2 (ja) | データ処理装置 | |
| JP2007018222A (ja) | メモリアクセス制御回路 | |
| JPH1186539A (ja) | データ処理装置、及び方法 | |
| US6993637B1 (en) | Unified memory system for multiple processors and method for controlling the same | |
| JPH0419896A (ja) | ダイナミックメモリのリフレッシュ方法 | |
| JPS5848293A (ja) | メモリのリフレツシユ装置 | |
| JP2004171678A (ja) | 情報記憶装置、情報記憶方法、及び情報記憶プログラム | |
| JP3610029B2 (ja) | データ処理システム | |
| JPH07311730A (ja) | メモリ制御方法及び装置 | |
| JPH03207083A (ja) | メモリ装置 | |
| JP3537786B2 (ja) | データ処理システム | |
| JP3610031B2 (ja) | データ処理システム | |
| JP3610030B2 (ja) | データ処理システム | |
| JP2002112163A (ja) | 画像データ記憶装置及びその画像データ格納方法 | |
| JPS63298796A (ja) | メモリ装置 | |
| JPH0317891A (ja) | コンピュータの動的メモリのリフレッシュ方式 | |
| JPH0589664A (ja) | ダイナミツク型ランダムアクセスメモリ装置 | |
| JP3389152B2 (ja) | Ｄｒａｍ制御回路 | |
| JP2845038B2 (ja) | タイミング制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20040312 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20040319 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090326 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20100326 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20100326 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20120326 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120326 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20130326 |