KR100720260B1 - 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로 - Google Patents

반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로 Download PDF

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KR100720260B1
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Abstract

본 발명은 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로에 관한 것으로서, 보다 상세하게는 연속된 라이트 모드시에는 로컬 입출력 라인 프리차지동작을 생략하여 전류소모를 감소시키는 기술을 개시한다.
이를 위해, 본 발명은 라이트 연속신호 및 프리차지 신호를 논리조합하여 로컬 입출력 라인쌍을 프리차지시키는 프리차지 제어신호를 출력하되, 라이트 동작이 연속되는 경우 라이트 연속신호에 의해 프리차지 제어신호를 비활성화시키는 프리차지 제어부와, 프리차지 제어신호에 따라 로컬 입출력 라인쌍을 프리차지 및 균등화하는 균등화부와, 글로벌 입출력 라인쌍에 실린 데이터신호를 로컬 입출력 라인쌍으로 출력하는 데이터 출력부를 포함하여 구성함을 특징으로 한다.

Description

반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로{Local input output line precharge circuit of semiconductor memory device}
도 1은 종래의 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로의 구성도.
도 2는 도 1의 로컬 입출력 라인 프리차지 회로의 입출력 파형도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로의 구성도.
도 4는 도 3의 로컬 입출력 라인 프리차지 회로의 입출력 파형도.
본 발명은 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로에 관한 것으로서, 보다 상세하게는 연속된 라이트 모드시에는 로컬 입출력 라인 프리차지동작을 생략하여 전류소모를 감소시키는 기술이다.
일반적으로, 반도체 메모리 장치는 리드 및 라이트 동작시에 로컬 입출력 라인쌍을 프리차지하는 동작을 수행한다. 즉, 로컬 입출력 라인쌍은 글로벌 입출력 라인쌍으로부터 데이터신호를 수신하여 내부회로로 전달한다. 이때, 리드명령 또는 라이트 명령마다 로컬 입출력라인쌍을 프리차지 시킨 후 글로벌 입출력 라인쌍으로부터 데이터 신호를 수신해야 정확한 데이터신호를 내부회로로 전달할 수 있다.
도 1은 종래의 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로의 구성도이다.
종래의 로컬 입출력 라인 프리차지 회로는 프리차지 제어부(10), 균등화부(20), 및 데이터 출력부(30)를 구비한다.
프리차지 제어부(10)는 반전수단 IV1, IV2를 구비하고, 프리차지신호 LIO_RST1를 구동하여 프리차지 제어신호 IOEQ를 출력한다.
균등화부(20)는 프리차지 제어신호 IOEQ에 의해 제어되어 로컬 입출력 라인 쌍 LIO,LIOb을 균등화시킨다. 이를 위해, 균등화부(20)는 프리차지 제어신호 IOEQ에 의해 제어되는 엔모스 트랜지스터 NM1~NM3를 구비한다. 엔모스 트랜지스터 NM1, NM2는 드레인에 프리차지전압 VBLP이 인가되고 소스는 로컬 입출력 라인쌍 LIO, LIOb에 각각 연결되고, 엔모스 트랜지스터 NM3는 그 드레인과 소스가 엔모스 트랜지스터 NM1, NM2의 소스에 각각 연결되어 로컬 입출력 라인쌍 LIO, LIOb을 균등화시킨다.
데이터 출력부(30)는 라이트 또는 리드 동작시에 글로벌 입출력 라인쌍 GIO, GIOb의 데이터신호를 로컬 입출력 라인쌍 LIO, LIOb으로 출력한다. 이를 위해, 데이터 출력부(30)는 라이트 드라이버 제어부(31), 글로벌 입출력 라인바 출력부(32), 글로벌 입출력 라인 출력부(33), 풀업 드라이버(34), 풀다운 드라이버(35), 래치부(36, 37), 로컬 입출력 라인 구동부(38), 및 로컬 입출력 라인바 구동부(39) 를 구비한다.
라이트 드라이버 제어부(31)는 낸드게이트 ND1 및 인버터 IV3를 구비한다.
낸드게이트 ND1는 라이트 드라이버 인에이블신호 BWEN와 라이트 드라이버 정지신호 BAYBD를 낸드연산하고, 인버터 IV3는 낸드게이트 ND1의 출력을 반전한다.
글로벌 입출력 라인바 출력부(32)는 데이터 마스킹신호 WDMb, 낸드게이트 ND1의 출력신호에 따라 글로벌 입출력 라인 GIO의 데이터신호를 출력한다. 이를 위해, 글로벌 입출력 라인바 출력부(32)는 글로벌 입출력 라인바 구동부(41) 및 래치부(42)를 구비한다.
글로벌 입출력 라인바 구동부(41)는 데이터 마스킹 신호 WDMb 및 글로벌 입출력라인바신호 GIOb에 의해 각각 제어되어 전원전압 VDD 레벨을 드레인에 인가하는 피모스 트랜지스터 PM1, PM2와 글로벌 입출력라인바신호 GIOb, 데이터 마스킹신호 WDMb, 및 낸드게이트 ND1의 출력신호 BWEN1에 의해 각각 제어되는 엔모스 트랜지스터 NM4~ NM6를 구비한다. 피모스 트랜지스터 PM1와 엔모스 트랜지스터 NM4~NM6는 전원전압단과 접지전압단 사이에 직렬연결되고, 피모스 트랜지스터 PM2는 전원전압단과 피모스 트랜지스터 PM1의 드레인단 사이에 연결된다.
래치부(42)는 각 출력단이 서로의 입력단에 연결되는 인버터 IV4, IV5를 구비하고 글로벌 입출력 라인바 구동부(41)의 출력단을 일정레벨로 유지시킨다.
글로벌 입출력 라인 출력부(33)는 데이터 마스킹신호 WDMb, 낸드게이트 ND1의 출력신호에 따라 글로벌 입출력 라인 GIO의 데이터신호를 출력한다. 이를 위해, 글로벌 입출력라인 출력부(33)는 데이터 마스킹 신호 WDMb 및 글로벌 입출력라인신 호 GIO에 의해 각각 제어되어 전원전압 VDD 레벨을 드레인에 인가하는 피모스 트랜지스터 PM3, PM4와 글로벌 입출력라인신호 GIO, 데이터 마스킹신호 WDMb, 및 낸드게이트 ND1의 출력신호 BWEN1에 의해 각각 제어되는 엔모스 트랜지스터 NM7~NM9를 구비한다. 피모스 트랜지스터 PM3와 엔모스 트랜지스터 NM7~NM9는 전원전압단과 접지전압단 사이에 직렬연결되고, 피모스 트랜지스터 PM4는 전원전압단과 피모스 트랜지스터 PM3의 드레인단 사이에 연결된다.
래치부(44)는 각 출력단이 서로의 입력단에 연결되는 인버터 IV6, IV7를 구비하고 글로벌 입출력 라인 구동부(43)의 출력단을 일정레벨로 유지시킨다.
풀업 드라이버(34)는 전원전압 VDD단과 접지전압단 사이에 직렬연결되는 피모스 트랜지스터 PM5와 엔모스 트랜지스터 NM10, NM11를 구비한다. 이때, 피모스 트랜지스터 PM5는 인버터 IV1의 출력에 의해 제어되어 전원전압 레벨을 노드 N1에 인가하고, 엔모스 트랜지스터 NM10, NM11는 노드 N1와 접지전압단 사이에 직렬연결되고, 엔모스 트랜지스터 NM10는 인버터 IV3의 출력에 의해 제어되고 엔모스 트랜지스터 NM11는 글로벌 입출력 라인바 출력부(32)의 출력신호에 의해 제어되어 접지전압 레벨신호를 노드 N1에 인가한다.
풀다운 드라이버(35)는 전원전압 VDD단과 접지전압단 사이에 직렬연결되는 피모스 트랜지스터 PM6와 엔모스 트랜지스터 NM12, NM13를 구비한다.
이때, 피모스 트랜지스터 PM6는 인버터 IV1의 출력에 의해 제어되어 전원전압 레벨을 노드 N2에 인가하고, 엔모스 트랜지스터 NM12, NM13는 노드 N2와 접지전압단 사이에 직렬연결되고, 엔모스 트랜지스터 NM12는 인버터 IV3의 출력에 의해 제어되고 엔모스 트랜지스터 NM13는 글로벌 입출력 라인 출력부(333)의 출력신호에 의해 제어되어 접지전압 레벨신호를 노드 N2에 인가한다.
래치부(36, 37)는 각각 인버터 IV8~ IV11를 구비하고, 노드 N1, N2의 전위를 각각 일정레벨로 유지시킨 후 출력한다.
로컬 입출력 라인 구동부(38)는 인버터 IV12, 피모스 트랜지스터 PM7, 엔모스 트랜지스터 NM14를 구비한다. 이때, 인버터 IV12는 래치부(37)의 출력을 반전하고, 피모스 트랜지스터 PM7는 인버터 IV12의 출력에 의해 제어되어 코아전압 VCORE 레벨을 노드 N3에 인가하고 엔모스 트랜지스터 NM14는 래치부(36)의 출력에 의해 제어되어 접지전압레벨을 노드 N3에 인가한다.
로컬 입출력 라인바 구동부(39)는 인버터 IV13, 피모스 트랜지스터 PM8, 및 엔모스 트랜지스터 NM15를 구비한다. 이때, 인버터 IV13는 래치부(36)의 출력을 반전하고, 피모스 트랜지스터 PM8는 인버터 IV13의 출력에 의해 제어되어 코아전압 VCORE 레벨을 노드 N4에 인가하고 엔모스 트랜지스터 NM15는 래치부(37)의 출력에 의해 제어되어 접지전압레벨을 노드 N4에 인가한다.
상기와 같은 구성을 갖는 종래의 로컬 입출력 라인 프리차지 회로는 라이트 동작 및 리드동작시에 로컬 입출력 라인쌍을 일정레벨로 프리차지한 후 라이트 드라이버나 입출력센스앰프 등을 동작시켜 로컬 입출력 라인쌍의 레벨을 변경한다.
그러나, 라이트 드라이버는 로컬 입출력 라인쌍이 프리차지 되어 있지 않아도 로컬 입출력 라인쌍의 레벨을 변경할 수 있는데도 불구하고 도 2에 도시한 바와 같이, 연속되는 라이트 동작 시 로컬 입출력 라인쌍에 프리차지를 한 후 데이터를 싣고 다시 프리차지를 한 후 데이터를 싣는 방법을 반복한다. 그에따라, 종래의 기술은 라이트 동작시에 불필요한 프리차지 과정을 반복수행함으로써 전류소모가 커지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 반도체 메모리 장치의 라이트 동작시에 불필요한 프리차지동작을 생략하여 불필요한 전류소모를 방지하는데 있다.
상기 과제를 달성하기 위한 본 발명은 라이트 연속신호 및 프리차지 신호를 논리조합하여 로컬 입출력 라인쌍을 프리차지시키는 프리차지 제어신호를 출력하되, 라이트 동작이 연속되는 경우 라이트 연속신호에 의해 프리차지 제어신호를 비활성화시키는 프리차지 제어부; 프리차지 제어신호에 따라 로컬 입출력 라인쌍을 프리차지 및 균등화하는 균등화부; 및 글로벌 입출력 라인쌍에 실린 데이터신호를 로컬 입출력 라인쌍으로 출력하는 데이터 출력부를 포함하여 구성함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로의 구성도이다.
반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로는 프리차지 제어부(100), 균등화부(200), 및 데이터 출력부(300)를 구비한다.
프리차지 제어부(100)는 오아게이트 OR, 반전수단 IV14, IV15를 구비한다.
오아게이트 OR는 프리차지신호 LIO_RST1와 라이트연속신호 WR12BWEN를 오아연산하고, 인버터 IV15는 오아게이트 OR의 출력을 반전시켜 프리차지 제어신호 IOEQ를 출력하며, 인버터 IV14는 프리차지신호 LIO_RST1를 반전시킨다. 이때, 프리차지신호 LIO_RST1는 프리차지시에 하이레벨로 인에이블되고, 라이트연속신호 WR12BWEN는 라이트 명령이 연속될때 하이레벨로 인에이블된다.
균등화부(200)는 프리차지 제어신호 IOEQ에 의해 제어되어 로컬 입출력 라인 쌍 LIO,LIOb을 균등화시킨다. 이를 위해, 균등화부(200)는 프리차지 제어신호 IOEQ에 의해 제어되는 엔모스 트랜지스터 NM16~NM18를 구비한다. 엔모스 트랜지스터 NM16, NM17는 드레인에 프리차지전압 VBLP이 인가되고 소스는 로컬 입출력 라인쌍 LIO, LIOb에 각각 연결되고, 엔모스 트랜지스터 NM18는 그 드레인과 소스가 엔모스 트랜지스터 NM16, NM17의 소스에 각각 연결되어 로컬 입출력 라인쌍 LIO, LIOb을 균등화시킨다.
데이터 출력부(300)는 라이트 또는 리드 동작시에 글로벌 입출력 라인쌍 GIO, GIOb의 데이터신호를 로컬 입출력 라인쌍 LIO, LIOb으로 출력한다. 이를 위해, 데이터 출력부(300)는 라이트 드라이버 제어부(400), 로컬 입출력 라인 출력부(500), 및 로컬 입출력 라인바 출력부(600)를 구비한다.
라이트 드라이버 제어부(400)는 낸드게이트 ND2 및 인버터 IV16를 구비한다. 낸드게이트 ND2는 라이트 드라이버 인에이블신호 BWEN와 라이트 드라이버 정지신호 BAYBD를 낸드연산하고, 인버터 IV16는 낸드게이트 ND2의 출력을 반전한다.
여기서, 라이트 드라이버 인에이블신호 BWEN는 드라이버(520, 620)를 구동시키기 위한 신호이고, 라이트 드라이버 정지신호 BAYBD는 드라이버(520, 620)의 동작을 정지시키는 신호이다.
로컬 입출력 라인 출력부(500)는 글로벌 입출력 라인바 출력부(510), 풀업 드라이버(520), 래치부(530), 및 로컬 입출력 라인 구동부(540)를 구비한다.
글로벌 입출력 라인바 출력부(510)는 데이터 마스킹신호 WDMb, 낸드게이트 ND2의 출력신호에 따라 글로벌 입출력 라인바 GIOb의 데이터신호를 출력한다. 이를 위해, 글로벌 입출력 라인바 출력부(510)는 글로벌 입출력라인바 구동부(511) 및 래치부(512)를 구비한다. 여기서, 데이터 마스킹신호 WDMb는 데이터신호르 마스킹하기위한 신호로서, 하이레벨로 인에이블되면 입력된 글로벌 입출력라인쌍의 데이터를 로컬입출력라인쌍으로 전달하지 않도록 하여 라이트동작을 수행하지 못하게 한다.
글로벌 입출력 라인바 구동부(511)는 데이터 마스킹 신호 WDMb 및 글로벌 입출력라인바신호 GIOb에 의해 각각 제어되어 전원전압 VDD 레벨을 드레인에 인가하는 피모스 트랜지스터 PM9, PM10와 글로벌 입출력라인바신호 GIOb, 데이터 마스킹신호 WDMb, 및 낸드게이트 ND2의 출력신호 BWEN1에 의해 각각 제어되는 엔모스 트랜지스터 NM19~ NM21를 구비한다. 피모스 트랜지스터 PM9와 엔모스 트랜지스터 NM19~NM21는 전원전압단과 접지전압단 사이에 직렬연결되고, 피모스 트랜지스터 PM10는 전원전압단과 피모스 트랜지스터 PM9의 드레인단 사이에 연결된다.
래치부(512)는 각 출력단이 서로의 입력단에 연결되는 인버터 IV17, IV18를 구비하고 글로벌 입출력 라인바 구동부(511)의 출력단을 일정레벨로 유지시킨다.
풀업 드라이버(520)는 전원전압 VDD단과 접지전압단 사이에 직렬연결되는 피모스 트랜지스터 PM13와 엔모스 트랜지스터 NM25, NM26를 구비한다. 이때, 피모스 트랜지스터 PM13는 인버터 IV14의 출력에 의해 제어되어 전원전압 레벨을 노드 N5에 인가하고, 엔모스 트랜지스터 NM25, NM26는 노드 N5와 접지전압단 사이에 직렬연결되고, 엔모스 트랜지스터 NM25는 인버터 IV16의 출력에 의해 제어되고 엔모스 트랜지스터 NM26는 글로벌 입출력 라인바 출력부(510)의 출력신호에 의해 제어되어 접지전압 레벨신호를 노드 N5에 인가한다.
래치부(530)는 각각 인버터 IV21, IV22를 구비하고, 인버터 IV21의 출력단이 인버터 IV22의 입력단에 연결되고 인버터 IV22의 출력단이 인버터 IV21의 입력단에 연결되는 구조를 갖고, 노드 N5의 전위를 일정레벨로 유지시킨다.
로컬 입출력 라인 구동부(540)는 인버터 IV25와 전원전압단과 접지전압단 사이에 직렬연결되는 피모스 트랜지스터 PM15 및 엔모스 트랜지스터 NM29를 구비한다. 이때, 인버터 IV25는 래치부(630)의 출력을 반전하고, 피모스 트랜지스터 PM15는 인버터 IV25의 출력에 의해 제어되어 코아전압 VCORE 레벨을 노드 N7에 인가하고 엔모스 트랜지스터 NM29는 래치부(530)의 출력에 의해 제어되어 접지전압레벨을 노드 N7에 인가한다.
로컬 입출력 라인 출력부(600)는 글로벌 입출력 라인 출력부(610), 풀다운 드라이버(620), 래치부(630), 및 로컬 입출력 라인 구동부(640)를 구비한다.
글로벌 입출력 라인 출력부(610)는 데이터 마스킹신호 WDMb, 낸드게이트 ND2의 출력신호에 따라 글로벌 입출력 라인 GIO의 데이터신호를 출력한다.
글로벌 입출력 라인 구동부(611)는 데이터 마스킹 신호 WDMb 및 글로벌 입출력라인신호 GIO에 의해 각각 제어되어 전원전압 VDD 레벨을 드레인에 인가하는 피모스 트랜지스터 PM11, PM12와 글로벌 입출력라인신호 GIO, 데이터 마스킹신호 WDMb, 및 낸드게이트 ND2의 출력신호 BWEN1에 의해 각각 제어되는 엔모스 트랜지스터 NM22~ NM24를 구비한다. 피모스 트랜지스터 PM11와 엔모스 트랜지스터 NM22~NM24는 전원전압단과 접지전압단 사이에 직렬연결되고, 피모스 트랜지스터 PM12는 전원전압단과 피모스 트랜지스터 PM11의 드레인단 사이에 연결된다.
래치부(612)는 각 출력단이 서로의 입력단에 연결되는 인버터 IV19, IV20를 구비하고 글로벌 입출력 라인 구동부(611)의 출력단을 일정레벨로 유지시킨다.
풀다운 드라이버(620)는 전원전압 VDD단과 접지전압단 사이에 직렬연결되는 피모스 트랜지스터 PM14와 엔모스 트랜지스터 NM27, NM28를 구비한다. 이때, 피모스 트랜지스터 PM14는 인버터 IV14의 출력에 의해 제어되어 전원전압 레벨을 노드 N6에 인가하고, 엔모스 트랜지스터 NM27, NM28는 노드 N6와 접지전압단 사이에 직렬연결되고, 엔모스 트랜지스터 NM27는 인버터 IV16의 출력에 의해 제어되고 엔모스 트랜지스터 NM28는 글로벌 입출력 라인 출력부(610)의 출력신호에 의해 제어되어 접지전압 레벨신호를 노드 N6에 인가한다.
래치부(630)는 각각 인버터 IV23, IV24를 구비하고, 인버터 IV23의 출력단이 인버터 IV24의 입력단에 연결되고 인버터 IV24의 출력단이 인버터 IV23의 입력단에 연결되는 구조를 갖고, 노드 N6의 전위를 일정레벨로 유지시킨다.
로컬 입출력 라인바 구동부(640)는 인버터 IV26, 피모스 트랜지스터 PM16, 및 엔모스 트랜지스터 NM30를 구비한다. 이때, 인버터 IV26는 래치부(530)의 출력을 반전하고, 피모스 트랜지스터 PM16는 인버터 IV26의 출력에 의해 제어되어 코아전압 VCORE 레벨을 노드 N8에 인가하고 엔모스 트랜지스터 NM30는 래치부(630)의 출력에 의해 제어되어 접지전압레벨을 노드 N8에 인가한다.
이하, 도 4를 참조하여 로컬 입출력 라인 프리차지 회로의 동작을 설명하기로 한다.
먼저, 데이터 출력부(300)는 글로벌 입출력 라인쌍 GIO, GIOb의 데이터신호를 로컬 입출력 라인쌍 LIO, LIOb에 출력한다.
도 4에 도시한 바와 같이, 라이트 명령 WT이 3회 연속 인가된 후 리드명령 RD이 인가되는 경우, 라이트 동작이 수행되는 동안 라이트 연속신호 WT12BWEN가 하이레벨로 인에이블된다.
프리차지 제어부(100)는 라이트연속신호 WR12BWEN와 프리차지신호 LIO_RST 가 모두 로우레벨인 경우에만 균등화부(200)를 구동하기 위한 하이레벨의 프리차지 제어신호 IOEQ를 출력하고, 라이트 동작시에는 라이트연속신호 WR12BWEN가 계속 하이레벨이므로 로우레벨의 프리차지 제어신호 IOEQ를 출력한다.
그에 따라, 균등화부(200)는 프리차지 제어신호 IOEQ가 하이레벨이면 로컬 입출력 라인쌍 LIO, LIOb을 프리차지전압 VBLP레벨로 프리차지시키고, 프리차지 제 어신호 IOEQ가 로우레벨이면 데이터 출력부(300)의 데이터신호를 로컬 입출력 라인쌍 LIO, LIOb으로 출력한다.
이와같이, 본 발명의 로컬 입출력 라인 프리차지회로는 연속되는 라이트 동작시에는 로우레벨의 프리차지 제어신호 IOEQ를 출력하여 프리차지없이 라이트 동작을 수행하고 리드 동작시에는 하이레벨의 프리차지 제어신호 IOEQ를 출력하여 프리차지를 수행한다.
이는 라이트 드라이버(미도시)가 로컬 입출력 라인쌍을 프리차지하지 않아도 로컬 입출력 라인쌍을 원하는 레벨로 변경할 수 있는 충분한 구동능력이 있기 때문에 가능하다.
이상에서 살펴본 바와 같이, 본 발명은 반도체 메모리 장치의 연속된 라이트 동작시에 프리차지동작을 생략함으로써 전류소모를 감소시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 라이트 연속신호 및 프리차지 신호를 논리조합하여 로컬 입출력 라인쌍을 프리차지시키는 프리차지 제어신호를 출력하되, 라이트 동작이 연속되는 경우 상기 라이트 연속신호에 의해 상기 프리차지 제어신호를 비활성화시키는 프리차지 제어부;
    상기 프리차지 제어신호에 따라 상기 로컬 입출력 라인쌍을 프리차지 및 균등화하는 균등화부; 및
    글로벌 입출력 라인쌍에 실린 데이터신호를 상기 로컬 입출력 라인쌍으로 출력하는 데이터 출력부
    를 포함하여 구성함을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  2. 제 1항에 있어서, 상기 프리차지 제어부는,
    상기 라이트 연속신호와 프리차지시에 활성화되는 상기 프리차지신호 중 어느 하나의 활성화시 출력을 인에이블시키는 논리연산부를 구비함을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  3. 제 2항에 있어서,
    상기 논리연산부의 출력을 반전하는 제 1 반전부; 및
    상기 프리차지신호를 반전하는 제 2 반전부를 더 포함하여 구성함을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  4. 제 2항에 있어서, 상기 논리연산부는 오아게이트임을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  5. 제 2항에 있어서, 상기 균등화부는,
    상기 프리차지 제어신호에 의해 제어되어 로컬 입출력 라인에 프리차지전압 레벨을 인가하는 제 1 스위칭소자;
    상기 프리차지 제어신호에 의해 제어되어 로컬 입출력 라인바에 프리차지전압 레벨을 인가하는 제 2 스위칭소자; 및
    상기 프리차지 제어신호에 의해 제어되어 상기 로컬 입출력 라인쌍을 균등화하는 제 3 스위칭소자;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  6. 제 5항에 있어서, 상기 제 1 내지 제 3 스위칭소자는 엔모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  7. 제 1항에 있어서, 상기 데이터 출력부는,
    라이트 드라이버 인에이블신호와 라이트 드라이버 정지신호를 논리조합하여 출력하는 라이트 드라이버 제어부;
    상기 라이트 드라이버 제어부의 출력에 따라 글로벌 입출력 라인에 실린 데이터를 로컬 입출력 라인으로 출력하는 로컬 입출력 라인 출력부; 및
    상기 라이트 드라이버 제어부의 출력에 따라 글로벌 입출력 라인바에 실린 데이터를 로컬 입출력 라인바로 출력하는 로컬 입출력 라인바 출력부
    를 구비함을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  8. 제 7항에 있어서, 상기 라이트 드라이버 제어부는,
    상기 라이트 드라이버 인에이블신호와 상기 라이트 드라이버 정지신호를 논리연산하는 논리연산부; 및
    상기 논리연산부의 출력을 반전하는 반전부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  9. 제 8항에 있어서, 상기 로컬 입출력 라인 출력부는,
    상기 글로벌 입출력 라인바의 데이터신호를 출력하는 글로벌 입출력 라인바 출력부;
    상기 글로벌 입출력 라인바 출력부의 출력신호, 상기 라이트 드라이버 제어부의 출력신호, 및 상기 프리차지신호에 의해 구동되는 풀업 드라이버;
    상기 풀업 드라이버의 출력신호를 래치하는 래치부; 및
    상기 래치부의 출력을 구동하는 로컬 입출력 라인 구동부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
  10. 제 8항에 있어서, 상기 로컬 입출력 라인 출력부는,
    상기 글로벌 입출력 라인의 데이터신호를 출력하는 글로벌 입출력 라인 출력부;
    상기 글로벌 입출력 라인 출력부의 출력신호, 상기 라이트 드라이버 제어부의 출력신호, 및 상기 프리차지신호에 의해 구동되는 풀다운 드라이버;
    상기 풀다운 드라이버의 출력신호를 래치하는 래치부; 및
    상기 래치부의 출력을 구동하는 로컬 입출력 라인바 구동부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로.
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