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Die
vorliegende Erfindung betrifft die Erzeugung elektronischer Taktung
bzw. Zeitsteuerung und im Besonderen eine Technik zur Reduzierung
der Verriegelungszeit einer Phasenregelschleife (PLL).
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In
elektronischen Systemen, die Phasenregelschleifen (PLL als englische
Abkürzung
von Phase Locked Loop) zur Erzeugung eines Takts oder eines anderen
synchronisierten Zeitsteuerungssignals verwenden, ist die Zeit,
welche die PLL benötigt,
um die Verriegelung zu erreichen, für deren Betrieb von Bedeutung.
Somit sind die meisten PLLs so gestaltet, dass sie eine Spezifikation
für die
maximal zulässige Verriegelungszeit
erfüllen,
die auch als Schaltzeit bekannt ist. Der Zeitraum, den eine PLL
zur Realisierung der Verriegelung benötigt, ist von einer Reihe von
Faktoren abhängig,
wie etwa der Schleifenbandbreite der PLL, dem Dämpfungsfaktor, der Größe des Frequenzschrittes,
etc. Da einige dieser Parameter durch andere Systemvoraussetzungen
beschränkt sind,
sind allgemein Kompromisse bzw. Einbußen in Bezug auf die Systemleistung
erforderlich. Abhängig von
den Voraussetzungen bzw. Anforderungen in Bezug auf die Systemleistung
ist eine bestimmte PLL unter Umständen nicht in der Lage, alle
Spezifikationen gleichzeitig zu erfüllen, und es können komplexere,
teure Konstruktionen erforderlich sein, die mehrere PLLs verwenden.
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Die
Abbildung aus 1 zeigt alternative Phasenregelschleifen
gemäß dem Stand
der Technik. Die herkömmliche
PLL weist eine Referenzsignalquelle oder einen Oszillator auf, deren
bzw. dessen Ausgabe in einen Phasendetektor eingegeben wird. Ebenfalls
in den Phasendetektor eingegeben wird die Ausgabe eines spannungsgeregelten
Oszillators (VCO) über
einen Frequenzteiler. Der Frequenzunterschied zwischen der Referenzsignalquelle
und der VCO-Ausgabe wird durch den Phasendetektor einem Schleifenfilter
bereitgestellt. Die Ausgabe des Schleifenfilters ist ein Steuersignal,
das dem VCO zugeführt
wird, um die Ausgangsfrequenz des VCO zu regeln.
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Die
Grundkonfiguration der PLL liefert gute Ergebnisse für Anwendungen,
die über
schmale bzw. enge Frequenzbereiche Abstimmungen vornehmen und/oder
keine hohen Anforderungen in Bezug auf geringes Phasenrauschen stellen.
Wenn die PLL über
einen umfassenden Frequenzbereich Abstimmungen vornehmen muss und
die Phasenrauschleistung der PLL ebenfalls entscheidend ist, so wird
häufig
die in der Abbildung aus 1 dargestellte Schaltungskonfiguration
eingesetzt. Die Fein- und Grobabstimmungs-Ports des VCO können zwei
physikalisch getrennte Anschlüsse
an dem VCO sein, wobei sie aber auch unter Verwendung eines ohmschen
Spannungsteilernetzes vor dem VCO mit einem einzigen Abstimmungs-Port
implementiert werden können.
Der Feinabstimmungsanschluss weist eine geringe Abstimmungsempfindlichkeit
auf, die erforderlich ist, um ein gutes Phasenrauschen und eine gute
Störleistung
zu erreichen, und wobei der Anschluss durch das Verhalten der Rückkopplungsschaltung
des Regelungssystems geregelt wird. Dies ist erforderlich, um die
Phasenverriegelung der PLL aufrechtzuerhalten. Da der erste Feinabstimmungsanschluss
eine geringe Abstimmungsempfindlichkeit aufweist, ist der Fang-
und Haltebereich klein, und somit muss der VCO unter Verwendung
des Grobabstimmungsanschlusses des VCO nahe an der gewünschten
Betriebsfrequenz abgestimmt werden. Bei einer weit gefassten Abstimmung
des PLL ist die Abstimmungsempfindlichkeit des Grobabstimmungsanschlusses
groß.
Die Grobabstimmungsspannung wird für gewöhnlich von einem Digital-Analog-Umsetzer
hergeleitet und für
gewöhnlich
durch einen RC-Filter mit sehr langer Zeitkonstante gefiltert, um die
Rausch- bzw. -Störungseinführung in
die PLL zu verhindern. Eine deutliche Einschränkung dieser Architektur ist
es, dass die große
Filterkapazität
jedes Mal ausreichend nahe an den geeigneten Wert für den Feinabstimmungsanschluss
zur Erfassung der Regelung bzw. Steuerung und zur Realisierung der Phasenverriegelung
geladen werden muss, immer wenn es gewünscht wird, die PLL auf einer
neuen Frequenz zu verriegeln oder wenn die PLL zum ersten Mal eingeschaltet
wird. Da die Änderungsrate
der Spannung an der Filterkapazität abnimmt, wenn sich die Kapazität in Richtung
des letztendlichen Werts lädt/entlädt, kann
die Zeit, bis die Phasenverriegelung erreicht werden kann, übermäßig lang
ausfallen. In einigen Fällen
kann die Verriegelungszeit durch das Hinzufügen einer Beschleunigungsschaltkreisanordnung
verbessert werden, die in der Abbildung aus 1 durch
gestrichelte Linien dargestellt ist. Ein elektronischer Schalter
kann verwendet werden, um die RC-Zeitkonstante zu reduzieren, während die Kapazität geladen
wird. Der Schalter öffnet
sich dabei, um den Filtereffekt nach der Verriegelung der PLL zu
erhöhen.
Ein Nachteil dieses Ansatzes ist es, dass elektronische Schalter
mit niedrigem Widerstand mit hoher Stromführungskapazität, guter
Isolation im ausgeschalteten Zustand und geringer Größe sehr
teuer sind. Ferner kann die Ladungsinjektion bei ausgeschaltetem
Schalter die Schleife vorübergehend
beeinträchtigen,
und eine zusätzliche
Treiberschaltkreisanordnung kann erforderlich sein, um den Schalter
zu steuern. In der Abbildung aus 2 wird der
elektronische Schalter durch Dioden ersetzt, um einen Widerstand
mit niedrigem Wert an dem Filter abzuzweigen, wenn die Kapazität geladen
oder entladen werden muss. Diese Schaltung liefert gute Leistungen
für große Änderungen
der Grobabstimmungsspannung, wobei die Diode jedoch eine offene Schaltung
erreicht und der Nebenschlusswiderstand unwirksam gemacht wird,
wenn die Spannungsdifferenz zwischen dem Ausgang des DAU und der
Kapazität
kleiner ist als ein Diodenabfall von ungefähr 0,65 Volt. Diese Schaltung
führt zu
signifikanten Verriegelungszeiten, im Besonderen dann, wenn die
Grobabstimmungsempfindlichkeit ein paar hundert MHz pro Volt beträgt, und
wenn der Feinabstimmungsanschluss einen kleinen Abstimmungsbereich
aufweist, der für
eine gute Stör-
und Rauschleistung nur einige hundert kHz betragen kann. Der Filter
muss sich mit einer verhältnismäßig langen
Zeitkonstante laden, bis der VCO innerhalb des Bereichs abgestimmt
ist, um eine Verriegelung zu erreichen.
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Die
europäische
Patentanmeldung
EP 0
695 039 A offenbart (siehe
4 dieser
Anmeldung) eine Beschleunigungsschaltung, die folgendes umfasst:
- – einen
RC-Filter mit einem Widerstand und einer Kapazität; und
- – ein
Paar von Transistoren mit entgegengesetzter Polarität, deren
Basen miteinander gekoppelt sind, und deren Emitter miteinander
gekoppelt sind, einen hohen Stromausgang vorzusehen, der so gekoppelt
ist, dass die Kapazität
in dem RC-Filter schnell geladen/entladen wird, als Reaktion auf
die Spannung an dem Widerstand in dem RC-Filter.
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Benötigt wird
eine Technik zur Reduzierung der Verriegelungszeit einer PLL, wenn
andere Systemeinschränkungen
mit der Realisierung einer hohen Schaltgeschwindigkeit nicht übereinstimmen.
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KURZE ZUSAMMENFASSUNG
DER ERFINDUNG
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Vorgesehen
ist gemäß einem
ersten Aspekt der vorliegenden Erfindung eine Beschleunigungsschaltung
gemäß dem gegenständlichen
Anspruch 1.
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Vorgesehen
ist gemäß einem
zweiten Aspekt der vorliegenden Erfindung eine Phasenregelschleife
gemäß dem gegenständlichen
Anspruch 2.
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Vorgesehen
ist gemäß einem
dritten Aspekt der vorliegenden Erfindung eine Beschleunigungsschaltung
gemäß dem gegenständlichen
Anspruch 3.
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Die
Aufgaben, Vorteile und anderen neuartigen Merkmale der vorliegenden
Erfindung werden aus der folgenden genauen Beschreibung deutlich, wenn
diese in Verbindung mit den anhängigen
Ansprüchen
und den beigefügten
Zeichnungen gelesen wird.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Es
zeigen:
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die 1 und 2 Blockdiagrammansichten
einer Phasenregelschleife mit einem umfassenden Abstimmungsbereich
mit verschiedenen dem Stand der Technik entsprechenden Techniken,
um eine schnelle Verriegelung zu erreichen;
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3 eine
Blockdiagrammansicht einer Phasenregelschleife mit reduzierter Verriegelungszeit
gemäß der vorliegenden
Erfindung; und
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4 eine
Blockdiagrammansicht einer alternativen Anordnung für die Beschleunigungsschaltung
aus 3 gemäß der vorliegenden
Erfindung.
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GENAUE BESCHREIBUNG
DER ERFINDUNG
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In
folgendem Bezug auf die Abbildung aus 3 ist eine
normale PLL 10 mit einem VCO 12 mit Fein- und
Grobabstimmungsanschlüssen
darstellt sowie mit einem Phasendetektor 14, wobei die
Ausgabe des VCO über
einen Teiler 16 als eine Eingabe zurückgeführt wird, und wobei die Ausgabe
eines Referenzoszillators 18 als andere Eingabe zurückgeführt wird,
um eine Steuerspannung über
einen Schleifenfilter 20 an den Feinabstimmungsanschluss des
VCO vorzusehen. Ein DAU 22 stellt eine Grobregelungsspannung über einen
RC-Rauschfilter an den Grobabstimmungsanschluss des VCO 12 bereit.
Der Spannungsabfall an dem RC-Filterwiderstand R1 wird über einen
Widerstand R6 in einen Operationsverstärker 24 mit einem
Rückkopplungswiderstand R7
eingegeben. Die Ausgabe des Operationsverstärkers (OPAMP) 24 wird über einen
Widerstand R5 den gemeinsamen Basen der Transistoren Q1, Q2 mit. entgegengesetzter
Polarität
zugeführt.
Die Kollektoren der Transistoren sind über die Widerstände R3, R4
mit entsprechenden Stromversorgungen gekoppelt, und die gemeinsamen
Emitter sind mit dem Grobabstimmungsanschluss des VCO 12 gekoppelt.
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Wenn
sich die PLL 10 im Betrieb in einem verriegelten Zustand
befindet, werden die Transistoren Q1 und Q2 abgeschaltet, d.h. in
eine offene Schaltung versetzt, und der RC-Rauschfilter arbeitet wie
gewöhnlich.
Wenn die Frequenz der PLL verändert
wird, oder wenn die Schleife zum ersten Mal eingeschaltet wird,
wird jede Spannungsdifferenz an dem Filterwiderstand R1 erfasst
und durch den OPAMP 24 verstärkt. Dies bewirkt, dass der
Ausgang des OPAMP 24 den Transistor Q1 einschaltet, wenn die
Ladung an der Filterkapazität
C erhöht
werden muss, oder der Transistor Q2 wird eingeschaltet, wenn die
Ladung an der Filterkapazität
reduziert werden muss. Der eingeschaltete Transistor arbeitet dann
als gesättigter
Schalter, um die Filterkapazität
C schnell zu laden oder zu entladen, bis deren Spannung nahezu identisch
ist mit dem Ausgang des DAU 22. Wenn die Spannung der Filterkapazität C ungefähr der Ausgabe
des DAU 22 entspricht, schaltet der OPAMP 24 automatisch
den eingeschalteten Transistor aus. Die Widerstände R3, R4 dienen dazu, die Lade-/Entladeströme der Filterkapazität auf sichere Werte
zu begrenzen. Da die Transistoren Q1, Q2 entweder in einem Abschalt-
oder gesättigten
Zustand arbeiten, verlieren sie sehr wenig Leistung. Die Spannungsverstärkung des
OPAMP 24, die durch das Verhältnis der Widerstände R6,
R7 festgelegt wird, kann groß gestaltet
werden, so dass die Transistoren eingeschaltet bleiben, bis die
Spannungsdifferenz an dem Filterwiderstand R1 einem geringen Bruchteil
eines Spannungsabfalls entspricht, der Vorwärtsspannung Vbe der
Transistoren. Wenn die Spannungsverstärkung des OPAMP zum Beispiel
gleich 10 ist, so unterstützen
die Transistoren die Beschleunigung der PLZ, bis die Filterkapazität C innerhalb
eines Bereichs von ungefähr
0,65/10 = 0,065 Volt geladen/entladen wird.
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Da
die Transistoren Q1, Q2 im leitenden Zustand gesättigt werden, kann der Lade-/Entladestrom verhältnismäßig hoch
gestaltet werden, bestimmt durch die Begrenzungswiderstände R3,
R4. Der Lade-/Entladestrom ist nicht mehr von der Höhe der Spannungsdifferenz
an dem Filterwiderstand R1 abhängig,
wie dies gemäß dem Stand
der Technik der Fall ist. Durch die Verbindung der Begrenzungswiderstände R3,
R4 mit hohen Speisespannungen, können
die höheren
Lade-/Entladeströme
bis zu dem Punkt gehalten werden, an dem sich der eingeschaltete
Transistor ausschaltet. Die Transistoren sind niemals gleichzeitig
eingeschaltet. Wenn beide Transistoren ausgeschaltet sind, wird
die Beschleunigungsschaltung wirksam von dem Grobabstimmungsanschluss
entfernt und injiziert kein Rauschen in die PLL 10. Da
die Schaltung wirksam schnell hohe Werte der Filterkapazität lädt/entlädt, können große RC-Zeitkonstanten verwendet
werden, um rauscharme PLLs zu erreichen, ohne dass dies zu Lasten
der Verriegelungszeit geht. Diese Schaltung arbeitet auch ohne zusätzliche
Treiberschaltkreisanordnungen von dem Verriegelungsdetektor der
PLL. In einer PLL-Schaltung führte
das Hinzufügen
der Beschleunigungsschaltkreisanordnung zu einer Reduzierung der
Verriegelungszeit von 18 mS für
die Beschleunigungsschaltung im Diodenstil aus 3 auf
ungefähr
1 mS oder weniger. Es konnte keine Verschlechterung der Phasenrauschleistung
der PLL beobachtet werden.
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In
der Abbildung aus 4 ist ein alternatives Ausführungsbeispiel
der Beschleunigungsschaltung dargestellt, wobei die Widerstände R3–R5 und die
Transistoren Q1, Q2 durch entgegengesetzte Dioden D1, D2 ersetzt
werden, die parallel zwischen dem Ausgang des OPAMP 24 und
dem Eingang des VCO 12 vorgesehen sind.
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Diese
Beschleunigungsschaltung kann in jeder anderen Anwendung als PLLs
eingesetzt werden, die eine rauscharme, gut gefilterte Gleichstrom-Regelspannung
erfordern, die unter Umständen
schnell auf einen anderen Wert zurückgesetzt werden muss. Zu derartigen
Anwendungen zählen spannungsgeregelte
Dämpfungseinrichtungen
und gefilterte Referenzspannungen für agile Spannungsregleer und
Stromversorgungen.
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Vorgesehen
ist gemäß der vorliegenden
Erfindung somit eine reduzierte Verriegelungszeit für Phasenregelschleifen
durch Verstärkung
der Spannung an einem Rauschfilterwiderstand, der mit dem Grobabstimmungsanschluss
eines VCO gekoppelt ist, um einen der beiden Transistoren mit entgegengesetzter
Polarität
einzuschalten, um die Rauschfilterkapazität schnell zu laden/zu entladen.