DE60109912T2

DE60109912T2 - Taktphasensteuerung auf phasenregelkreisbasis zur implementierung einer virtuellen verzögerung

Info

Publication number: DE60109912T2
Application number: DE60109912T
Authority: DE
Inventors: Jesper Fredriksson
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 2000-03-23
Filing date: 2001-01-31
Publication date: 2006-04-27
Anticipated expiration: 2021-02-01
Also published as: SE517967C2; US6366146B2; DE60109912D1; EP1277285B1; SE0001029D0; SE0001029L; EP1277285A1; WO2001071920A1; AU2001232515A1; US20010030559A1; ATE292859T1

Description

Technisches Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf eine Taktsignalerzeugung und im Besonderen auf Takterzeugungs- und Synchronisationssysteme, die einen Übergang (Handover) zwischen mehreren Referenzquellen erfordern.
Hintergrund der Erfindung
Takterzeugungs- und Synchronisationssysteme sind grundlegend für viele Anwendungen, da sie Taktpulse bereitstellen, die zum Synchronisieren diskreter und/oder integrierter Schaltkreise in vielen Systemen erforderlich sind, wie Telekommunikationssystemen und anderen digitalen Systemen.
In vielen Takterzeugungssystemen wird eine redundante Architektur verwendet, um die Anforderung an Sicherheit und Zuverlässigkeit zu erfüllen und um den mittleren Systemausfallabstand (MTBSF) zu erhöhen. Redundanz wird normalerweise durch die Verwendung mehrerer Taktmodule sichergestellt, die austauschbar sind. Mit dieser Anordnung kann ein fehlerhaftes Modul hinsichtlich des Betriebs einfach ausgeschaltet werden, während die restlichen und noch funktionierenden Module den ordnungsgemäßen Betrieb des Systems aufrechterhalten werden.
In einer typischen Anwendung wirkt ein Phasenregelkreis (PLL) zur Taktsignalerzeugung auf eine Primärreferenzquelle, die der PLL-Kreis mit einem Primärreferenz-Taktsignal beliefert. Für die erhöhte Zuverlässigkeit hat der PLL-Kreis eine Anzahl von Bereitschaftsreferenzquellen, um die Übergabe von der Primärreferenzquelle zu einer Bereitschaftsreferenzquelle zu ermöglichen im Falle einer Fehlfunktion wie einem Taktverlust oder einem verschlechterten Primärreferenz-Taktsignal. Wenn jedoch der Betrieb von einer Referenzquelle zu einer anderen geschaltet wird, und ein Phasenunterschied zwischen den Referenztaktsignalen der zwei Quellen vorliegt, kann ein Ausgleichsvorgang in das System hineingebracht werden. Solch ein Ausgleichsvorgang kann sich durch das System fortpflanzen, so dass mindestens Teile des gesamten Systems ohne Synchronisation für eine bestimmte Zeitdauer sind, und somit die Leistung und Zuverlässigkeit des Gesamtsystems verschlechtert werden. Selbstverständlich ist es wünschenswert, irgendwelche während des Zuschaltens von Referenzquellen auftretenden Ausgleichsvorgänge zu reduzieren oder zu eliminieren und einen nahtlosen Übergang (Handover) zwischen verschiedenen Referenzquellen bereitzustellen.
Die Verwendung von Verzögerungselementen, die zum Kompensieren der Phasenunterschiede zwischen verschiedenen Referenzquellen angeordnet sind, ist bekannt. Jedoch haben Verzögerungsnetze, passive oder aktive, allgemein schlechte Temperatur- und Spannungsschwankungsstabilität, und Schwankungen in der Umgebungstemperatur oder der Versorgungsspannung können somit einen signifikanten unerwünschten Phasendrift bewirken. Die Integration des Verzögerungselementes in einem externen Regelkreis, stellt eine bessere Langzeitstabilität bereit, aber das Zittern (Jitter) ist erhöht und offene Schleifenbedingungen sind immer noch dieselben, wenn der Regelprozess bei einem Punkt beendet wird. Aktive (Silizium)-Verzögerungsnetze erleiden allgemein eine kleinste Nullschrittverzögerung (step zero delay), und sie zeigen auch eine begrenzte Genauigkeit oder kleinsten inkrementellen Verzögerungsschritt wegen der Steuerwortgröße und Eigenschaften von atomischen Verzögerungselementen, die letztendlich die Nachführungsgenauigkeit begrenzen und eine untere Grenze für das Zittern (Jitter) geben, wenn sich die Phase einen Schritt ändert.
U.S. Patent 5,638,410 offenbart ein System zum Justieren der Phase von Hochgeschwindigkeitstakten in einem Telekommunikationssystem. Das System beinhaltet einen Phasendetektor zum Messen des Phasenunterschieds zwischen den Ausgangssignalen von einem Primärschichttaktmodul und einem Bereitschaftsschichttaktmodul. Ein Mikroprozessor berechnet die Zeit, die zum ausreichenden Verzögern des Bereitschaftstaktsignals gebraucht wird, um den Phasenunterschied aufzuheben, und steuert ein digitales Verzögerungsnetz, das zum entsprechenden Verzögern des Bereitschaftstaktsignals angeordnet ist.
U.S. Patent 5,648,964 offenbart ein Haupt-Neben-Multiplex-Kommunikationssystem (master-slave multiplex communication system) mit zwei Kommunikationsgeräten, jedes mit einer Datenverarbeitungseinheit und einer Takterzeugungseinheit. Die Datenverarbeitungsseinheit des ersten Kommunikationsgerätes empfängt ein Datensignal, und die Takteinheit des ersten Gerätes empfängt einen Takt synchron zu dem Datensignal und einen Takt von dem zweiten Kommunikationsgerät. Dementsprechend empfängt die Datenverarbeitungseinheit des zweiten Kommunikationsgerätes ein Datensignal, und die Takteinheit des zweiten Gerätes empfängt einen Takt synchron zu dem Datensignal und einen Takt von dem ersten Kommunikationsgerät. Jede Taktverarbeitungseinheit ist konfiguriert mit einem Verzögerungsschaltkreis zum Verzögern des von der Takteinheit des anderen Kommunikationsgerätes empfangenen Taktes, einem Auswahlschaltkreis zum Auswählen eines der durch die Takteinheit empfangenen Taktsignale, und einem PLL-Kreis zum Verriegeln oder Angleichen auf den durch den Auswahlschaltkreis ausgewählten Takt und zum Erzeugen eines synchronen Taktes einer für die Datenverarbeitungseinheit erforderlichen Frequenz. In jedem Kommunikationsgerät wird das durch den Auswahlschaltkreis der entsprechenden Takteinheit ausgewählte Taktsignal zu dem anderen Kommunikationsgerät gesendet. Die Datensignale von den zwei Kommunikationsgeräten werden zusammen mit ihren synchronen Takten an einen Multiplexer gespeist, in dem die Datensignale gemultiplext und ausgegeben werden. Die Verzögerungsschaltkreise werden zum Anpassen der Phase der ausgewählten Taktsignale bereitgestellt, um Phasenschwankungen zu unterdrücken, wenn die Haupt-Neben-Beziehung zwischen den Kommunikationsgeräten verändert wird.
Die Japanische Patentzusammenfassung 11008813 A zeigt einen Phasenregel-(PPL)-Schaltkreis, der zum Unterdrücken von Rauschen angeordnet ist, das andernfalls auf einem LCD-Bildschirm durch Überlagern eines Videosignals auf die Steuerspannung entsteht, die den VCO des PLL-Schaltkreises steuert.
U.S. Patent 5,574,757 bezeiht sich auf einen Phasenregelschaltkreis basierend auf Speicherzählern. Wenn das Eingangstaktsignal defekt abbricht oder eine wesentliche Frequenz- oder Phasenabweichung darin auftritt, wird ein durch einen der Speicherzähler erzeugter ausgewählter Timing-Takt als ein Referenztakt anstelle des Eingangstaktsignals verwendet.
U.S. Patent 5,019,785 bezieht sich auf ein Frequenzsynthetisierungsgerät mit zwei Referenzfrequenzgeneratoren, einer Offset-Stufe und einem Phasenregelkreis.
Die Europäische Patentanmeldung 0 652 642 A1 bezieht sich auf einen Phasenregel-Schaltkreis mit einem Halte-Modus und wird durch primäre und sekundäre Phasenregel-Schaltkreise gebildet.
U.S. Patent 5,339,278 beschreibt einen Phasenregelkreis mit einem Bereitschaftssteuerschaltkreis zum Rückstellen von der Bereitschaft (standby) mit minimaler Verriegelungs- oder Angleichzeit.
Zusammenfassung der Erfindung
Die vorliegende Erfindung überwindet diese und andere Nachteile der Anordnungen nach dem Stand der Technik.
Es ist ein allgemeines Ziel der vorliegenden Erfindung, einen robusten und genauen Taktphasen- oder Taktsynchronisationsmechanismus bereitzustellen.
Es ist ein besonderes Ziel der Erfindung, ein Phasenregelkreis (PLL) basiertes System und Verfahren zur Taktsignalerzeugung bereitzustellen, das ermöglicht, die Ausgangstaktphase des PLL-Kreises willkürlich zu verschieben, während die Phasenangleichung zu der PLL-Referenz aufrechterhalten wird. In dieser Hinsicht wäre eine typische Anwendung gemäß der Erfindung, die Bereitstellung eines nahtlosen Übergangs (Handover) zwischen verschiedenen Referenzquellen.
Diese und andere Ziele werden durch die Erfindung erfüllt, wie sie durch die begleitenden Patentansprüche definiert ist.
Die allgemeine Idee entsprechend der Erfindung ist das Anordnen einer Phasenschleife, die eine signifikant größere Zeitkonstante hat als der PLL-Kreis in Verbindung mit dem PLL-Kreis zum Erzeugen eines Phasenregelsignals. Das Phasenregelsignal ist dann in die PLL-Schleife überlagert zum Zwingen des PLL-Kreises, die Phase des PLL-Ausgangstaktes langsam zu der Phase eines Sekundärtaktsignals zu verschieben, während noch im wesentlichen eine verbindliche Phasenangleichbedingung des PLL-Kreises in Beziehung zu einem Primärreferenz-Taktsignal aufrechterhalten wird. Das Phasenregelsignal erzeugt den selben Effekt wie die Einführung einer sogenannten „virtuellen" Verzögerung in der Regelschleife des PLL-Kreises zum Zweck des Zwingens der Regelschleife, die Phase des PLL-Ausgangstaktsignals zu einer vorbestimmten Zielphasenbeziehung mit dem Primärreferenzsignal zu verschieben, während noch im wesentlichen eine verbindliche Phasenangleichbedingung des PLL-Kreises in Beziehung zu einem Primärreferenzsignal aufrechterhalten wird.
Die Addition einer scheinbaren Verzögerung, zum Beispiel in dem Vorwärtspfad der Regelschleife irgendwo zwischen dem Phasendetektor und dem Schleifenfilter, zwingt den Regelmechanismus des PLL-Kreises zum Kompensieren mit einer Phasenverschiebung von gleicher Größe aber in entgegengesetzter Richtung durch Versetzen der Ausgangstaktphase zum Erhalten der verbindlichen Phasenangleichbedingung. Es ist daher möglich, die Ausgangstaktphase des PLL-Kreises willkürlich zu verschieben, während eine perfekte Phasenangleichung zu der aktuellen PLL-Referenz aufrechterhalten wird.
Für eine typische Anwendung der Erfindung bezüglich eines Takterzeugungssystems, das einen Übergang zwischen einem Primärreferenztakt und einem Bereitschaftsreferenztakt implementiert, wird die Phase des Ausgangstaktes des PLL-Kreises normalerweise zu der Phase des Bereitschaftsreferenztaktes verschoben, und wenn die Zielphase erreicht ist, wird der Referenztakt für den PLL-Kreis von der Primärreferenz zu der Bereitschaftsreferenz umgeschaltet. Auf diesem Wege werden Schaltausgleichsvorgänge eliminiert und ein nahtloser Übergang (Handover) wird erreicht.
Durch Verwendung einer virtuellen Verzögerung werden die mit expliziten Verzögerungselementen, wie passiven oder aktiven Verzögerungsnetzen, verbundenen Probleme vermieden, und ein robusterer und genauerer Taktphasen- oder Taktsynchronisationsmechanismus wird erhalten.
Vorzugsweise wird die virtuelle Verzögerung eingeführt durch Überlagern eines externen Phasenregelsignals in die Regelschleife des PLL-Kreises. Von einem praktischen Gesichtspunkt aus hat es sich als besonders vorteilhaft herausgestellt, das Phasenregelsignal auf das Ausgangssignal des internen Phasendetektors des PLL-Kreises zu überlagern.
Für Referenzübergangsanwendungen wird das Phasenregelsignal normalerweise durch eine Phasenschleife bereitgestellt. Die Phasenschleife hat eine signifikant größere Zeitkonstante als die Regelschleife des PLL-Kreises, um die verbindliche Phasenangleichbedingung des PLL-Kreises zu allen Zeiten sicherzustellen.
Ein weiterer durch die Erfindung angebotener Vorteil ist, dass die virtuelle Verzögerung nur von relativen Spannungsreferenzen abhängt. Die Phasenverschiebung des Ausgangstaktsignals ist nur durch das Verhältnis zwischen der Phasenspannung und der Versorgungsspannung des PLL-Kreises definiert. Aus der Sicht eines Regelsystems ist solch eine Strategie einer Absolutwert-Referenz-Strategie überlegen und robuster als diese.
Die Erfindung bietet die folgenden Vorteile:

– Robuster und genauer Taktphasenmechanismus;
– Nahtloser Übergang zwischen Referenzquellen;
– Wohl-definierte Ausgangstaktphasenverschiebung, da die virtuelle Verzögerung nur von relativen Spannungsreferenzen abhängt; und
– Reduzierter Bedarf an expliziten Verzögerungselementen.

Andere durch die vorliegende Erfindung angebotene Vorteile werden beim Lesen der unten angeführten Beschreibung der Ausführungsformen der Erfindung erkennbar werden.
Kurze Beschreibung der Zeichnungen
Die Erfindung, zusammen mit deren weiteren Zielen und Vorteilen, wird am besten verstanden werden durch Verweis auf die folgende Beschreibung zusammengenommen mit den begleitenden Zeichnungen, in denen:
1 ein schematisches Blockdiagramm eines Phasenregelkreis basierten Systems zur Taktsignalerzeugung ist, das einen Übergang zwischen einer Hauptreferenz und einer Bereitschaftsreferenz gemäß einer bevorzugten Ausführungsform der Erfindung implementiert;
2A ein schematisches Timing-Diagramm ist, das ein Beispiel der Phasenbeziehungen zwischen dem Hauptreferenztakt, dem VCO-Ausgangstakt und dem Bereitschaftsreferenztakt in einer normalen PLL-Konfiguration zeigt;
2B die Phasenbeziehungen zwischen dem Hauptreferenztakt, dem VCO-Ausgangstakt und dem Bereitschaftsreferenztakt zeigt, wenn der PLL-Kreis seinen eingeschwungenen Zielzustand nach der virtuellen-Verzögerungs-basierten Taktphasen-Prozedur gemäß der Erfindung erreicht hat;
3 ein Schaltkreisdiagramm eines aktiven Schleifenfilters in einem PLL-basierten Taktsignalerzeugungssystem ist;
4 ein doppeltes Regelschleifenmodell einer Taktphasenanordnung gemäß einer bevorzugten Ausführungsform der Erfindung zeigt;
5 ein Schaltkreisdiagramm des Integrators der Phasenschleife ist, implementiert als ein aktiver analoger Filter;
6 ein Blockdiagramm einer digitalen Integrator-Implementierung unter Verwendung von Pulsbreitenmodulation ist.
Detaillierte Beschreibung der Ausführungsformen der Erfindung
In allen Zeichnungen werden die selben Bezugskennzeichen für entsprechende oder ähnliche Elemente verwendet.
In einem Frequenzsynchronisations- oder Takterzeugungssystem ist die Fähigkeit, ein Taktsignal mit einer vorbestimmten willkürlichen Phasenbeziehung zu einem Referenztaktsignal zu erzeugen, eine zentrale Funktion. Zum Beispiel kann diese Funktion verwendet werden, um einen weichen Übergang zwischen verschiedenen Referenzquellen für einen Phasenregelkreis bereitzustellen.
Allgemein ist ein Phasenregelkreis ein Schaltkreis zum Synchronisieren eines Ausgangssignals der Schleife mit einem Eingangsreferenzsignal aus einer Frequenz und ebenso aus einer Phase. In der gesamten Offenbarung soll der Term „Phasenregelkreis" nicht in einem begrenzten Sinn interpretiert werden, sondern in dem breiten Sinn eines Schaltkreises, der die Phase des erzeugten Ausgangssignals in einer vorbestimmten Phasenbeziehung mit einem ankommenden Referenzsignal angleicht. Somit beinhaltet der Term „Phasenregelkreis" jeden Typ von Phasenangleich- oder Synchronisationsschaltkreisen wie die Schaltkreise, die allgemein von Ingenieuren sowohl als PLL-Schaltkreise als auch als Verzögerungsangleich-Schaltkreise, sogenannten DLLs, bezeichnet werden, wenn diese Schleifen für Phasenangleich- oder Synchronisationszwecke verwendet werden.
1 ist ein schematisches Blockdiagramm eines Phasenregelkreis basierten Systems zur Taktsignalerzeugung, das einen Übergang zwischen einer Hauptreferenz und einer Bereitschaftsreferenz gemäß einer bevorzugten Ausführungsform der Erfindung implementiert. Das System 1 umfasst einen Phasenregelkreis (PLL) 10, eine Hauptreferenzquelle 20, eine oder mehrere Bereitschaftsreferenzquellen 30, einen Übergangsschalter, und eine Phasenschleife 40 angeordnet in Verbindung mit dem PLL-Kreis.
In diesem besonderen Beispiel umfasst der PLL-Kreis 10 im Grunde einen Phasendetektor 11, der auch als Phasenfrequenzdetektor PFD bezeichnet wird, einen Schleifenfilter LF 12 und eine Ausgangstaktsignalquelle 13 wie einen VCO. Der Phasendetektor 11 reagiert auf das Ausgangssignal des VCO und auf ein ankommendes Referenztaktsignal MREF/SREF zum Bereitstellen eines phasendifferenzdarstellenden Signals und der Schleifenfilter 12 Tiefpass-filtert typischer Weise das die phasendifferenzdarstellende Signal, um eine entsprechende Steuerspannung für den VCO 13 zu erzeugen.
In dem synchronisierten Zustand, auch als phasenangeglichener Zustand oder eingeschwungener Zustand bezeichnet, liegt eine vorbestimmte verbindliche Phasenbeziehung zwischen dem VCO-Ausgangstaktsignal und dem Eingangsreferenztaktsignal vor, und es gibt im allgemeinen keinen Frequenzversatz zwischen den Signalen. Wenn jedoch ein augenblicklicher Phasensprung vorliegt oder eine Phasendifferenz sich beginnt aufzubauen, zum Beispiel wegen eines Frequenzversatzes zwischen dem Schleifenausgangssignal und dem Referenzsignal, wird der phasenangeglichene Zustand verloren und die inhärenten Regelmechanismen des PLL-Kreises streben danach, den Frequenzversatz zu eliminieren und den phasenangeglichenen Zustand erneut zu finden.
Im normalen Betrieb wird der Hauptreferenztakt MREF zu dem PLL-Kreis 10 gespeist und der PLL-Kreis ist in einem phasenangeglichenen Zustand, in dem eine verbindliche Phasenbeziehung vorliegt, oft durch die besondere Implementierung des Phasendetektors 11 bestimmt, zwischen dem VCO-Ausgangstakt und dem Hauptreferenztakt.
2A ist ein schematisches Timing-Diagramm, das ein Beispiel der Phasenbeziehungen zwischen den Hauptreferenztakt, den VCO-Ausgangstakt und dem Bereitschaftsreferenztakt in einer normalen PLL-Konfiguration zeigt. In diesem Fall ist die verbindliche Phasenangleichbedingung des PLL-Kreises eine Nullphasendifferenz zwischen dem VCO-Ausgangstakt und dem Hauptreferenztakt MREF bei dem Phasendetektoreingang.
Wenn jedoch eine Fehlfunktion in der Hauptreferenzquelle vorliegt und der Hauptreferenztakt sich verschlechtert oder, im schlechtesten Fall, verloren wird, muss das Takterzeugungssystem einen Übergang zu der Bereitschaftsreferenzquelle durchführen. Der Bereitschaftsreferenztakt SREF ist normalerweise frequenzkohärent mit dem Hauptreferenztakt MREF, aber es kann ein Phasenunterschied zwischen den zwei Referenztakten vorliegen, der einen Phasensprung im System bewirken und ein ernsthaftes Problem erzeugen kann. Dieser Phasenunterschied ist als ΔT in 2A gezeigt.
Zum Reduzieren oder Eliminieren irgendwelcher durch Schalten der Referenzquellen bewirkten Schalt-Ausgleichsvorgänge und zum Bereitstellen eines Übergangs zwischen der Hauptreferenz und der Bereitschaftsreferenz ist eine Phasenschleife 40 mit signifikant größerer Zeitkonstante als der PLL-Kreis selbst in Verbindung mit dem PLL-Kreis angeordnet, um die Phase des VCO-Ausgangstaktsignals langsam zu der Phase des Bereitschaftsreferenztaktes zu verschieben. Die Flankenverschiebung muss langsam genug sein, um die auf Systemebene auferlegten Anforderungen an das Zittern (Jitter) und Abweichen zu erfüllen. Die Phasenschleife 40 hat bevorzugt einen Phasendetektor 41 zum Messen der Phasendifferenz zwischen dem VCO-Ausgangstakt und dem Bereitschaftsreferenztakt, und einen Filter 42 wie einen analogen oder digitalen Integrator INT zum Erzeugen eines Phasenregelsignals (DELAY CONTROL) auf Antwort auf den gemessenen Phasenunterschied.
Das Phasenregelsignal wird in die Regelschleife des PLL-Kreises überlagert, bevorzugt auf das Ausgangssignal des Phasendetektor/Eingangssignals zu dem Schleifenfilter des PLL-Kreises, um den selben Effekt wie die Einführung einer Verzögerung in der Regelschleife des PLL-Kreises zu erzeugen, aber ohne all die mit expliziten Verzögerungselementen verbundenen Probleme.
Hinzufügung einer scheinbaren Verzögerung „ΔT" in der Regelschleife zwingt den PLL-Kreis zum Verschieben der Phase des VCO-Ausgangstaktes um eine Menge gleich zu der bewirkten Verzögerung aber in entgegengesetzter Richtung, um die Phasenangleichbedingung des PLL-Kreises in Beziehung zu dem Hauptreferenztakt aufrechtzuerhalten. Dies bedeutet, dass die Phase des VCO-Ausgangstaktes langsam (wegen der relativ großen Zeitkonstante der Phasenschleife) zu der Phase des Bereitschaftsreferenztaktes verschoben werden wird.
2B zeigt die Phasenbeziehungen zwischen dem Hauptreferenztakt, dem VCO-Ausgangstakt und dem Bereitschaftsreferenztakt, wenn der PLL-Kreis seinen eingeschwungenen Zielzustand nach der virtuellen- Verzögerungs-basierten Taktphasenprozedur erreicht hat. Wie ersichtlich ist der Phasenunterschied zwischen der Hauptreferenz MREF und dem VCO-Ausgangstakt bei dem Phasendetektor nun gleich zu –ΔT. Jedoch wird dieser Phasenunterschied durch die virtuelle Verzögerung von +ΔT kompensiert, resultierend in einem zu dem Schleifenfilter 13 gespeisten Null-Nettosignal. Somit wird der VCO-Ausgangstakt nun unverändert in seinem neuen eingeschwungenen Zielzustand aufrechterhalten, was einem Nullphasenunterschied in Beziehung zu dem Bereitschaftsreferenztakt SREF entspricht.
Wenn nun der VCO-Ausgangstakt im wesentlichen in Phase mit dem Bereitschaftsreferenztakt SREF ist, ist es nun möglich, einen weichen und nahezu nahtlosen Übergang von der Hauptreferenz zu der Bereitschaftsreferenz ohne Einführung jeglicher Schalt-Ausgleichsvorgänge in das System durchzuführen.
Die virtuelle Verzögerung kann an jeder geeigneten Stelle in der Regelschleife des PLL-Kreises eingeführt werden, zum Beispiel in dem Vorwärtspfad der Schleife irgendwo zwischen dem Phasendetektor und dem Schleifenfilter wie in 1 gezeigt. Im Folgenden wird mit Verweis auf 3 ein veranschaulichendes Beispiel beschrieben, wie das Phasenregelsignal in die Regelschleife des PLL-Kreises gemäß einer bevorzugten Ausführungsform der Erfindung überlagert wird.
3 ist ein Schaltkreisdiagramm von sachdienlichen Teilen eines PLL-basierten Systems zur Taktsignalerzeugung. Das Schaltkreisdiagramm zeigt im Grunde eine differenzielle Implementierung des Schleifenfilters des PLL-Kreises mit Eingangs- und Ausgangsschnittstellen. In diesem Beispiel basiert der Schleifenfilter 12 auf einem Operationsverstärker OP mit verknüpften Kondensatoren/Widerständen Z. Zusätzlich zu dem differentiellen Eingang von dem Phasendetektor, empfängt der Schleifenfilter auch das Phasenregelsignal in der Form einer Phasenspannung V_P. Die Phasenspannung V_P zusammen mit einer in dem aktiven Schleifenfilter angeordneten zweiten Menge von gleichwertigen (balanced) Widerständen erzeugt einen Versatzstrom I_P der durch das Regelsystem kompensiert wird, während die Oszillatorphase relativ zu dem Referenztakt bei dem Phasendetektoreingang verschoben wird. Der resultierende Kompensationsstrom ist in der Größe gleich aber in der Richtung entgegengesetzt, so dass der Schleifenfilter gleichwertige Phasenströme in einem geschwungenen Zustand hat. Tatsächlich bildet die Phasenspannung V_P einen den Phasendetektorausgangsströmen überlagerten statischen Versatzstrom.
Im eingeschwungenen Zustand resultiert die Stromsummierung zu Null bei der Eingangsseite in keinem Netto-Nachladen des Schleifenfilters und somit bleiben die Oszillationsfrequenz und Phase trotz der Phasenfehlerabweichung auf dem Phasendetektoreingang konstant. Unter der Annahme vernachlässigbarer Eingangsströme wegen der starken (in der Theorie unbegrenzten) Verstärkung in dem aktiven Filter, ergibt sich die folgende Beziehung: Verwenden von Kirchoff's Spannungsknotengesetz für den nicht-invertierenden Eingang (+):
Verwenden von Kirchoff's Spannungsknotengesetz für den Rückführpfad des Operationsverstärker-basierten Filters:
Unter Verwendung von Ausdruck (2) für V₊ ist die Filterausgangsspannung V_C als eine Funktion des differenziellen Eingangs (V_1D – V₁₊ – V_1–) und von Phasenspannungen (V_PD = V_P+ – V_P-) gegeben durch:
Es ist ersichtlich, dass die Filterausgangsspannung eine lineare Überlagerung der differenziellen Eingangsspannung und der differenziellen Phasenspannung ist. In einem geschwungenen Zustand sind die Eingangs- und Phasenspannungen und die entsprechenden Ströme ausgeglichen.
Um positive und negative Phasenanpassungen zu erlauben, ist der komplementäre Teil des Phasenspannungspaares (V_P–) oft voreingenommen in der Mitte des Versorgungsspannungsintervalls (V_CC/2) mit einem zwischen der Klemme und Masse angeordneten Rauschentkopplungskondensator:
Wie oben erwähnt, ist die Verwendung der Phasenspannung V_P zum Anpassen der Oszillatortaktphase bezüglich eines Sekundärreferenztaktes wie einer Bereitschaftsreferenz während des Aufrechterhaltens der Phasen- und Frequenzangleichung zu einem Primärreferenztakt eine besonders wichtige Anwendung.
4 zeigt ein doppeltes Regelschleifenmodell einer Taktphasenanordnung gemäß einer bevorzugten Ausführungsform der Erfindung. Zusätzlich zu dem Phasenregelkreis, der zum Synchronisieren des Oszillators mit dem Hauptreferenztakt, hier einfach mit RM beschriftet, erforderlich ist, stellt eine Phasenschleife die korrekte Phasenbeziehung zwischen dem Sekundär- oder Bereitschaftsquellentakt sicher, hier einfach mit RS beschriftet.
Die gewöhnliche PLL-Schleife beinhaltet einen Phasendetektor 11 mit linerarisierter Verstärkungskonstante K_DM, einen analogen Schleifenfilter 12 mit verbundener Übertragungsfunktion F_M(s), und eine Ausgangstaktsignalquelle 13. Die Spannungs-zu-Frequenz-Antwort der Taktsignalquelle ist gekennzeichnet durch die Verstärkungskonstante K_C, und die erforderliche Umwandlung zwischen Phase und Frequenz hat eine Transformierte von 1/s, wobei s die Integrator-Variable ist. Für die Allgemeingültigkeit ist der PLL-Kreis auch mit Frequenzteilern verknüpft, einem ersten Teiler 14, N_RM, für den Primärreferenztakt und einem zweiten Teiler 15, N_VM, für den Oszillatorausgangstakt zu der Rückführschleife und einem dritten Teiler 16, N_VS, für den Oszillatorausgangstakt zu der Phasenschleife.
Typischer Weise beinhaltet die Phasenregelschleife einen Phasendetektor 41 mit linerarisierter Verstärkungskonstante K_DS, und einen analogen oder digitalen Integrator-Filter 42 mit verbundener Übertragungsfunktion F_S(s), zum Erzeugen der Phasenspannung. Die Bereitschaftsreferenzquelle RS ist ebenso mit einem Frequenzteiler 43, N_RS, verknüpft.
Es ist wichtig, zu erkennen, dass der Phasenfilter normalerweise nicht ein gewöhnlicher PLL-Schleifenfilter ist, sondern eher eine reine Integrator-Funktion ohne den allgemein in einer PLL-Anwendung vorliegenden Kompensationsnullpunkt. Das doppelte Regelschleifensystem erfordert zusätzliche Aufmerksamkeit beim Auswählen der Zeitkonstanten in den Ausgangstakterzeugungs- und Phasenabschnitten, um falsches oder kein Angleichen zu verhindern. Ein wohl-konditioniertes System wird erhalten, wenn die Phasenschleife eine signifikant größere Zeitkonstante als der Phasenregelkreis hat:
Für den Phasenregelkreis allein (dies ist die V_P Kostante) hängt die Zeitkonstante τ_M von dem Kehrwert der Bandbreite des geschlossenen Schleifensystem ab, die dann wieder bezogen auf die Dämpfung (ζ) und die natürliche Kreisfrequenz (ω_M) ist.
Für die Phasenschleife hängt die Zeitkonstante τ_P von der Integrator-Implementierung ab. Die Implementierung des Integrators 42 der Phasenschleife als ein aktiver analoger Filter, wie in 5 gezeigt, ergibt eine Phasenzeitkonstante proportional zu der Integrator-Zeitkonstante t_i = 1/R_iC_i.
Die konstitutive Gleichung für den Phasendetektor 41 der Phasenschleife, die die differentielle Ausgangsspannung V_DS. mit dem Phasenfehler θ_es zwischen den runterskalierten Oszillator- und Bereitschaftsreferenztakten verbindet, ist gegeben durch: VDS = KDS·(θis – θos) – KDS·θes (7)
Die Spannungsübertragungsfunktion des aktiven Integrator-Filters 42 der Phasenschleife ist gegeben durch:
Erneut liegt normalerweise ein Unterschied darin, wie der Phasendetektor in Zusammenarbeit mit einem frequenzgesteuerten Element innerhalb eines PLL-Kreises und in einer Phasenschleife mit einem aktiven Integrator (die invertierenden und nicht-invertierenden Eingänge des Operationsverstärkers sind geschaltet) verwendet wird. In dem Fall des Auftretens eines Oszillatortaktübergangs vor dem Referenztaktübergang, θ_es < 0, wird die Phase des Oszillatortaktes durch eine Erhöhung der Phasenspannung, V_P, verzögert. Andererseits wird eine Phasenvoreilung des Oszillatortaktes durch Absenken der Phasenspannung erreicht, um die Verzögerung zwischen den Referenz- und Oszillatorübergängen zu reduzieren, unter der Annahme, dass der Referenztaktzweig aktiv in dem Phasenfrequenzdetektor (θ_es < 0) ist.
Alternativ basiert der Integrator 42 auf einer digitalen Implementierung, wie in 6 gezeigt. Der digitale Integrator von 6 beinhaltet im Grunde eine Phasendetektordekodierungseinheit (DCU) 51, eine Integrator-Registereinheit (IRU) 52, eine Pulsbreitenmodulationseinheit (PWMU) 53 und ein Pulsbreitenmodulationsfilter (PWMF) 54.
Abhängig davon, ob die Oszillatortaktphase bezüglich der Primärreferenz voreilt oder nacheilt, wird das Integrator-Register 52, das direkt auf die Phasenspannung abgebildet wird, schrittweise erhöht oder erniedrigt durch die Phasendetektordekodierungseinheit 51, und somit wird die Verzögerung des Oszillatorübergangs erhöht oder verringert.
In diesem Beispiel nimmt und hält die Decodierungseinheit DCU 51 die Phasendetektorausgangssignale und berechnet und übersetzt auch die Erhöhungs- oder Verringerungssteuersignalinformation zwischen den verschiedenen asynchronen Taktsystemen. Die Phasenspannung kann durch Tiefpass-filtern, in der PWMF-Einheit 54, eines Pulsbreitenmodulationssignals gebildet werden, das in der PWMU-Einheit 53 mit einem Arbeitszyklus (α) erzeugt worden ist, der proportional zu dem in der IRU 52 gespeicherten digitalen Registerwort ist. Nicht explizit angegeben in dem Blockdiagramm ist der Abtasttakt (T_S), der das Integrator-Register 52 aktualisiert und das Pulsbreitenmodulationssignal erzeugt. Reduzierte Welligkeit auf der Phasenspannung wird erreicht, wenn die Grenzfrequenz des Pulsbreitenmodulationsfilters 54 gut unterhalb der Pulsbreitenmodulationsrate ist und der Filter einer große Dämpfung im Filter (roll off) hat. Unterhalb der 3dB-Grenzfrequenz sollte der Filter 54 eine flache Antwort haben ohne jegliche Zitter-Spitzenwertbildung (jitter peaking), und die Grenzfrequenz muss größer als die Integrator-Zeitkonstante und die Phasenschleifenbandbreite sein; vorzugsweise mehr als zehnmal größer.
In dem folgenden Abschnitt wird das Verhalten der geschlossenen Schleifenregelung untersucht und im Besonderen wird die Beziehung zwischen der Phasenspannung und einer stationären Oszillatorphasenverschiebung hergeleitet. Die gesamte lineare doppelte Regelschleifenstruktur ist in 4 gezeigt. Haupt(PLL)- und Neben(Phasen)-Schleifen werden durch Verwendung des Index M bzw. S adressiert.
Der Phasenfehler zwischen dem Primärreferenztakt und dem Oszillatortakt, θ_em, ist gegeben durch:
Die Oszillatorregelspannung V_C von dem Schleifenfilter mit der Übertragungsfunktion F_M(s) ist definiert als: VC = FM(s)·[VDM + VP] = FM(s)·[KDM·θem + VP] (10)wobei V_DM die Phasendetektorausgangsspannung ist, die direkt proportional (Verstärkungskonstante K_DM) zu dem Phasenfehler θ_em ist. Die Integration der linearen (Steigung K_C) Frequenzantwort auf die Regelspannung V_C ergibt die Oszillatorphase θ_V:
Ähnlich ist der Phasenfehler θ_es zwischen dem Sekundärreferenztakt und dem Oszillatortakt gegeben durch:
Der Integrator 42, F_S(s), der durch den Phasendetektor 41 der Phasenschleife geladen wird, erzeugt die Phasenspannung V_P:
Zusammen ergeben die Ausdrücke (11) und (13) für θ_V und V_P:
Von Ausdruck (14) kann gesehen werden, dass jede Schleife einen Beitrag zu der Oszillatorphase θ_V gibt, nämlich der PLL-Teil bezüglich θ_em und der Phasenteil bezüglich θ_es. Unter Verwendung von Ausdruck (9) kann der Phasenregelkreis-Teil θ_VM ausgedrückt werden als:
Behandeln des Phasenteils θ_VS auf ähnliche Weise unter Verwendung von Ausdruck (12) ergibt:
Der Ausdruck für die Oszillatortaktphase θ_V kann umstrukturiert werden als: θV = HM(s)·θRM + HS(s)·θRS (17)wobei die zwei Übertragungsfunktionen der geschlossenen Schleifenphasen H_M(s) und H_S(s) für die Haupt- und Nebenschleifen durch das Verhältnis von θ_V, θ_RM bzw- θ_RS gebildet werden:
Ein häufiger spezieller Fall tritt auf, wenn beide Referenztakte die selbe Nominalfrequenz haben und die Phasendetektoren vom selben Typ sind:
Dies vereinfacht die Phasenübertragungsfunktionen H_M(s) und H_S(s):
Für ein wohl-konditioniertes Gesamttaktphasensystem stellt die Phasenschleife lediglich eine kleine Störung für die originale Phasenregelkreis-Phasenübertragungsfunktion H_M(s) dar. Wenn der Beitrag von dem Integrator in der Nähe von kritischen Punkten wie der Abschneidefrequenz (shear frequency) klein ist, kann die Stabilitäts- und Leistungsanalyse auf dem ungestörten vollentkoppelten Phasenregelkreis, also bei einem s = jω von Interesse, durchgeführt werden:
Zum Untersuchen der zurückrückbleibenden Phasenverschiebung (Versatz) nachdem eine ausreichend lange Zeit von der Anwendung einer konstanten Schrittphasenspannung V_P(0) und Referenztaktphase θ_R(0) verstrichen ist, betrachtet man:
Laplace-Transformierte der angewendeten Schrittfunktion:
Es wird angenommen, dass der Schleifenfilter F_M(s) in dem Phasenregelkreis einen Kompensationsnullpunkt und einen reinen Integrator hat. In Gleichstromnähe können die Filter somit dargestellt werden durch:
Der zurückbleibende Phasenfehler oder Phasenversatz ist durch die Endwert-Theorie gegeben: limt→∞ θV(t) = lims→0 s·θV(s) (27)
Im Grenzwert ist folgendes wahr:
Somit ist der Ausgangsfrequenzversatz von der idealen Nullposition gegeben durch:
Für einen Drei-Zustand-Phasenfrequenzdetektor, ist die Verstärkungskonstante K_DS gegeben durch:
Folglich ist die Oszillatorphasenverschiebung θ_VS aufgrund der angewendeten Phasenspannung V_P einfach ein Bruchteil der Periode äquivalent zu dem Verhältnis zwischen der angewendeten Phasenspannung und dem maximalen Phasendetektorspannungs-Pegel. Es kann somit gesehen werden, dass der Phasenversatz nur von relativen Spannungsreferenzen abhängt, und aus der Sicht eines Regelsystems ist solch eine Strategie überlegener und robuster als eine Absolutwert-Referenz-Strategie.
Obwohl das Referenzübergangsproblem bezüglich eines einzelnen PLL-Kreises beschrieben worden ist, wo das Ausgangstaktsignal mit einem Bereitschaftsreferenztakt ausgerichtet wird, sollte es verstanden werden, dass andere Übergangsanwendungen ebenfalls durchführbar sind. Besonders sind Übergangsanwendungen möglich, die einen gesamten Satz von Phasenregelkreisen umfassen, einen für jeden im System vorliegenden Referenztakt, und wo der Übergang zwischen einem Haupt-PLL-Kreis und einem Bereitschafts-PLL-Kreis stattfindet. Zum Beispiel können die Ausgangstakte der Bereitschafts-Phasenregelkreise mittels des durch die Erfindung vorgeschlagenen Mechanismus auf einen ausgewählten Hauptreferenztakt ausgerichtet werden, oder sogar auf eine imaginäre Zielphase, die eine feste Phase sein kann, die nicht zu irgendeinem im System vorliegenden physikalischen Takt gehört. Im letzteren Fall, kann die Phasenverschiebung wegen wiederholten Hauptquellenwechseln und den damit verbundenen Phasen- oder Sychronisationsoperationen vermieden werden. Die Zielphase kann als Durchschnitt über alle arbeitenden Referenztakte ausgewählt werden. Abhängig von der einzelnen Implementierung kann der aktive Haupttakt in Phase sein (phased) oder nicht in Phase sein. Zitter- und Abweichaspekte verhindern manchmal das Synchronisieren (phasing) eines aktiven Ausgangstaktes. Zyklus- zu Zyklus-Flankenverschiebungen müssen klein genug sein, um Zitter- und Abweichanforderungen zu erfüllen, die auf Systemebene verwendbar sind. Schließlich liegen solche Anforderungen eine obere Grenze an die Integrator-Zeitkonstante in der Phasenschleife fest.
Es sollte auch verstanden werden, dass die Erfindung nicht auf Referenzübergangsanwendungen beschränkt ist, und dass der Taktphasenmechanismus gemäß der Erfindung allgemein anwendbar ist für das Verschieben der Phase des VCO-Ausgangstaktes zu irgendeiner vorbestimmten Zielphasenbeziehung mit dem Primärreferenztakt des PLL-Kreises. Zum Beispiel kann eine feste Gleichspannung erzeugt, auf den PLL-Kreis angewendet, und in die Regelschleife überlagert werden, um eine Phasenbeziehung zu erhalten zwischen der PLL-Referenz und dem VCO-Ausgang, anders als die charakteristische Phasenbeziehung (0°, 90°, ...) gegeben durch die besondere Phasendetektor-Implementierung.
Obwohl die Phasenregelspannung als durch eine Integrator-Funktion erzeugt beschrieben worden ist, sollte verstanden werden, dass verschiedene Alternativen für die geschulte Person möglich sind.

Claims

Ein Phasenregelkreis (PLL) basiertes System zur Taktsignalerzeugung, dadurch gekennzeichnet, dass das System umfasst: eine Phasenschleife (40), angeordnet in Verbindung mit dem PLL-Kreis (10) zum Erzeugen eines Phasenregelsignals, wobei die Phasenschleife (40) eine signifikant größere Zeitkonstante als der PLL-Kreis (10) hat; und Mittel zum Überlagern des Phasenregelsignals in die Schleife des PLL-Kreises (10) zum Zwingen des PLL-Kreises, die Phase des PLL-Ausgangstaktsignals langsam zu der Phase eines Sekundärreferenz-Taktsignals zu verschieben, während noch im wesentlichen eine verbindliche Phasenangleichbedingung des PLL-Kreises in Beziehung zu einem Primärreferenz-Taktsignal aufrecht erhalten wird.
Das Phasenregelkreis basierte System nach Anspruch 1, dadurch gekennzeichnet, dass das Phasenregelsignal dem Ausgangssignal einer Regelschleifen-Komponente des PLL-Kreises überlagert wird.
Das Phasenregelkreis basierte System nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Phasenregelsignal in der Form einer Phasenspannung (V_P) vorliegt, und die Ausgangstaktsignal-Phasenverschiebung nur durch das Verhältnis der Phasenspannung und einer Versorgungsspannung (V_CC) zum PLL-Kreis definiert ist.
Das Phasenregelkreis basierte System nach Anspruch 1, dadurch gekennzeichnet, dass die Phasenschleife (40) enthält: einen Phasendetektor (41) zum Messen der Phasendifferenz zwischen dem Ausgangs/runterskaliertem Taktsignal des PLL-Kreises und dem Sekundärreferenz-Taktsignal; und einen auf die Phasendifferenz reagierenden Integrator (42) zum Erzeugen des Phasenregelsignals.
Das Phasenregelkreis basierte System nach Anspruch 4, dadurch gekennzeichnet, dass das Phasenregelsignal dem Ausgangssignal des internen Phasendetektors (11) des PLL-Kreises überlagert ist.
Das Phasenregelkreis basierte System nach Anspruch 5, dadurch gekennzeichnet, dass das Phasenregelsignal in der Form einer Phasenspannung (V_P) ist, und das Überlagerungsmittel Mittel zum Bilden der Phasenspannung enthält, wobei ein statischer Offset-Strom (I_P) den Phasendetektor-Ausgangsströmen überlagert ist.
Das Phasenregelkreis basierte System nach Anspruch 6, dadurch gekennzeichnet, dass eine gemeinsame Versorgungsspannung (V_CC) für das Schleifenfilter (12) und den internen Phasendetektor (11) des PLL-Kreises, und ebenso für den Integrator (42) der Phasenschleife (40) bereitgestellt ist, und die Oszillator-Phasenverschiebung nur durch das Verhältnis der Phasenspannung (V_P) und der Versorgungsspannung (V_CC) definiert ist.
Das Phasenregelkreis basierte System nach Anspruch 1, dadurch gekennzeichnet, dass das Sekundärreferenz- Taktsignal eine Darstellung von einer Mehrzahl von Referenz-Taktsignalen ist.
Das Phasenregelkreis basierte System nach Anspruch 1, wobei der Phasenregelkreis (PLL) auf das Primärreferenz-Taktsignal (MREF) zum Erzeugen eines Ausgangstaktsignals des PLL-Kreises reagiert, und das Sekundärreferenz-Taktsignal ein Reservereferenz-Taktsignal (SREF) ist, und die Phasenschleife (40) enthält: einen Phasendetektor (41) zum Messen der Phasendifferenz zwischen dem Ausgangs/runterskalierten Taktsignal des PLL-Kreises (10) und dem Reservereferenz-Taktsignal (SREF); ein auf die Phasendifferenz reagierender Filterschaltkreis (42) zum Erzeugen des Phasenregelsignals.
Das Phasenregelkreis basierte System nach Anspruch 9, dadurch gekennzeichnet, dass das System ferner Mittel zum Schalten des Referenz-Taktsignals des PLL-Kreises von dem Primärreferenz-Taktsignal (MREF) zu dem Reservereferenz-Taktsignal (SREF) beinhaltet, wenn das PLL-Ausgangstaktsignal im wesentlichen in Phase mit dem Reservereferenz-Taktsignal ist.
Das Phasenregelkreis basierte System nach Anspruch 1, dadurch gekennzeichnet, dass das Phasenregelsignal in der Form einer Phasenspannung (V_P) ist, und die Ausgangstaktsignal-Phasenverschiebung nur durch das Verhältnis der Phasenspannung und einer Versorgungsspannung (V_CC) des PLL-Kreises definiert ist.
Ein Verfahren zum Erzeugen eines Taktsignals mittels eines Phasenregelkreises (PLL), dadurch gekennzeichnet, dass das Verfahren die Schritte umfasst: Erzeugen eines Phasenregelsignals durch eine Phasenschleife (40), die in Verbindung mit dem PLL-Kreis angeordnet ist und eine signifikant größere Zeitkonstante als der PLL-Kreis hat; und Überlagern des Phasenregelsignals in die Schleife des PLL-Kreises (10) zum Zweck des Zwingens des PLL-Kreises, die Phase des PLL-Ausgangstaktsignals (VCO_out) langsam zu der Phase eines Sekundärreferenz-Taktsignals zu verschieben, während noch im wesentlichen eine verbindliche Phasenangleichbedingung des PLL-Kreises in Beziehung zu einem Primärreferenz-Taktsignal aufrecht erhalten wird.
Das Taktsignal-Erzeugungsverfahren nach Anspruch 12, gekennzeichnet dadurch, dass das Phasenregelsignal erzeugt wird durch: Messen der Phasendifferenz zwischen dem Ausgangs-/runterskalierten Taktsignal des PLL-Kreises (10) und dem Sekundärreferenz-Taktsignal (SREF); Integrieren der Phasendifferenz mittels eines in der Phasenschleife bereitgestellten Integrators (42), um somit das Phasenregelsignal zu erzeugen.
Das Taktsignal-Erzeugungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Phasenregelsignal dem Ausgangssignal des internen Phasendetektors (11) des PLL-Kreises überlagert ist.
Das Taktsignal-Erzeugungsverfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Phasenregelsignal in der Form einer Phasenspannung (V_P) ist, und der Überlagerungsschritt den Schritt der Bildung der Phasenspannung beinhaltet, wobei ein statischer Offset-Strom (I_P) den Phasendetektor-Ausgangsströmen überlagert ist.
Das Taktsignal-Erzeugungsverfahren nach Anspruch 15, dadurch gekennzeichnet, dass das Phasenregelsignal in der Form einer Phasenspannung ist und die Oszillator-Phasenverschiebung nur durch das Verhältnis der Phasenspannung (V_P) und einer Versorgungsspannung (V_CC) der PLL definiert ist.
Das Taktsignal-Erzeugungsverfahren nach Anspruch 16, dadurch gekennzeichnet, dass das Verfahren ferner den Schritt der Bereitstellung einer gemeinsamen Versorgungsspannung (V_CC) für das Schleifenfilter (12) und den internen Phasendetektor (11) des PLL-Kreises, und ebenso für den Integrator (42) der Phasenschleife (40) umfasst.
Das Taktsignal-Erzeugungsverfahren nach Anspruch 12, dadurch gekennzeichnet, dass das Sekundärreferenz-Taktsignal eine Darstellung einer Mehrzahl von Referenztaktsignalen ist.