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Feld der Erfindung
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Die
Erfindung bezieht sich auf ein Verfahren zur Phasenregelung eines
Datensignals, eine Schnittstellen-Vorrichtung und eine Schaltungsanordnung
für gegenläufigen Takt.
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Hintergrund der Erfindung
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Verfahren
der Phasenregelung eines Datensignals unter Verwendung eines gegenläufigen Taktsignals
sowie Schaltkreise für
gegenläufige
Taktsignale sind in der Technik allgemein bekannt. Sie werden zum
Beispiel dazu verwendet, digitale Datensignale an verschiedene,
räumlich
getrennte Module, Einheiten oder Teile einer Schaltungsanordnung
oder von verschiedenen Schaltkreisen zu verteilen. Das Datensignal
muss mit dem Datentakt abgetastet werden, um das Datensignal zu
bewerten. Dabei kann der Datentakt aus dem Datensignal selbst wiedergewonnen
werden, oder für
den Fall eines bekannten Datentaktes kann ein erzeugter Takt verwendet
werden. Um die verschiedenen Module, Einheiten oder Teile einer
Schaltungsanordnung mit demselben Takt zu versorgen, wird der Takt üblicherweise
zwischen den Modulen, Einheiten oder Teilen einer Schaltungsanordnung übertragen.
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Im
Allgemeinen wird ein Datensignal von einer ersten Einheit oder einem
Teil, das im Allgemeinen als Datenquelle betrachtet werden kann,
zu einer zweiten Einheit oder einem Teil gesendet, das entsprechend
als Datensenke betrachtet werden kann. Verwendet man die Lösung mit
gegenläufigem
Takt, wird insbesondere der Takt in Gegenrichtung zur Ausbreitung
des Datensignals übertragen.
Dabei wird ein Takt, der auch Haupt-Takt oder Master-Takt genannt wird,
in der Datensenke erzeugt oder an sie angelegt und von dort zur
Datenquelle als gegenläufiger
Takt gesendet.
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Eine
Schaltungsanordnung für
gegenläufigen
Takt nach dem Stand der Technik enthält ein erstes Latch an der
Datenquelle und ein zweites Latch an der Datensenke. Die Datensenke
erzeugt oder empfängt
einen Haupt-Takt. An der Datensenke wird der Haupt-Takt in einen
Datensenken-Takt und einen gegenläufigen Takt aufgeteilt, der
zur Datenquelle gesendet wird. Die Verarbeitung in der Datenquelle wird
durch den gegenläufigen
Takt gesteuert. Genauer gesagt wird das Datensignal mit dem gegenläufigen Takt
an der Datenquelle synchronisiert und mit dem Datensenken-Takt bzw.
dem Haupt-Takt an der Datensenke, wozu das erste und das zweite
Latch verwendet werden. Wegen des periodischen Charakters des Taktes
sind mehrere diskrete Werte erlaubt. Variationen der Daten-/Takt-Verbindung
zwischen der Datenquelle und der Datensenke und/oder Verzögerungszeiten,
welche die Taktphasen-Toleranz des Datensenken-Latches überschreiten,
verursachen jedoch Bitfehler. Insbesondere bei hohen Taktraten ist
es schwierig, das Timing zu stabilisieren.
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Ein
Beispiel wird in
EP
0 642 238 A2 offen gelegt. Hier wird ein Teilnehmeranschluss-Trägersystem
beschrieben, das eine Synchronisation der Phasen von Rahmen und
die Korrektur der Phasen umfasst. Die Phasenregelung wird auf der
Grundlage der erkannten Phasendifferenz durchgeführt.
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Ein
weiteres Beispiel wird in der Publikation "Troposcatter Link characterisation for
network synchronisation application" von P. Alexander, NTC conference Record
US, 5.–7.
Dez. 1977, Seite 48 erläutert.
Hier wird die Synchronisation der Verbindung abhängig von dem Troposphären-Medium
erläutert.
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In
dieser Spezifikation, einschließlich
der Ansprüche,
bezeichnet der Ausdruck "Datensenken-Takt" einen Takt, der
an die Datensenke angelegt oder in der Datensenke erzeugt wird und
bereitgestellt wird, um das Timing bestimmter Funktionen an der
Datensenke zu steuern, wie z. B. die Dauer von Signalelementen oder
eine Abtastrate oder die Synchronisation einer Übertragungseinrichtung.
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In
dieser Spezifikation, einschließlich
der Ansprüche,
bezeichnet der Ausdruck "gegenläufiger Takt" einen Takt, der
zur Steuerung des Timings bestimmter Funktionen an der Datenquelle
bereitgestellt wird, wie z. B. die Dauer von Signalelementen oder
eine Abtastrate oder die Synchronisation einer Übertragungseinrichtung, und
der von der Datensenke gesendet wird.
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Eine
weitere Lösung
nach dem bisherigen Stand der Technik ist ein Schaltkreis für gegenläufigen Takt
mit einem FIFO-(First-In-First-Out)-Speicher.
Im Vergleich zum oben erwähnten
Schaltkreis nach dem bisherigen Stand der Technik wird an der Datensenke
ein FIFO-Speicher bereitgestellt, und ein mitläufiger Takt wird von der Datenquelle
zur Datensenke gesendet. Der mitläufige Takt wird wie der gegenläufige Takt
realisiert, der von der Datenquelle zur Datensenke zurück gekoppelt
wird. Die Daten werden gesteuert durch den mitläufigen Takt, dessen Phase an
die Daten der Datenquelle angepasst ist und der bezüglich des
Haupt-Taktes eine beliebige Phase hat, in den FIFO geschrieben.
Die Daten werden unter Verwendung des Senken-Taktes bzw. des Haupt-Taktes
aus dem FIFO ausgelesen, wobei am Eingangsregister der Datensenke
eine richtige Takt-Daten-Phase sichergestellt wird. Phasenschwankungen
oder Sende-Differenzen der Signale werden kompensiert, indem vorübergehend
mehr Daten eingeschrieben werden als ausgelesen werden, oder indem
mehr Daten ausgelesen werden als eingeschrieben werden. Somit wird
der FIFO-Speicher dazu verwendet, vorübergehende Ausbreitungsschwankungen
der Daten-/Takt-Verbindung zwischen der Datenquelle und der Datensenke und/oder
Ausbreitungsverzögerungen
zu kompensieren.
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Die
Tiefe des FIFO-Speichers begrenzt jedoch die Korrekturmöglichkeiten
des Schaltkreises. Kleine Fluktuationen oder kurzfristige Änderungen können auf
diese Weise beseitigt werden. Im Gegensatz dazu wird eine konstante
oder langfristige mögliche
Phasendifferenz des Schaltkreises auch bei kleinen Abweichungen
früher
oder später
bestimmt zu einer Überschreitung
der Speichergrenzen und somit zu Bitfehlern führen.
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Zusammenfassung der Erfindung
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Es
ist eine Aufgabe der Erfindung, ein Verfahren, eine Schnittstellen-Vorrichtung
und eine Schaltungsanordnung für
gegenläufigen
Takt bereitzustellen, mit denen die oben erwähnten Probleme des Standes
der Technik vermieden werden.
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Diese
Ziele werden durch ein Verfahren zur Phasensteuerung eines Datensignals
gemäß Anspruch
1, eine Schnittstellen-Vorrichtung
gemäß Anspruch
4 und eine Schaltungsanordnung für
gegenläufigen
Takt gemäß Anspruch
7 erreicht.
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Ein
Verfahren der Phasensteuerung eines Datensignals gemäß der Erfindung
umfasst folgende Schritte:
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- – Senden
eines Datensignals von einer Datenquelle zu einer Datensenke,
- – Senden
eines gegenläufigen
Taktes von der Datensenke zur Datenquelle,
- – Synchronisation
des Datensignals mit dem gegenläufigen
Takt an der Datenquelle,
- – Synchronisation
des Datensignals mit einem Datensenken-Takt an der Datensenke, wobei
das Verfahren weiterhin die folgenden Schritte umfasst:
- – Vergleich
der Phase des Datensenken-Taktes mit der Phase eines Referenzsignals
an der Datensenke,
- – Einstellung
der Phase des gegenläufigen
Taktes an der Datensenke abhängig
von dem Phasenvergleich des Datensenken-Taktes und des Referenzsignals.
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Eine
Schnittstellen-Vorrichtung zur Phasensteuerung eines Datensignals
gemäß der Erfindung, worin
eine Lösung
mit gegenläufigem
Takt angewendet wird und das Datensignal von einer Datenquelle zur
Schnittstellen-Vorrichtung gesendet wird, enthält einen Datensignal-Eingang,
einen Datensignal-Ausgang,
einen Takteingang, einen Taktausgang und ein Latch, das einen Latch-Eingang
hat, der mit dem Datensignal-Eingang verbunden ist, einen Latch-Ausgang,
der mit dem Datensignal-Ausgang
verbunden ist, und einen Latch-Takt-Eingang, der mit dem Schnittstellen-Takt-Eingang
der Schnittstellen-Vorrichtung verbunden ist, wobei die Schnittstellen-Vorrichtung
weiterhin einen Phasenschieber mit einem Eingang, einem Ausgang
und einem Steuereingang enthält,
wobei der Eingang des Phasenschiebers mit dem Schnittstellen-Takt-Eingang
verbunden ist, der Ausgang des Phasenschiebers mit dem Schnittstellen-Takt-Ausgang verbunden
ist, und Mittel zum Vergleich der Phase des Datensenken-Taktes,
der an den Takteingang des Latches angelegt wird, mit der Phase
eines Referenzsignals, wobei die Mittel den Phasenschieber abhängig von
dem Phasenvergleich über
den Phasenschieber-Steuereingang steuern.
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Eine
Schaltungsanordnung für
gegenläufigen
Takt gemäß der Erfindung,
welche die Phase eines Datensignals steuert, das von einer Datenquelle zu
einer Datensenke übertragen
wird, enthält
ein erstes Latch an der Datenquelle, ein zweites Latch an der Datensenke,
eine Datensignal-Verbindung und eine Verbindung für den gegenläufigen Takt,
wobei das erste Latch einen Datensignal-Eingang für ein eintreffendes
Datensignal bezogen auf die Datenquelle, einen Datensignal-Ausgang
zum Senden des Datensignals von der Datenquelle zur Datensenke und
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- einen Takteingang, der mit einem gegenläufigen Takt verbunden ist,
aufweist,
- das zweite Latch einen Datensignal-Eingang zum Empfang des Datensignals
von der Datenquelle, einen Datensignal-Ausgang und einen Takteingang, der
mit einem Datensenken-Takt verbunden ist, aufweist,
- wobei das Datensignal von der Datenquelle zur Datensenke über eine
Datensignal-Verbindung übertragen
wird,
- ein Haupt-Takt in den Datensenken-Takt und den gegenläufigen Takt
an der Datensenke aufgeteilt ist,
- und der gegenläufige
Takt über
die Verbindung des gegenläufigen
Taktes von der Datensenke zur Datenquelle übertragen wird,
- und worin die Schaltungsanordnung weiterhin Mittel zum Vergleich
der Phase des Datensenken-Taktes mit der Phase eines Referenzsignals
an der Datensenke und einen Phasenschieber zum Schieben der Phase
des gegenläufigen
Taktes enthält,
und worin die Vergleichs-Mittel den Phasenschieber abhängig von
dem Phasenvergleich des Datensenken-Taktes steuern.
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Eine
Grundidee der vorliegenden Erfindung ist der Vergleich der Phase
des Datensenken-Taktes mit der Phase eines Referenzsignals. Der
Vergleich findet an der Datensenke bzw. an der Schnittstellenvorrichtung
statt. Das Referenzsignal wird an die Schaltungsanordnung für gegenläufigen Takt
angelegt. Das bedeutet, dass die Phase des Referenzsignals zum Beispiel
abhängig
von Ausbreitungs- und Verarbeitungsverzögerungen an der Datenquelle
und von Ausbreitungsverzögerungen
der Verbindung des gegenläufigen
Taktes und der Referenzsignal-Verbindung ist. Diese Phase kann sich
durch Bauelementetoleranzen in der Serienproduktion und durch Alterung
oder zeitabhängige
Umgebungsbedingungen ändern.
In einem frequenzagilen System kann sich die Haupt-Taktfrequenz und
entsprechend die Bitrate ändern,
was ebenfalls Änderungen
der Phasenbeziehung zur Folge hat. Mit anderen Worten: Das Referenzsignal,
insbesondere die Phase des Referenzsignals ist von den Verarbeitungs-
und Übertragungsbedingungen
der Schaltungsanordnung für
gegenläufigen
Takt abhängig,
und eine Änderung
dieser Bedingungen wird durch eine Änderung der Phase des Referenzsignals
angezeigt. Gemäß der Erfindung
wird eine Änderung
der Bedingungen durch einen-Vergleich der Phase des Referenzsignals
mit der Phase des Datensenken-Taktes erkannt. Es wird ein Phasenschieber
benutzt, um die Phase des gegenläufigen
Taktes so anzupassen, dass die Phasenbeziehung zwischen dem Referenzsignal
und dem Datensenken-Takt stabilisiert wird. Als Folge davon wird
die Phasenbeziehung zwischen dem Dateneingang und dem Datensenken-Takt
stabilisiert, und der fehlerfreie Betrieb des Datensenken-Latches wird beibehalten.
Phasenschwankungen oder Übertragungsdifferenzen
der Signale werden auf aktive Weise kompensiert, indem die Phase des
gegenläufigen
Taktes angepasst wird, und nicht auf passive Weise, wie bei der
FIFO-Lösung. Eine konstante
oder eine langfristige Phasenabweichung der Schaltung für gegenläufigen Takt – die auch
bei kleinen Abweichungen früher
oder später
sicherlich zum Überschreiten
der Speichergrenzen der FIFO-Lösung
führt – tritt
in der Praxis tatsächlich nicht
mehr auf, weil die Phase des gegenläufigen Taktes aktiv an solche Änderungen
angepasst wird.
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Auf
eine vorteilhafte Weise können
alle Anfangseinstellungen der Phase zur Beseitigung der Bauelementeänderungen
sowie Korrekturen im Betrieb zur Kompensation von zeitabhängigen Effekten vermieden
werden. Im Gegensatz zur FIFO-Lösung, deren
Nachteil die begrenzte Tiefe des Datenspeichers ist, ist es möglich, die
Phase des Taktsignals über
einen unendlichen Bereich zu verschieben. Wegen des periodischen
Charakters eines Taktes kann durch Abbildung auf nur eine Taktperiode jede
erforderliche Phasenverschiebung ohne Störimpulse realisiert werden.
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In
einer bevorzugten Ausführung
der Erfindung wird der gegenläufige
Takt als mitläufiger
Takt, der als Referenzsignal verwendet wird, von der Datenquelle
zur Datensenke zurückgekoppelt.
Ein Takt-Takt-Phasendetektor wird als Phasenkomparator zum Vergleich
der Phase des mitläufigen
Taktes mit der Phase des Datensenken-Taktes verwendet. Somit wird
eine Verzögerungs-Verriegelungsschleife, die über die
Leitung des gegenläufigen
Taktes und die Leitung des mitläufigen
Taktes eingerichtet wird, zur Stabilisierung der Phase des Datensignals
an der Datensenke angewendet. Die Verzögerungs-Verriegelungsschleife
steuert direkt die Phase des gegenläufigen Taktes bzw. des mitläufigen Taktes
und nicht die Phase des Datensignals. Daher ist eine präzise Übereinstimmung
der relativen Verzögerung
zwischen dem mitläufigen
Takt und dem Datensignal für eine
bitfehlerfreie Registrierung an der Datensenke bzw. der Schnittstellen-Vorrichtung erforderlich.
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In
einer anderen bevorzugten Ausführung der
Erfindung wird das Datensignal selbst an der Datensenke als Referenzsignal
verwendet. Ein Daten-Takt-Phasendetektor wird als Phasenkomparator zum
Vergleich der Phase des Datensignals mit der Phase des Datensenken-Taktes
verwendet. Es wird wieder eine Verzögerungs-Verriegelungsschleife
eingerichtet, nämlich über die
Datensignal-Verbindung und die Verbindung des gegenläufigen Taktes.
Die Verzögerungs-Verriegelungsschleife
steuert nun direkt die relevanten Signale am Eingangs-Latch der Datensenke
bzw. der Schnittstellen-Vorrichtung. Die Verbindung des mitläufigen Taktes
und die Forderung der relativen Übereinstimmung
mit der Datenverbindung werden vermieden.
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Verschiedene
andere Vorteile, Ausführungen und Änderungen
der Erfindung werden aus einer Betrachtung der folgenden detaillierten
Beschreibung in Verbindung mit den begleitenden Zeichnungen deutlich.
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Weitere
Ziele und Vorteile der vorliegenden Erfindung können durch Lesen der Spezifikation
und der beigefügten
Ansprüche
in Verbindung mit den begleitenden Zeichnungen bestimmt werden,
worin:
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Kurzbeschreibung
der Zeichnungen
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1 eine erste Schaltungsanordnung
für gegenläufigen Takt
nach dem Stand der Technik zeigt;
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2 eine zweite Schaltungsanordnung
für gegenläufigen Takt
nach dem Stand der Technik zeigt, die einen FIFO-Speicher enthält;
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3 eine erste Ausführung der
Erfindung mit Verzögerungs-Verriegelungsschleife
zeigt, die auf einem Takt-Takt-Phasendetektor beruht;
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4 eine zweite, vorteilhaftere
Ausführung der
Erfindung mit Verzögerungs-Verriegelungsschleife
zeigt, die auf einem Takt-Daten-Phasendetektor beruht;
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Detaillierte
Beschreibung der Erfindung
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1 zeigt eine erste Schaltungsanordnung für gegenläufigen Takt
nach dem Stand der Technik.
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Die
allgemeine Architektur einer Schaltungsanordnung für gegenläufigen Takt
umfasst eine Datenquellen-Einheit 1 und eine Datensenken-Einheit 2,
die über
eine Datenverbindung 3 und eine Taktverbindung 4 miteinander
verbunden sind. Die Datenquellen-Einheit 1 und die Datensenken-Einheit 2 können auch
als Schnittstelleneinheit einer Datenquelle 1 bzw. einer
Datensenke 2 betrachtet werden. Die Daten 103 breiten
sich von der Datenquelle 1 zur Datensenke 2 über die
Datenverbindung 3 aus, d. h. bezogen auf 1 von der linken Seite zur rechten Seite.
Ein Takt breitet sich in Gegenrichtung von der Datensenke 2 über die
Takt-Verbindung 4 zur Datenquelle 1 aus. Daher
wird der Takt auch gegenläufiger Takt 104 genannt.
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Die
Datenquelle 1 hat einen Dateneingang 13, einen
Datenausgang 11, einen Taktausgang 14 und einen
Takteingang 12. Die Datensenke 2 hat einen Dateneingang 21,
einen Datenausgang 23, einen Taktausgang 22 und
einen Takteingang 24. Die Datenverbindung 3 verbindet
den Datenausgang 11 der Datenquelle 1 und den
Dateneingang 21 der Datensenke 2. Die Taktverbindung 4 verbindet
den Taktausgang 22 der Datensenke 2 und den Takteingang 12 der
Datenquelle 1. Die Datenverbindung 3 und die Taktverbindung 4 sind
vorzugsweise verdrahtete Verbindungen unter Verwendung von optischen und/oder
elektrischen Übertragungsleitungen.
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Die
Datenquelle 1 enthält
ein erstes Latch 30, und die Datensenke 2 enthält ein zweites
Latch 40. Ein Latch ist allgemein ein einfacher Flipflop-Schaltkreis,
der mindestens eine Rückkopplungsschleife
hat. Bezüglich
seiner Funktion ist ein Latch eine pegelgesteuerte Speicherfunktion.
Latches werden oft verwendet, um höher entwickelte Flipflop-Schaltkreise aufzubauen,
so dass ein Latch manchmal auch Basis-Flipflop genannt wird. Das
in 1 gezeigte Latch 30, 40 ist
insbesondere ein Verzögerungs-Latch
(D-Latch) oder ein Verzögerungs-Flipflop
(D-Flipflop). Das Latch 30 hat einen Dateneingang 31,
einen Takteingang 32 und einen Datenausgang 33.
Der Takteingang 32 ist mit dem Datenquellen-Takt-Eingang 12 verbunden,
der Dateneingang 31 ist mit dem Datenquellen-Dateneingang 13 verbunden,
und der Datenausgang 33 ist mit dem Datenquellen-Datenausgang 11 verbunden. Das
an der Datensenke 2 bereitgestellte Latch 40 ist entsprechend
mit seinen Eingängen
und Ausgängen 41, 42, 43 mit
den Eingängen
und Ausgängen 21, 24, 23 der
Datensenke 2 verbunden.
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Die
in 1 gezeigte Datenquellen-Einheit 1 und
die Datensenken-Einheit 2 sind strukturell gleich. Die
Datenquellen-Einheit 1 kann über den Dateneingang 13 und
den Taktausgang 14 mit einer weiteren Datenquellen-Einheit
(nicht gezeigt) verbunden sein, wobei die Datenquellen-Einheit 1 bezüglich dieser weiteren
Datenquellen-Einheit eine Datensenken-Einheit darstellt. Auf diese
Weise können
mehrere Datensenken-Einheiten / Datenquellen-Einheiten miteinander
verbunden werden.
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Die
Schaltungsanordnung funktioniert wie folgt: Die Latches 30, 40 werden
zur Synchronisation des Datensignals 103 mit einem Takt 104, 102 verwendet,
der an das Latch 30, 40 angelegt wird. Ein Haupt-Takt 101 oder
Master-Takt 101 wird an den Takteingang 24 der
Datensenke 2 angelegt. An Punkt A in 1 wird der Haupt-Takt 101 in
einen Datensenken-Takt 102 und einen gegenläufigen Takt 104 aufgeteilt.
Zwischen der Datensenke 2 und der Datenquelle 1 wird
eine Schleife 6 eingerichtet, welche die Latches 30 und 40 und
die Datenverbindung 3 und die Taktverbindung 4 enthält. Genauer
gesagt startet ein Rennen an Punkt A, wo der Haupt-Takt 101 aufgeteilt
wird, um das Datenquellen-Latch 30 und das Datensenken-Latch 40 zu
versorgen, und endet an Punkt B, wo der Takt 102, der direkt
von Punkt A kommt, und das Datensignal 103, das im Latch 30 mit
dem gegenläufigen
Takt 104 synchronisiert wird, am Datensenken-Eingangs-Latch 40 wieder
zusammengefügt
werden. Wegen des periodischen Charakters des Taktes sind mehrere
diskrete Werte der Taktphase erlaubt. Der Schaltkreis ist nicht dafür vorgesehen,
auf Änderungen
der Ausbreitungsverzögerungen
von Verbindungen und/oder Schaltkreisen zu reagieren. Bitfehler
treten in Latch 40 auf, wenn die Verzögerungs-Änderungen die Taktphasen-Toleranz von Latch 40 überschreiten.
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2 zeigt eine zweite Schaltungsanordnung
für gegenläufigen Takt
nach dem Stand der Technik, worin gleiche Referenznummern gleiche Teile
oder Elemente des Schaltkreises bezeichnen. Dieser Schaltkreis unterscheidet
sich von dem in 1 gezeigten
Schaltkreis durch einen FIFO-(First-In-First-Out)-Speicher 50, der
an der Datensenken-Einheit 2 bereitgestellt wird, und durch
die Verbindung für
mitläufigen
Takt 5, die einen Ausgang für mitläufigen Takt 15 der
Datenquelle 1 mit einem Eingang für mitläufigen Takt 25 der
Datensenke 2 verbindet.
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Ein
FIFO-Speicher eignet sich als Pufferspeicher einer Datenübertragung,
wenn eine Datenquelle und eine Datensenke mit unterschiedlichen
Taktphasen oder Raten betrieben werden und die Speicherkapazität nicht überschritten
wird. Der FIFO 50 hat einen Dateneingang 51, einen
Datenausgang 52, einen ersten Takteingang 53 für einen
Daten-Eingangs-Takt und einen zweiten Takteingang 54 für einen
Daten-Ausgangs-Takt. Daten werden gesteuert durch einen Daten-Eingangs-Takt
in den FIFO 50 geschrieben und gesteuert durch einen Daten-Ausgangs-Takt
ausgelesen. Der Dateneingang 51 des FIFO 50 ist
mit dem Datensenken-Dateneingang 21 verbunden, und der
Datenausgang 52 des FIFO 50 ist mit dem Dateneingang 41 des
Latches 40 verbunden. Der mitläufige Takt 105 – bezogen
auf die Datenausbreitung der von der Datenquelle 1 an die
Datensenke 2 gesendeten Daten – wird an den Takteingang 53 angelegt
und wird zur Steuerung des Schreibens von Daten in den FIFO 50 verwendet.
Der mitläufige
Takt 105 wird wie der gegenläufige Takt 104 eingerichtet,
der von der Datenquelle 1 zur Datensenke 2 zurückgekoppelt
wird. Der Datensenken-Takt 102 der Datensenke 2 wird
zum Auslesen der Daten aus dem FIFO 50 verwendet und wird
an den FIFO 50 über
den zweiten Takteingang 54 angelegt.
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Die
Schaltungsanordnung kompensiert Schwankungen der Taktphase im Bereich
der Speicherkapazität
des FIFO 50, sie benötigt
jedoch neben dem FIFO 50 eine zweite Taktverbindung 5 sowie
einen Eingang 25 und einen Ausgang 15 für den mitläufigen Takt.
Insbesondere ist eine sorgfältige
Anpassung der Verzögerung
zwischen den Daten 103, die über die Datenverbindung 2 übertragen
werden, und dem mitläufigen
Takt 105 der zweiten Taktverbindung 5 von entscheidender
Bedeutung.
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3 zeigt eine erste Ausführung einer Schaltungsanordnung
gemäß der vorliegenden
Erfindung. Gleiche Referenznummern bezeichnen gleiche Teile oder
Elemente des Schaltkreises gemäß 1 und 2. Die Schaltungsanordnung enthält im Allgemeinen
Mittel 60 zum Vergleich der Phase des Datensenken-Taktes 102 mit
einem Referenzsignal 105, das von der Datenquelle 1 zur
Datensenke 2 übertragen
wird, und Mittel 70 zur Steuerung der Phase des gegenläufigen Taktes 104 in
Abhängigkeit von
dem Vergleich, wobei diese Mittel 60, 70 sich
in der Datensenke 2 befinden. Das heißt, der Phasenvergleich sowie
die Phasensteuerung werden an der Datensenke 2 bewirkt.
Eine Grundidee der vorliegenden Erfindung ist es, eine Verzögerungs-Verriegelungsschleife
(DLL) 7 für
den Datensenken-Takt 102 / gegenläufigen Takt 104 in
der Schaltungsanordnung einzurichten, indem das Referenzsignal 105 und
die oben erwähnten
Mittel 60, 70 verwendet werden, und die Phase
des gegenläufigen
Taktes entsprechend zu steuern.
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Der
Begriff "Referenzsignal" wird manchmal für ein bestimmtes
Signal benutzt, das eine hohe Stabilität und Genauigkeit hat, d. h.
das zur Kalibrierung anderer Signale unverändert gelassen wird. In dieser Patentanmeldung
und in den Ansprüchen
wird der Begriff "Referenzsignal" mit einer breiteren Bedeutung
verwendet und bezeichnet ein Signal, das sich ändern kann und im Allgemeinen
für den
Vergleich von Signalen verwendet wird. Insbesondere zeigt das Referenzsignal
eine Änderung
der Übertragungsbedingungen
für ein
Signal an, das von der Datenquelle zur Datensenke übertragen
wird.
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Genauer
gesagt ist das Mittel zum Vergleich der Datensenken-Taktphase ein Takt-Takt-Phasenkomparator 60,
und das Mittel zur Steuerung des gegenläufigen Taktes ist ein Phasenschieber 70.
Das Referenzsignal ist ein mitläufiger
Takt 105, der über eine
Verbindung 5 von der Datenquelle 1 zur Datensenke 2 gesendet
wird. Somit wird der mitläufige
Takt 105 für
den Phasenvergleich verwendet.
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Der
Takt-Takt-Phasenkomparator 60 ist mit seinem ersten Eingang 61 mit
dem Datensenken-Takt 102 der Datensenke 2 und
mit seinem zweiten Eingang 62 mit dem Eingang für den mitläufigen Takt 25 der
Datensenke 2 verbunden. Weiterhin ist ein Ausgang des Phasenkomparators 63 mit
einen Steuereingang 73 eines Phasenschiebers 70 verbunden.
Der Phasenschieber 70 hat einen Eingang 71 und
einen Ausgang 72. Der Eingang 71 ist mit dem gegenläufigen Takt 104 der
Datensenke 2 verbunden, und der Ausgang 72 ist
mit dem Ausgang des gegenläufigen
Taktes 22 der Datensenke verbunden. Ein eintreffender Takt 101 wird
an der Datensenke 2 in den Datensenken-Takt 102 und
den gegenläufigen Takt 104 aufgeteilt.
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Der
Phasenkomparator 60 wird als Takt-Takt-Phasendetektor (CCPD)
realisiert. Es können übliche Phasendetektoren
benutzt werden, zum Beispiel einfache, aus D-Flipflops aufgebaute
Phasendetektoren oder höher
entwickelte Phasendetektoren auf der Basis von Aufwärts-/Abwärts-Zählern oder
in Form integrierter Schaltkreise. Übliche Phasenschieber-Schaltkreise, zum
Beispiel ein aktives Allpass-Netzwerk mit Operationsverstärker oder
ein Allpass-Filter, die Fachleuten bekannt sind, können als
Phasenschieber 70 eingesetzt werden. Insbesondere erlaubt
es eine digitale Realisierung des Phasenschiebers, einen praktisch
unendlichen Phasenbereich zu erzielen, indem alle Phasen auf eine
einzige Taktperiode abgebildet werden.
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Gemäß der Erfindung
wird die DLL 7 angewendet, um die Phase am Daten-Eingangs-Latch 40 der
Datensenke 2 zu stabilisieren. Die Phase des Datensenken-Taktes 102 wird
vom Takt-Takt-Phasendetektor 60 mit
der Phase des mitläufigen
Taktes 105 verglichen, und sein Ausgangssignal wird an
den spannungsgesteuerten Phasenschieber 70 angelegt. Letzterer
justiert die Phase des gegenläufigen
Taktes 104, um am Daten-Eingangs-Latch 40 eine
richtige Daten-Takt-Phasenbeziehung aufrechtzuerhalten. Die DLL 7 steuert
direkt nur die Phase des mitläufigen
Taktes 105 bzw. des gegenläufigen Taktes 104 und
nicht die Phase des Datensignals 103. Daher ist eine präzise Übereinstimmung
der relativen Verzögerung
zwischen dem mitläufigen
Takt 105 und dem Datensignal 103 erforderlich.
Innerhalb ihres Dynamikbereichs stellt sich die DLL 7 auf
beliebige, insbesondere auch auf Anfangs-Schleifenverzögerungen ein und kompensiert
Verzögerungsänderungen
auf aktive Weise durch Anpassung der Phase des gegenläufigen Taktes.
Die Schleife kompensiert auch Phasenschwankungen durch Änderungen
der Haupt-Taktrate, wenn das gesamte System synchron, aber frequenzagil
betrieben wird.
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Die
Datensenken-Einheit 2 in 3 stellt eine
Schnittstellen-Vorrichtung 2 gemäß der Erfindung dar, die ein
Latch 40, einen Takt-Takt-Phasenkomparator 60 und
einen Phasenschieber 70 sowie entsprechende Eingänge und
Ausgänge 21, 22, 23, 24, 25 enthält, um Datensignal 103,
Takt 101 bzw. den gegenläufigen Takt 104 und
den mitläufigen
Takt 105 zu senden/empfangen, wie in 3 gezeigt. Die Datensenken-Einheit 2 der
Erfindung bzw. die Schnittstellen-Vorrichtung 2 der Erfindung
können über die
Ein-/Ausgänge 23, 24 mit
einer weiteren (nicht gezeigten) Datensenken-Einheit 2 in
Reihe geschaltet werden. Ein weiterer Takteingang 26, der
in 3 in einer gestrichelten
Linie gezeigt ist, wird bereitgestellt, um die Verbindung des mitläufigen Taktes aufzubauen.
Bezüglich
der Richtung eines Datenstroms und der Position einer Schnittstellen-Vorrichtung 2 in
einer Sequenz von Schnittstellen-Vorrichtungen kann die Schnittstellen-Vorrichtung 2 als
Datensenke und als Datenquelle betrachtet werden.
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4 zeigt eine zweite Ausführung einer Schaltungsanordnung
gemäß der vorliegenden
Erfindung, wobei gleiche Referenznummern gleiche Teile oder Elemente
des Schaltkreises bezeichnen.
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Eine
Grundidee dieser zweiten Ausführung der
Erfindung ist es, eine direkte Steuerung der relevanten Signale
aufzubauen, nämlich
des gegenläufigen
Taktes 104 und des Datensignals 103. Dies wird erreicht,
indem das Datensignal 103 selbst als Referenzsignal für den Phasenvergleich
mit dem Datensenken-Takt 102 verwendet
wird. Somit wird das Datensignal 103 zur Steuerung des
gegenläufigen
Taktes 104 verwendet. Eine Verzögerungs-Verriegelungsschleife
(DLL) 8 wird aufgebaut, die nun das Datensignal 103 und
den gegenläufigen
Takt 104 an der Datensenke 2 direkt steuert.
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Im
Vergleich mit der in 3 gezeigten
ersten Ausführung
benötigt
die Schaltungsanordnung somit keinen mitläufigen Takt 105 bzw.
keine Verbindung 5 für
den mitläufigen
Takt. Weiterhin wird der Takt-Takt-Phasendetektor 60 durch
einen Takt-Daten-Phasendetektor (CDPD) 80 ersetzt, der
die Phase des Datensignals mit dem Datensenken-Takt vergleicht.
Ein erster Eingang 81 des CDPD 80 ist mit dem
Datensenken-Takt 102 verbunden, und ein zweiter Eingang 82 des
CDPD 80 ist mit dem Datensignal-Eingang 21 der
Datensenke 2 verbunden. Ein Ausgang 83 des CDPD 80 ist
mit dem Steuereingang 73 des Phasenschiebers 70 verbunden,
um die Phase des gegenläufigen
Taktes abhängig
von der Phasenbeziehung des Datensignals 103 und des Datensenken-Taktes 102 zu
steuern.
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Takt-Daten-Phasendetektoren
(CDPD) sind Fachleuten bekannt. Ein Takt-Daten-Phasendetektor ist
zum Beispiel veröffentlicht
im Journal of Lightwave Technology, Band LT-3, Nr. 6, Dezember 1985,
Seite 1312–1314, "a self correcting
clock recovery circuit" von
Charles R. Hogge und im US-Patent 4 535 459.
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Die
Vorteile der zweiten Ausführung
sind, dass ein Eingang 15 und ein Ausgang 25 für einen mitläufigen Takt,
eine Verbindung 5 für
einen mitläufigen
Takt und die Verzögerungs-Anpassung
an den Takt nicht mehr benötigt
werden. Die DLL 8 wird optimal genutzt.
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Die
Datensenken-Einheit 2 in 4 repräsentiert
auch eine Schnittstellen-Vorrichtung 2 gemäß der Erfindung,
die ein Latch 40, einen Takt-Takt-Phasenkomparator 80 und
einen Phasenschieber 70 sowie entsprechende Eingänge und Ausgänge 21, 22, 23, 24 enthält, um das
Datensignal 103 und den Takt 101 bzw. den gegenläufigen Takt 104 zu
senden/empfangen, wie in 4 gezeigt.
Die Schnittstellen-Vorrichtung 2 der Erfindung kann über die
Ein-/Ausgänge 23, 24 mit
weiteren (nicht gezeigten) Datensenken-Einheiten 2 in Reihe
geschaltet werden. Bezüglich
der Richtung eines Datenstroms und der Position einer Schnittstellen-Vorrichtung 2 in einer
Sequenz von Schnittstellen-Vorrichtungen kann die Schnittstellen-Vorrichtung 2 als
Datensenke und als Datenquelle betrachtet werden.
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Zusätzlich dazu
kann ein Schleifen-Filter (nicht gezeigt) zwischen dem Takt-Takt-Phasendetektor 60 (CCPD)
in 3 und dem Phasenschieber 70 oder
dem Takt-Daten-Phasendetektor 80 (CDPD) in 4 und dem Phasenschieber 70 bereitgestellt werden.
Das Schleifen-Filter dient zur Definition der Frequenzcharakteristiken
der Regelschleife, wie Verstärkung,
Bandbreite und Entzerrung, sowie des transienten Verhaltens, wie
Zeitkonstante, Dämpfung und Überschwingen.
Als Schleifen-Filter
können
alle Arten von integrierenden, differenzierenden, proportionalen
Schleifenfiltern oder Kombinationen davon verwendet werden.