DE10321457B4 - Verfahren zur Herstellung integrierter Schaltungen mit gleichförmigen Silizidsperrschichten - Google Patents

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Abstract

Verfahren zum Herstellen einer integrierten Schaltung aufweisend:
Ausbilden eines Gates (110) auf einem Substrat (100) der integrierten Schaltung, wobei das Gate (110) Seitenwände aufweist;
Ausbilden von Source- und Drain-Bereichen (114, 122) auf dem Substrat (100) der integrierten Schaltung;
Ausbilden einer Isolationsschicht (112) auf einem Abschnitt des Substrats (100) der integrierten Schaltung;
Ausbilden eines Barrierenschicht-Spacers (118a) auf den Seitenwänden des Gates (110) und der Isolationsschicht (112);
Entfernen eines Abschnitts der Isolationsschicht (112) unterhalb des Barrierenschicht-Spacers (118a) derart, daß sich das untere Ende des Barrierenschicht-Spacer (118a) über ein Ende der verbliebenen Isolationsschicht (112a) hinaus erstreckt und eine untere Oberfläche des Barrierenschicht-Spacers (118a) und einen Abschnitt der Source- und Drain-Bereiche (114, 122) freilegt;
Ausbilden einer Silizidschicht (130) auf den freigelegten Abschnitten der Source und Drain-Bereiche (114, 122) und auf einem Abschnitt einer oberen Flache des Barriereschicht-Spacers (118a), der sich über das Ende der Isolierschicht (112) erstreckt.

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte Schaltung und insbesondere Silizidcherstellungs verfahren von integrierten Schaltungen.
  • Hintergrund der Erfindung
  • Mit immer stärker integrierten Schaltungen, werden die Source- und Drain-Bereiche immer mehr in Bereichen mit einer schmalen Sperrschicht ausgebildet, um die Transistoreigenschaften bzw. -kennlinien zu stabilisieren. Zudem kann ein Kontakt mit einem niedrigen Widerstand auf den Source- und Drain-Bereichen ausgebildet sein, um den Betrieb des Transistors mit einer hohen Geschwindigkeit zu ermöglichen.
  • US 6,188,114 B1 offenbart einen Feldeffekttransistor mit isoliertem Gate (IGFET) und mit Metallspacern. Der IGFET enthält eine Gate-Elektrode mit einem Gate-Isolator auf einem Halbleitersubstrat. Seitenwandisolatoren sind benachbart zu gegenüber liegenden vertikalen Rändern der Gate-Elektrode angeordnet und Metallspacer sind auf dem Substrat benachbart zu den Seitenwandisolatoren ausgebildet. Die Metallspacer sind elektrisch von der Gate-Elektrode isoliert, kontaktieren jedoch Abschnitte der Drain- und Sourcebereiche. Vorzugsweise sind die Metallspacer benachbart zu den Rändern des Gate-Isolators unterhalb der Seitenwandisolatoren ausgebildet. Die Metallspacer werden durch Abscheiden einer Metallschicht über dem Substrat und anschließendem anisotropen Ätzen ausgebildet. Bei einer Ausführungsform kontaktieren die Metallspacer leicht und stark dotierte Drain- und Sourcebereiche, wodurch die Leitfähigkeit zwischen den stark dotierten Drain- und Sourcebereichen und dem unter der Gate-Elektrode liegenden Kanal erhöht wird. Die Metallspacer können ebenso Drain- und Sourcekontakte mit niedrigem Widerstandswert vorsehen.
  • Herkömmliche Verfahren zum Ausbilden von Source/Drain-Bereichen in schmalen Sperrschichten können Ausbilden eines Source/Drain-Bereichs, der nicht zu tief in das Substrat reicht, und ein Anheben der Höhe der Source/Drain-Bereiche durch Ausbilden einer epitaktischen Siliziumschicht auf den schmalen Source/Drain-Bereich unter Verwendung eines selektiven Epitaxialwachstum Verfahrens (selective epitaxial layer growth = SEG-Verfahren) enthalten. Überdies können herkömmliche Verfahren zum Ausbilden eines Source/Drain-Bereichs mit niedrigem Widerstand ein Abscheiden eines Metalls, wie etwa Titan (Ti), Cobalt (Co) und/oder Nickel (Ni) auf den Source/Drain-Bereichen, das Durchführen einer Festkörperreaktion und das Ausbilden einer Silizidschicht mit niedrigem Widerstand enthalten.
  • Herkömmliche Herstellungsverfahren für integrierte Schaltungen, die das zuvor beschriebene SEG-Verfahren und eine Silizidschicht verwenden, werden im folgenden unter Bezugnahme auf 1 bis 3 beschrieben. 1 bis 3 sind Querschnittsansichten, die Verfahrensschritte bei der Herstellung von herkömmlichen integrierten Schaltungen darstellen. Wie in 1 dargestellt, wird ein Gate-Schichtmuster 20 auf einem Substrat 10 der integrierten Schaltung ausgebildet. Das Gate-Schichtmuster 20 enthält eine Gate-Isolationsschicht 12, Gate-Elektroden 14 und 16 und eine Deckschicht 18. Die Gate- Isolationsschicht 12 enthält z.B. ein Oxid und die Gate-Elektroden 14 und 16 enthalten z.B. Polysilizium und Wolframsilizid. Die Deckschicht 18 enthält zum Beispiel Nitrid.
  • Ein schwach dotierter Störstellenbereich 22 ist auf dem Substrat 10 der integrierten Schaltung derart ausgebildet, daß er mit dem Gate-Schichtmuster 20 ausgerichtet ist. Gate-Spacer 24 sind auf beiden Seitenwänden des Gate-Schichtmusters 20 ausgebildet. Die Gate-Spacer 24 sind durch anisotropes Ätzen einer Nitridschicht ausgebildet worden, die auf der Oberfläche des Substrats 10 der integrierten Schaltung ausgebildet ist.
  • Ein stark dotierter Störstellenbereich 26 ist auf dem Substrat 10 der integrierten Schaltung derart ausgebildet, daß er mit den Gate-Spacern 24 ausgerichtet ist. Demzufolge enthält der Source/Drain-Bereich sowohl den schwach dotierten Störstellenbereich 22 als auch den stark dotierten Störstellenbereich 26. Eine epitaktische Siliziumschicht 28 ist auf dem stark dotierten Störstellenbereich 26 des Source/Drain-Bereichs unter Verwendung des SEG-Verfahrens ausgebildet. Allgemein erzeugt die Verwendung des SEG-Verfahrens eine Struktur bzw. Facette (facet) 30, in welcher die epitaktische Siliziumschicht 28 dünner aufwächst als in anderen Teilen der Sperrschicht.
  • Wie in 2 dargestellt, wird die Metallschicht 32 auf der Oberfläche des Sub strats 10 der integrierten Schaltung mit den Gate-Spacern 24 und der epitaktischen Siliziumschicht 28 ausgebildet. Mit anderen Worten, die Metallschicht 32 wird auf den Gate-Spacer 24, der epitaktischen Siliziumschicht 28 und der Deckschicht 18 ausgebildet. Die Metallschicht ist aus einem Material, wie etwa Ti, Co, Ni ausgebildet.
  • Wie in 3 dargestellt, wird ein Silidations-Verfahren durchgeführt, bei welchem die epitaktische Siliziumschicht 28 und die Metallschicht 32 thermisch behandelt werden. Durch dieses Verfahren verwandelt sich die epitaktische Siliziumschicht 28, die auf dem stark dotierten Störstellenbereich 26 ausgebildet ist, in eine Silizidschicht 34, jedoch verwandelt sich die Metallschicht 32, die auf der Deckschicht 18 und den Spacern 24 ausgebildet ist, nicht in eine Silizidschicht. Die Metallschicht 32 wird mittels Durchführung eines Naßätzens entfernt.
  • Gemäß den herkömmlichen Herstellungsverfahren für integrierte Schaltungen, wie sie bezüglich der 1 bis 3 beschrieben worden sind, besitzt die epitaktische Siliziumschicht 28, die durch das SEG-Verfahren auf dem stark dotierten Störstellenbereich 26 aufgewachsen worden ist, typischerweise keine gleichförmige Dicke über den stark dotierten Störstellenbereich 26 aufgrund der Facette 30 in den Bereichen benachbart zu den Gate-Spacern 24. Demzufolge wird die Silizidschicht nahe an der Kante des stark dotierten Störstellenbereichs ausgebildet und erstreckt sich zu weit in den stark dotierten Störstellenbereich bzw. das Substrat unter einem dünnen Abschnitt der epitaktischen Siliziumschicht nahe dem Kantenbereich des Source/Drain-Bereichs. Dies kann bewirken, daß die Vorrichtung schwache Sperrschicht-Leckstromeigenschaften aufweis, da beispielsweise die Silizidschicht zu weit in das Substrat 10 eindringt und die Silizid-Sperrschicht (36 in 3) nicht gleichförmig sein kann.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung einer integrierten Schaltung mit verbessertem Sperrschicht-Leckstromverhalten anzugeben.
  • Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.
  • Die Unteransprüche 2 bis 11 weisen vorteilhafte Ausgestaltungen und Weiterbildungen des Verfahrens nach Anspruch 1 auf.
  • Obwohl die vorliegende Erfindung hauptsächlich in Bezug auf die Herstellungsverfahren für integrierte Schaltungen beschrieben worden ist, werden ebenso integrierte Schaltungen selbst vorgesehen.
  • Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitende Zeichnung, in welcher Ausführungsformen der Erfindung gezeigt werden, eingehend beschrieben.
  • 1 bis 3 sind Querschnittsansichten, die Verfahrensschritte bei der Herstellung von herkömmlichen integrierten Schaltungen darstellen;
  • 4 bis 11 sind Querschnittsansichten, die Verfahrensschritte bei der Herstellung von integrierten Schaltungen gemäß Ausführungsformen der vorliegenden Erfindung darstellen; und
  • 12 bis 20 sind Querschnittsansichten, die Verfahrensschritte bei der Herstellung von integrierten Schaltungen gemäß weiteren Ausführungsformen der vorliegenden Erfindung darstellen.
  • Detaillierte Beschreibung von Ausführungsformen der vorliegenden Erfindung
  • Wenn im folgenden eine Schicht als "auf" einer anderen Schicht bezeichnet wird, kann diese direkt auf einer anderen Schicht sein oder es können auch dazwischenliegende Schichten vorhanden sein. Wenn im Gegensatz dazu eine Schicht als "direkt auf" einer anderen Schicht bezeichnet wird, sind keine dazwischenliegenden Schichten vorhanden. In den verschiedenen Figuren der Zeichnung werden gleiche Elemente mit gleichen Bezugszeichen bezeichnet.
  • Ausührungsformen der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die 4 bis 20 beschrieben. Dem Prinzip der Erfindung folgend sehen die Ausführungsformen der vorliegenden Erfindung eine integrierte Schaltung mit einem Barrierenschicht-Spacer vor, der einen Auskragungsabschnitt enthält, der sich über ein Ende der Isolationsschicht hinaus erstreckt, wobei eine untere Oberfläche des Barrierenschicht-Spacers und ein Abschnitt der Source- und Drainbereiche freigelegt ist. Die Ausbildung dieses Auskragungsabschnitts kann die Ausbildung von Silizid in der Nähe einer Kante des Source/Drain-Bereichs verhindern, wie im folgenden erläutert.
  • Dem gemäß können integrierte Schaltungen gemäß Ausführungsformen der vorliegenden Erfindung integrierte Schaltungen mit verbesserten Sperrschicht-Leckstrom-Eigenschaften vorsehen.
  • 4 bis 11 sind Querschnittsansichten von integrierten Schaltungen gemäß Ausführungsformen der vorliegenden Erfindung bei Herstellungszwischenschritten gemäß Ausführungsformen der vorliegenden Erfindung. Gemäß 4 wird ein Gate-Schichtmuster 110 auf einem Substrat 100 der integrierten Schaltung ausgebildet. Das Gate-Schichtmuster 110 kann eine Gate-Isolationsschicht 102, Gate-Elektroden 104 und 106 und eine Deckschicht 108 enthalten. Die Gate-Isolationsschicht 102 kann z.B. ein Oxid und die Gate-Elektroden 104 und 106 können z.B. Polysilizium bzw. Wolframsilizid enthalten. Die Deckschicht 108 kann z.B. Nitrid enthalten. Obgleich die Ausführungsformen der vorliegenden Erfindung hierin bzgl. eines Gates mit einem Gate-Schichtmuster beschrieben sind, sind die Ausführungsformen nicht auf diesen Aufbau beschränkt. Es ist offensichtlich, dass andere herkömmliche Gates ebenso ausgebildet werden können, ohne von der Lehre der vorliegenden Erfindung abzuweichen.
  • Eine Isolationsschicht 112 kann auf der Oberfläche des Substrats 100 der integrierten Schaltung ausgebildet werden. Die Isolationsschicht 112 kann z.B. eine Oxidschicht sein. Bei diesen Ausführungsformen wird das Substrat 100 der integrierten Schaltung mit dem Gate-Schichtmuster 110 zum Ausbilden einer Oxidschicht oxidiert. Die Oxidschicht kann Beschädigungen während der Ausbildung des Gate-Schichtmusters 110 weitgehend verhindern. Während der Oxidation des Substrates 100 der integrierten Schaltung kann ebenso eine dünne Oxidschicht (nicht gezeigt) auf den Seitenwänden der Gate-Elektroden 104 und 106 ausgebildet werden.
  • Ein schwach dotierter Störstellenbereich 114 wird auf dem Substrat 100 der integrierten Schaltung derart ausgebildet, dass er mit dem Gate-Schichtmuster 110 ausgerichtet ist. Der schwach dotierte Störstellenbereich 114 kann ein Source/Drain-Bereich sein. Bei einem NMOS-Transistor kann der schwach dotierte Störstellenbereich ein N- Typ-Störstellenbereich sein und bei einem PMOS-Transistor kann er ein P-Typ-Störstellenbereich sein. Gate-Spacer 116 werden auf den Seitenwänden des Gate-Schichtmusters 110 ausgebildet. Die Gate-Spacer 116 werden z.B. durch anisotropes Ätzen nach der Ausbildung der Isolationsschicht 112 auf der Oberfläche des Substrats 100 der integrierten Schaltung ausgebildet. Es ist offensichtlich, dass andere herkömmliche Gate-Spacer ebenso ausgebildet werden können, ohne von der Lehre der vorliegenden Erfindung abzuweichen.
  • Gemäß 5 wird eine Barrierenschicht 118 und eine Opferschicht 120 auf der Oberfläche des Substrats 100 der integrierten Schaltung einschließlich des Gate-Schichtmusters 110 und der Gate-Spacer 116 ausgebildet. Mit anderen Worten, die Barrierenschicht 118 und die Opferschicht 120 werden aufeinanderfolgend auf der Oberfläche des Substrats 100 der integrierten Schaltung ausgebildet. Die Barrierenschicht 118 kann z.B. eine Nitridschicht sein und die Opferschicht 120 kann z.B. eine Oxidschicht sein. Die Opferschicht 120 wird zum Ausbilden eines Gate-Opfer-Spacers in einem späteren Verfahren geätzt. Die Dicke der Operschicht 120 kann die Größe des stark dotierten Störstellenbereichs in einem darauffolgenden Ionenimplantationsverfahren bestimmen.
  • Gemäß 6 wird auf der Barrierenschicht 118 ein Gate-Opfer-Spacer 120a auf dem oberen Teil des Gate-Spacers 116 durch z.B. anisotropes Ätzen der Opferschicht 120 ausgebildet. Mit anderen Worten, die Opferschicht 120 wird anisotrop geätzt und wird zu einem Gate-Opfer-Spacer 120a auf dem oberen Teil des Gate-Spacers 116.
  • Gemäß 7 wird ein Barrierenschichts-Spacer 118a durch z.B. Ätzen der Barrierenschicht 118 auf der Isolationsschicht 112 so ausgebildet, dass er mit dem Gate-Opfer-Spacer 120a ausgerichtet ist. Ein stark dotierter Störstellenbereich wird auf dem Substrat 100 der integrierten Schaltung z.B. durch eine Innenimplantation von Störstellen so ausgebildet, dass er mit dem Gate-Opfer-Spacer 120a und dem Barrierenschicht-Spacer 118a ausgerichtet ist. Der stark dotierte Störstellenbereich ist ein Ab schnitt des Source/Drain-bereichs, welcher bei einem NMOS-Transistor ein n-Störstellenbereich und bei einem PMOS-Transistor ein p-Störstellenbereich sein kann. Das hier verwendete „p" oder „n" betrifft Bereiche, die durch Ladungsträgerkonzentrationen definiert sind, die größer sind als die der benachbarten oder anderen Bereiche der gleichen oder einer anderen Schicht oder eines anderen Substrats. Folglich enthält der Source/Drain-bereich einen LDD-Aufbau (lightly doped drain structure), welcher aus einem schwach dotierten Störstellenbereich 114 (leicht dotierter Abschnitt) und einem stark dotieren Störstellenbereich (hoch dotierter Abschnitt) besteht. Bei bestimmten Ausführungsformen bilden die Source/Drain-bereiche einen LDD-Aufbau, jedoch sind die Ausführungsformen der vorliegenden Erfindung nicht auf diesen Aufbau beschränkt. Es ist ebenso möglich, einen Transistor auszubilden, ohne einen schwach dotierten Störstellenbereich 114 auszubilden.
  • Gemäß 8 wird der Gate-Opfer-Spacer 120a entfernt. Er kann z.B. durch Nassätzen oder durch Ausführen eines Reinigungsverfahrens zum Ausbilden einer epitaktischen Siliziumschicht entfernt werden. Während der Gate-Opfer-Spacer 120a entfernt wird, wird die auf dem Substrat 100 der integrierten Schaltung ausgebildete Isolationsschicht 112 bei dem unteren Teil des Gate-Opfer-Spacers 120a geätzt. Die Isolationsschicht 112 wird zum Ausbilden eines Isolationsschichtmusters 112a (Silizid-Barrierenschicht), die die untere Oberfläche des Barrierenschicht-Spacers 118a freiliegt, geätzt. Das Isolationsschichtmuster 112a kann z.B. ein Oxidschichtmuster sein. Das Ätzen der Isolationsschicht 112 kann ferner die Oberfläche des stark dotierten Störstellenbereichs 122 freilegen.
  • Demgemäß ragt, wie in 8 gezeigt, der untere Abschnitt des Barrierenschicht-Spacers 118a aus der Seite des Gate-Spacers 116 auf dem Isolationsschichtmuster 112a, welches sich unter dem Gate-Spacer 116 befindet. Überdies wird die untere Oberfläche des Barrierenschicht-Spacers 118a freigelegt, wodurch Übersprünge 124 ausgebildet werden. Mit anderen Worten, der Barrierenschicht-Spacer 118a wird auf dem Gate-Schichtmuster 110 und dem Gate-Spacer 116 ausgebildet und weist Vorsprünge 124 auf, die aus dem unteren Abschnitt des Gate-Spacers 116 in der Planar- bzw. Ebenenrichtung des Substrats 100 der integrierten Schaltung herausragen. Die Übersprünge 124 des Barrierenschicht-Spacers 118a sind ein Auskragungsabschnitt des Barrierenschicht-Spacers 118a. Das Vorhandensein der Vorsprünge 124 bzw. des Auskragungsabschnitts kann die Wahrscheinlichkeit verringern, dass die Silizidschicht sich zu nahe an dem Rand des stark dotierten Störstellenbereichs 122 unterhalb des Gate-Spacers 116 und/oder zu tief in das Substrat 100 hin ausbildet, und kann die Wahrscheinlichkeit zum Vorsehen einer gleichförmigen Sperrschicht in einem darauffolgenden Verfahren erhöhen.
  • Gemäß 9 wird eine epitaktische Siliziumschicht 126 auf dem freigelegten stark dotierten Störstellenbereich 122 unter Verwendung z.B. einer selektiven Epitaxie (SEG-Verfahren) ausgebildet. Die epitaktische Siliziumschicht 126 kann so ausgebildet sein, dass sie ausreichend dick ist, um die Vorsprünge 124 im wesentlichen zu bedecken. Wie dargestellt, bildet die epitaktische Siliziumschicht 126 eine Facette in Richtung der Kante des Gate-Spacers 116 aus.
  • Gemäß 10 wird eine Metallschicht 128 auf der Oberfläche des Substrats 100 der integrierten Schaltung mit dem Barrierenschicht-Spacer 118a ausgebildet. Die Metallschicht 128 wird auf dem Barrierenschicht-Spacer 118a und der epitaktischen Siliziumschicht 126 ausgebildet. Die Metallschicht 128 kann Co, Ni, Ti sein.
  • Gemäß 11 wird ein Silidationsverfahren durch z.B. eine thermische Behandlung der Metallschicht 128 durchgeführt. Die epitaktische Siliziumschicht 126, die auf dem stark dotierten Störstellenbereich 122 ausgebildet ist, verwandelt sich in eine Silizidschicht 130. Während des Silidationsverfahrens verringern die Vorsprünge 124 die Wahrscheinlichkeit, dass die Silizidschicht 130 sich zu nahe an dem Rand des stark dotierten Störstellenbereichs 122 unter dem Gate-Spacer 116 und/oder zu tief in das Substrat 100 der integrierten Schaltung ausgebildet, was eine gleichmäßige Silizidsperrschicht 132 vorsehen kann. Bei einigen Ausführungsformen, bei denen die Metallschicht 128 dünn ist, wird lediglich ein Teil der epitaktischen Siliziumschicht 126 die Siliziumschicht 130 bei dem Silidationsverfahren ausbilden. Die Metallschicht 128, die auf dem Barrierenschicht-Spacer 118a ausgebildet ist, verwandelt sich nicht in eine Silizidschicht und kann daher durch ein Nassätzen in einem darauf folgenden Verfahren entfernt werden.
  • Wie in 11 dargestellt, kann sich eine Grenze zwischen dem schwach dotierten Störstellenbereich 114 und dem stark dotierten Störstellenbereich 122 zwischen der Außenoberfläche und der Innenoberfläche des Spacers 116 befinden, die die Seitenwand kontaktiert. Wie ferner in 11 dargestellt, erstreckt sich ein Ende des Isolationsschichtmusters 112a (Silizidbarrierenschicht) weg von dem Gate 110 über die Grenze zwischen dem schwach dotierten Störstellenbereich 114 und dem stark dotierten Störstellenbereich 122 der Source- und/oder Drain-Bereiche hinaus. Der Auskragungsabschnitt des Barrierenschicht-Spacers 118a ist auf dem Isolationsschichtmuster 112a derart angeordnet, dass die untere Oberfläche des Auskragungsabschnitts des Barrierenschicht-Spacers 118a, die dem Substrat 100 gegenüberliegt, freigelegt wird.
  • Eine Silizidschicht 130 wird auf dem stark dotierten Störstellenbereich 122 ausgebildet, wobei sie sich in den stark dotierten Störstellenbereich 122 hinein erstreckt. Das Vorhandensein des Isolationsschichtmusters 112a und des Barrierenschicht-Spacers 118a können eine Silizidschicht 130 vorsehen, die sich nicht in Richtung des Gates 110 über die Grenze zwischen dem schwach dotierten Störstellenbereich 114a und dem stark dotierten Störstellenbereich 122 hinaus erstreckt, wie in 11 dargestellt. Überdies erstreckt sich die Silizidschicht 130 auch nicht tiefer in das Substrat als der schwach dotierte Störstellenbereich 114. Demgemäß kann gemäß den Ausführungsformen der vorliegenden Erfindung eine Silizidschicht 130 ausgebildet werden, die sich nicht zu nahe an die Grenze zwischen den schwach dotierten Störstellenbereich 114 und dem stark dotierten Störstellenbereich 122 oder zu tief in das Substrat 100 erstreckt. Überdies kann eine Silizidschicht 130 mit einer gleichförmigen Sperrschicht in den Source- und Drain-Bereichen vorgesehen werden.
  • Weitere Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die 12 bis 20 beschrieben. 12 bis 20 sind Querschnittsansichten von integrierten Schaltungen gemäß weiteren Ausführungsformen der vorliegenden Erfindung bei Herstellungszwischenschritten gemäß weiteren Ausführungsformen der vorliegenden Erfindung. Gemäß 12 wird ein Substrat 200 der integrierten Schaltung in einen ersten und einen zweiten Bereich aufgeteilt. Der erste Bereich kann ein Zellbereich sein, in dem Speicherzellen für z.B. einen dynamischen Schreib-Lese-Speicher (DRAM) ausgebildet sind. Der zweite Bereich ist ein Kern/Rand-Schaltungsbereich (core/peripheral circuit region). Der Zellbereich kann ein NMOS-Transistor und der Kern/Rand-Schaltungsbereich kann ein NMOS-Transistor und/oder ein PMOS-Transistor sein. Mit anderen Worten, entweder ein NMOS-Transistor oder ein PMOS-Transtistor oder beide können in dem Kern/Rand-Schaltungsbereich ausgebildet sein.
  • Wie in 12 dargestellt, sind Gate-Schichtmuster 210 auf dem Substrat 200 der integrierten Schaltung ausgebildet, welches in einen Zellbereich und einen Kern/Rand-Bereich aufgeteilt ist. Die Gate-Schichtmuster 210 sind aus einer Gate-Isolationsschicht 202, Gate-Elektroden 204 und 206 und einer Deckschicht 208 aufgebaut. Die Gate-Isolationsschicht 202 kann z.B. ein Oxid und die Gate-Elektroden 204 und 206 können z.B. Polysilizium 204 bzw. Wolframsilizid 206 enthalten. Die Deckschicht 208 kann z.B. Nitrid enthalten. Obgleich die Ausführungsformen der vorliegenden Erfindung hierin in Bezug auf Gates mit Gate-Schichtmustern beschrieben werden, sind die Ausführungsformen der vorliegenden Erfindung nicht auf diesen Aufbau beschränkt. Andere her kömmliche Gates können verwendet werden, ohne von der Lehre der vorliegenden Erfindung abzuweichen.
  • Eine Isolationsschicht 212 kann auf der Oberfläche des Substrats 200 der integrierten Schaltung ausgebildet werden. Die Isolationsschicht 212 kann z.B. eine Oxidschicht sein. Bei diesen Ausführungsformen wird die Oxidschicht durch Oxidation des Substrats 200 der integrierten Schaltung mit den Gate-Schichtmustern 210 ausgebildet. Die Isolationsschicht 212 kann die Beschädigung aufgrund eines Ätzens verringern. Während der Oxidation des Substrats 200 der integrierten Schaltung kann ebenso eine dünne Oxidschicht (nicht gezeigt) auf beiden Seitenwänden der Gate-Elektroden 204 und 206 ausgebildet werden, jedoch ist dies der Übersichtlichkeit halber in den Zeichnungen nicht dargestellt.
  • Schwach dotierte Störstellenbereiche 214 werden auf dem Substrat 200 der integrierten Schaltung, das den Zellbereich und den Kern/Rand-Schaltungsbereich aufweist, so ausgebildet, dass sie mit den Gate-Schichtmustern 110 ausgerichtet sind. Die schwach dotierten Störstellenbereiche 214 können ein Source/Drain-Bereich sein. Die schwach dotierten Störstellenbereiche 214 können als ein N-Typ-Störstellenbereich in dem Zellbereich ausgebildet sein. In dem Kern/Rand-Schaltungsbereich können die schwach dotierten Störstellenbereiche 214 im Fall eines NMOS-Transistors als ein N-Typ-Störstellenbereich und im Fall eines PMOS-Transistors als ein P-Typ-Störstellenbereich ausgebildet sein.
  • Gate-Spacer 216 sind auf beiden Seitenwänden der Gate-Schichtmuster 210 in dem Zellbereich und dem Kern/Rand-Schaltungsbereich ausgebildet. Die Gate-Spacer 216 werden z.B. durch anisotopes Ätzen ausgebildet, nachdem eine Nitridschicht auf der Oberfläche des Substrats 200 der integrierten Schaltung mit dem Gate-Schichtmustern 210 ausgebildet worden ist. Es ist offensichtlich, dass andere herkömmliche Gate-Spacer ausgebildet werden können, ohne von der Lehre der vorliegenden Erfindung abzuweichen.
  • Gemäß 13, werden eine Barrierenschicht 218 und eine Opferschicht 220 auf der Oberfläche des Substrats 200 der integrierten Schaltung mit den Gate-Schichtmustern 210 und den Gate-Spacern 216 ausgebildet. Mit anderen Worten, die Barrierenschicht 218 und die Opferschicht 220 werden auf der Oberfläche des Substrats 200 der integrierten Schaltung, das den Zellbereich und den Kern/Rand-Schaltungsbereich aufweist, ausgebildet. Die Barrierenschicht 218 kann z.B. eine Nitridschicht und die Opferschicht kann z.B. eine Oxidschicht sein. Die Barrierenschicht 218, die in dem Zellbereich ausgebildet ist, kann als eine Ätzstoppschicht in einem darauffolgenden selbstausrichtenden Kontaktverfahren dienen, und die Dicke der Opferschicht 220, die in dem Kern/Rand-Schaltungsbereich ausgebildet ist, kann zum Bestimmen der Größe des stark dotierten Störstellenbereichs in einem darauffolgenden Ionenimplantationsverfahren beitragen.
  • Gemäß 14 werden Gate-Opfer-Spacer 220a auf der Barrierenschicht 218 auf dem oberen Teil des Gate-Spacers 216 durch z.B. anisotopes Ätzen der Opferschicht 220 ausgebildet. Demgemäß werden die Gate-Spacer 216, die Barrierenschicht 218 und die Gate-Opfer-Spacer 220a auf den Seitenwänden der Gate-Schichtmuster 210 in den Zell- und Kern/Rand-Schaltungsbereichen aufeinanderfolgend ausgebildet.
  • Gemäß 15, wird ein Photoresistmuster 222 zum Bedecken des Zellbereichs und zum Ausbilden eines stark dotierten Störstellenbereichs in dem Kern/Rand-Schaltungsbereich in einem darauffolgenden Verfahren ausgebildet. Das Photoresistmsuter 222 wird z.B. unter Verwendung eines herkömmlichen Photolithographieverfahrens ausgebildet.
  • Gemäß 16 werden Barrierenschicht-Spacer 218a durch z.B. anisotopes Ätzen der Barrierenschicht 218, die auf der Isolationsschicht 212 des Kern/Rand-Schaltungsbereichs ausgebildet sind, so ausgebildet, dass sie mit den Gate-Opfer-Spacern 220a ausgerichtet sind. Die Isolationsschicht 212 verbleibt auf dem Substrat 200 der integrierten Schaltung auf beiden Seiten der Gate-Opfer-Spacer 216 in dem Kern/Rand-Schaltungsbereich.
  • Ein stark dotierter Störstellenbereich 224 wird z.B. durch Implantieren von Störstellen derart ausgebildet, dass er mit dem Barrierenschicht-Spacer 218a und den Gate-Opfer-Spacern 220a in dem Kern/Rand-Schaltungsbereich ausgerichtet ist, wobei das Photoresistmuster 222 des Zellbereichs als Ionenimplantationsmaske verwendet wird. Wie zuvor beschrieben, kann der stark dotierte Störstellenbereich 224 als ein n+-Störstellenbereich oder ein p+-Störstellenbereich ausgebildet werden. Folglich wird ein Source/Drain-Bereich mit einem LDD-Aufbau bestehend aus dem schwach dotierten Störstellenbereich 214 (leicht dotierter Störstellenbereich) und dem stark dotierten Stör stellenbereich 224 (hoch dotierter Abschnitt) in dem Kern/Rand-Schaltungsbereich ausgebildet. Es ist offensichtlich, dass obgleich der Source/Drain-Bereich mit einem LDD-Aufbau in dem Kern/Rand-Schaltungsbereich bei der dargestellten Ausführungsform ausgebildet ist, der Transistor auch ohne ein Ausbilden eines schwach dotierten Störstellenbereichs 214 ausgebildet werden kann.
  • Gemäß 17, wird der Gate-Opfer-Spacer 220a in dem Kern/Rand-Schaltungsbereich entfernt. Er wird z.B. durch ein Nassätzen oder unter Verwendung eines darauf folgenden Reinigungsverfahrens zum Ausbilden einer epitaktischen Siliziumschicht entfernt. Wenn die Gate-Opfer-Spacer 220a in dem Kern/Rand-Schaltungsbereich entfernt werden, wird die Isolationsschicht 220, die auf dem Substrat 200 der integrierten Schaltung ausgebildet ist, geätzt, wodurch ein Isolationsschichtmuster 212a (Silizidbarrierenschicht) ausgebildet wird, da die untere Oberfläche der Barrierenschicht-Spacer 218a frei liegt. Die Oberfläche des stark dotierten Störstellenbereichs 224 wird in dem Kern/Rand-Schaltungsbereich freigelegt.
  • Demgemäß ragt der untere Teil des Barrierenschicht-Spacers 218a aus der Seitenoberfläche des Gate-Spacers 216 auf der Isolationsschicht 212a, welches sich unterhalb der beiden Gate-Spacer 216 befindet, und bildet Übersprünge 226 aus, die die untere Oberfläche des Barrierenschichtmusters 118a frei liegt. Mit anderen Worten, der Barrierenschicht-Spacer 218a wird auf dem Gateschichtmuster 210 und den Gate-Spacern 216 ausgebildet und weist Vorsprünge 226 auf, die in der Planar-, d.h. Ebenenrichtung des Substrats 200 der integrierten Schaltung hervorragen. Die Vorsprünge 226 der Barrierenschicht-Spacer 218a sind ein Auskragungsabschnitt des Barrierenschicht-Spacers 218a. Das Vorhandensein der Vorsprünge kann die Wahrscheinlichkeit verringern, dass eine Silizidschicht sich zu nahe an den Rand des stark dotierten Störstellenbereichs unterhalb des Gate-Spacers 216 und/oder zu tief in das Substrat erstreckt und kann die Wahrscheinlichkeit erhöhen, dass die Silizidsperrschicht gleichförmig sein wird.
  • Das Photoresistmuster 222, welches als eine Ionenimplantationsmaske verwendet wird, wird entfernt und die Gate-Opfer-Spacer 220a in dem Zellbereich werden durch Nassätzen entfernt. In dem Zellbereich wird die gesamte Oberfläche des Substrats 200 der integrierten Schaltung mit der Barrierenschicht 218 bedeckt. Mit den Barrierenschichten 218, die zwischen den Gate-Schichtmustern 210 ausgebildet sind, weist die integrierte Schaltung hervorragende Abschäleigenschaften in einem darauffolgenden Verfahren zum Ausbilden einer Zwischenisolationsschicht auf. In dem Kern/Rand-Schaltungsbereich werden Barrierenschicht-Spacer 218a mit Vorsprüngen 226 auf den Gate-Spacern ausgebildet und der stark dotierte Störstellenbereich 224 wird freigelegt.
  • Gemäß 18 wird eine epitaktische Siliziumschicht 228 auf dem stark dotierten Störstellenbereich 224, der in dem Kern/Rand-Schaltungsbereich freigelegt ist, unter Verwendung des SEG-Verfahrens selektiv ausgebildet. Die epitaktische Siliziumschicht 228 wird zum Bedecken der Vorsprünge 226 ausreichend dick ausgebildet. Die epitaktische Siliziumschicht 228 wird in dem Kern/Rand-Schaltungsbereich ausgebildet, jedoch nicht in dem Zellbereich, da der Zellbereich mit der Barrierenschicht 218 bedeckt ist. Die epitaktische Siliziumschicht 228 bildet eine Facette in Richtung des Randes des Gate-Spacers 216 aus.
  • Gemäß 19, wird eine Metalllschicht 230 auf der Oberfläche in den Zell- und den Kern/Rand-Schaltungsbereichen ausgebildet. Die Metallschicht 230 wird auf der Barrierenschicht 218 in dem Zellbereich und auf dem Barrierenschicht-Spacer 218 und der epitaktischen Siliziumschicht 228 in dem Kern/Rand-Schaltungsbereich ausgebildet. Die Metallschicht 230 kann z.B. aus Co, Ni, Ti ausgebildet sein.
  • Gemäß 20, wird ein Silidationsverfahren durch z.B. ein thermisches Behandeln der Metallschicht 230, die auf den Zell- und Kern/Rand-Schaltungsbereichen ausgebildet ist, durchgeführt. Die epitaktische Siliziumschicht 228, die auf dem stark dotierten Störstellenbereich 224 des Kern/Rand-Schaltungsbereichs ausgebildet ist, verwandelt sich in eine Silizidschicht 234. Während der Silidation kann das Vorhandensein der Vorsprünge 226 die Wahrscheinlichkeit verringern, dass die Silizidschicht 232 sich zu nahe zu dem Rand des stark dotierten Störstellenbereichs unterhalb des Gate-Spacers 216 und/oder zu tief in das Substrat erstreckt, und somit kann die Silizidsperrschicht gleichförmig ausgebildet sein. Bei einigen Ausführungsformen der vorliegenden Erfindung wird lediglich ein Teil der epitaktischen Siliziumschicht 228 sich in eine Silizidschicht bei dem Silidationsverfahren verwandeln, falls die Metallschicht 230 dünn ist.
  • Die Metallschicht 230, welche auf der Barrierenschicht 218 und dem Barrierenschicht-Spacer 218a in dem Zell- und Kern/Rand-Schaltungsbereich ausgebildet ist, kann sich nicht in eine Silizidschicht verwandeln. Die Metallschicht 230, die keine Silizidschicht ausbildet, kann durch ein Nachätzen in einem darauffolgenden Verfahren entfernt werden. Wie voranstehend gezeigt, können die Ausführungsformen der vorliegenden Erfindung die epitaktische Siliziumschicht 228 und eine Silizidschicht 234 in dem Kern/Rand-Schaltungsbereich selektiv ausbilden, nicht jedoch in dem Zellbereich, ohne dabei die Anzahl der benötigten Fotomasken zu erhöhen.
  • Wie vorangehend in Bezug auf 4 bis 20 beschrieben, können die Ausführungsformen der vorliegenden Erfindung integrierte Schaltungen vorsehen, die einen Barrierenschicht-Spacer aufweisen, der sich über ein Ende der Oxidschicht hinaus erstreckt und einen Teil der Source- und Drain-Bereiche freilegt (Vorsprünge). Die Ausbildung dieser Vorsprünge kann die Ausbildung eines Silizids nahe dem Rand des Source/Drain-Bereichs verhindern, wie bereits erläutert. Demgemäß können integrierte Schaltungen gemäß Ausführungsformen der vorliegenden Erfindung Schaltungen mit verbesserten Sperrschicht-Leckstrom-Eigenschaften vorsehen.
  • Wenn überdies die Ausführungsformen der vorliegenden Erfindung auf eine DRAM-Vorrichtung angewendet werden, kann eine epitaktische Siliziumschicht und eine Silizidschicht in dem Kern/Rand-Schaltungsbereich, jedoch nicht in dem Zellbereich, selektiv ausgebildet werden, ohne dabei die Anzahl an benötigten Fotomasken zu erhöhen.

Claims (11)

  1. Verfahren zum Herstellen einer integrierten Schaltung aufweisend: Ausbilden eines Gates (110) auf einem Substrat (100) der integrierten Schaltung, wobei das Gate (110) Seitenwände aufweist; Ausbilden von Source- und Drain-Bereichen (114, 122) auf dem Substrat (100) der integrierten Schaltung; Ausbilden einer Isolationsschicht (112) auf einem Abschnitt des Substrats (100) der integrierten Schaltung; Ausbilden eines Barrierenschicht-Spacers (118a) auf den Seitenwänden des Gates (110) und der Isolationsschicht (112); Entfernen eines Abschnitts der Isolationsschicht (112) unterhalb des Barrierenschicht-Spacers (118a) derart, daß sich das untere Ende des Barrierenschicht-Spacer (118a) über ein Ende der verbliebenen Isolationsschicht (112a) hinaus erstreckt und eine untere Oberfläche des Barrierenschicht-Spacers (118a) und einen Abschnitt der Source- und Drain-Bereiche (114, 122) freilegt; Ausbilden einer Silizidschicht (130) auf den freigelegten Abschnitten der Source und Drain-Bereiche (114, 122) und auf einem Abschnitt einer oberen Flache des Barriereschicht-Spacers (118a), der sich über das Ende der Isolierschicht (112) erstreckt.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der Silizidschicht (130) ferner ein Ausbilden einer Silizidschicht (126) aufweist, die sich in die Source- und Drain-Bereiche (114, 122) hinein erstreckt und eine zu den Source- und Drain Bereichen (114, 122) planare Sperrschicht ausbildet.
  3. Verfahren nach Anspruch 1, wobei das Ausbilden der Source- und Drain-Bereiche (114, 122) aufweist: Ausbilden eines leicht dotierten Ladungsträgertypbereichs (114) auf beiden Seiten des Gates (110), der die Source- und Drain-Bereiche (114, 122) definiert; und Implantieren von Ionen in die leicht dotierten Source- und Drain-Bereiche (114, 122), um stark dotierte Abschnitte der Source- und Drain-Bereiche vorzusehen.
  4. Verfahren nach Anspruch 3, wobei das Ausbilden einer Silizidschicht (130) ferner ein Ausbilden einer Silizidschicht (126) aufweist, die sich in den stark dotierten Abschnitt der Source- und Drain-Bereiche (114, 122) hinein erstreckt, ohne sich in den leicht dotierten Abschnitt (114) der Source- und Drain-Bereiche zu erstrecken.
  5. Verfahren nach Anspruch 1, wobei das Ausbilden des Gates (110) aufweist: Ausbilden eines Gate-Schichtmusters (102, 104, 106, 108), das eine Gate-Isolationsschicht (102) auf dem Substrat (100) der integrierten Schaltung, eine erste Gate-Elektrode (104) auf der Isolationsschicht (102), eine zweite Gate-Elektrode (106) auf der ersten Gate-Elektrode (104) und eine Deckschicht (108) auf der zweiten Gate-Elektrode (106) enthält.
  6. Verfahren nach Anspruch 1, wobei das Ausbilden des Barrierenschicht-Spacers (118a) ferner aufweist: Ausbilden von Spacern (116) auf den Seitenwänden des Gates (110); Ausbilden einer Barrierenschicht (118) auf den Spacern (116), dem Gate (110) und der Isolationsschicht (112); Ausbilden einer Opferschicht (120) auf der Barrierenschicht (118); Entfernen eines Abschnitts der Opferschicht (120), der einen Abschnitt der Barrierenschicht (118) freilegt, um einen Gate-Opfer-Spacer (120a) vorzusehen; und Entfernen des freigelegten Abschnitts der Barrierenschicht (118), um den Barrierenschicht-Spacer (118a) vorzusehen und einen Abschnitt der Source- und Drain-Bereiche (114, 122) freizulegen.
  7. Verfahren nach Anspruch 6, wobei das Ausbilden der Silizidschicht (130) aufweist: Ausbilden einer epitaktischen Siliziumschicht (126) auf dem freigelegten Abschnitt der Source- und Drain-Bereiche (114, 122) und dem Barrierenschicht-Spacer (118a); Ausbilden einer Metallschicht (128) auf der epitaktischen Siliziumschicht (126) und dem Barrierenschicht-Spacer (118a); und Thermisches Behandeln der Metallschicht (128), um eine Silizidschicht (130) vorzusehen.
  8. Verfahren nach Anspruch 1, wobei die integrierte Schaltung einen dynamischen Schreib-Lese-Speicher (DRAN) aufweist.
  9. Verfahren nach Anspruch 1, mit, den folgenden Schritten: Ausbilden des Barrierenschicht-Spacers (118a) auf den Seitenwänden des Gates (110) in solcher Weise, dass der Barrierenschicht-Spacer (118a) einen Auskragungsabschnitt aufweist, der sich von den Seitenwänden des Gates (110) weg erstreckt und eine untere Oberfläche des Barrierenschicht-Spacers (118a) freilegt, die dem Substrat (100) der integrierten Schaltung gegenüberliegt.
  10. Verfahren nach Anspruch 9, das ferner ein Ausbilden einer Silizidschicht (130) unterhalb des Auskragungsabschnitts des Barrierenschicht-Spacers (118a) aufweist, die die freigelegte untere Oberfläche des Barrierenschicht-Spacers (118a) kontaktiert.
  11. Verfahren nach Anspruch 10, wobei das Ausbilden der Silizidschicht (130) ferner ein Ausbilden der Silizidschicht auf einer oberen Oberfläche des Auskragungsabschnitts des Barrierenschicht-Spacers (118a), die der unteren Oberfläche gegenüberliegt, aufweist.
DE10321457A 2002-05-15 2003-05-13 Verfahren zur Herstellung integrierter Schaltungen mit gleichförmigen Silizidsperrschichten Expired - Lifetime DE10321457B4 (de)

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