DE10261404B4 - Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents
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Abstract
Verfahren zum Herstellen eines Halbleiterbauelements, das die folgenden Schritte umfasst:
ein Oxid wird auf einem Halbleitersubstrat (10) thermisch gewachsen, um eine Isolierschicht (20) auszubilden;
eine Nitrid-Schicht (30) wird auf der thermisch gewachsenen Isolierschicht (20) ausgebildet;
auf der Nitrid-Schicht (30) wird ein erstes Maskenmuster ausgebildet, um ein erstes Kontaktloch (45) auszubilden;
es wird ein Trockenätzprozess durchgeführt, wobei das erste Maskenmuster verwendet wird, um einen freigelegten Teil der Nitrid-Schicht (30) vollständig und die thermisch gewachsene Isolierschicht (20) teilweise zu entfernen, so dass ein Teil der thermisch gewachsenen Isolierschicht (20) mit einer vorbestimmten Dicke in dem ersten Kontaktloch (45) verbleibt;
es wird ein Feuchtätzprozess durchgeführt, um den Teil der thermisch gewachsenen Isolierschicht selektiv zu entfernen, der in dem ersten Kontaktloch (45) verblieben ist, und simultan einen Teil der thermisch gewachsenen Isolierschicht, der unterhalb der Nitrid-Schicht (30) positioniert ist, zu entfernen;
die Innenseite des ersten Kontaktloches (45), aus...
ein Oxid wird auf einem Halbleitersubstrat (10) thermisch gewachsen, um eine Isolierschicht (20) auszubilden;
eine Nitrid-Schicht (30) wird auf der thermisch gewachsenen Isolierschicht (20) ausgebildet;
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Description
- Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements bzw. einer Halbleitervorrichtung und genauer ein Verfahren zum Herstellen eines Halbleiterbauelements mit einem Transistor vom Zylindertyp („cylinder type” Transistor).
- Es ist in der Fachwelt allgemein bekannt, dass ein Transistor, insbesondere ein MOS-Transistor im allgemeinen zu einer Kategorie eines Feldeffekttransistors (FET) mit isoliertem Gate gehört und Elektronen verwendet, die auf der Oberfläche eines Siliziumsubstrats als elektrische Ströme induziert sind, das einem metallischen (typischerweise Polysilizium) Gatematerial in der Struktur eines MOS(Metall-Oxid-Halbleiters)-Kondensators gegenüberliegt. In einem derartigen Fall wird, wenn der Träger ein Elektron ist, er ein N-Kanal genannt, und wenn der Träger ein Loch ist, wird er ein P-Kanal genannt.
- Der MOS-Transistor ist im allgemeinen ein Majoritätsträger-Bauelement und er hat eine gute Charakteristik, was seine Hochfrequenz-Auslösung bzw. -Schaltcharakteristik angeht und hat Vorteile dahingehend, dass ein Treiben leicht ist und der Schaltungsaufbau aufgrund der elektrischen Isolierung eines Gates durch eine Isolierschicht vereinfacht werden kann, wie zum Beispiel eine Gate-Oxidschicht.
- Gemäß einem Verfahren zum Herstellen eines Transistors in einem Prozess zum Herstellen eines Halbleiterbauelements in Übereinstimmung mit einer herkömmlichen Technik, wie in
1 gezeigt ist, ist eine Gate-Oxidschicht auf einem Halbleiterbauelement ausgebildet, wobei eine Feldoxidschicht ausgebildet worden ist, und eine Gateelektrode4 ist auf einem gewünschten Teil der Gate-Oxidschicht3 ausgebildet. - Dann werden Störstellen niedriger Konzentration in das Halbleitersubstrat implantiert, indem die Gateelektrode
4 als eine Ionenimplantationsmaske verwendet wird, wobei dadurch ein Bereich5 mit Störstellen niedriger Konzentration ausgebildet wird. Als nächstes wird ein Abstandshalter so ausgebildet, dass eine Isolierschicht an beiden Seiten der Gateelektrode4 durch einen unstrukturierten (ungemusterten) bzw. „blanket”-Ätzprozess verbleibt. Darauffolgend wird ein Source/Drain-Bereich durch Implantieren von Störstellen hoher Konzentration in das freigelegte Substrat ausgebildet, wobei die Gateelektrode4 und der Abstandshalter6 als Ionenimplantationsmasken verwendet werden, wobei dadurch der Transistor hergestellt wird. - Jedoch treten bei dem Herstellungsverfahren eines Halbleiterbauelements in Übereinstimmung mit herkömmlicher Technik einige Probleme auf, die im folgenden erläutert werden.
- Bei der herkömmlichen Technik haben sich die Produktionskosten erhöht, weil der Herstellungsprozess des Transistors mit der Zunahme des Integrationsgrades kompliziert geworden ist. Ebenso haben sich bezüglich des Halbleiterbauelements die Sperrschichtkapazität und die Sperrschichtleckströme erhöht und es wurde schwierig, die Halbleiterbauelemente zu isolieren.
- Aufgabe der Erfindung ist es, ein Verfahren zum Herstellen eines hochintegrierten Halbleiterbauelements bereit zu stellen, bei dem ein vertikaler Transistor vom Zylindertyp innerhalb einer epitaxialen Siliziumschicht eines Zylindertyps ausgebildet worden ist.
- Vorstehende Aufgabe wird durch den Gegenstand des Anspruches 1 gelöst. Eine vorteilhafte Weiterbildung geht aus dem Unteranspruch hervor.
- Es wird ein Verfahren bereitgestellt, um ein Halbleiterbauelement herzustellen, wobei das Verfahre nach dem Prinzip der Erfindung die folgenden Schritte umfasst:
Eine Isolierschicht und eine Nitridschicht werden sequenziell auf einem Halbleitersubstrat ausgebildet; selektiv werden die Isolierschicht und die Nitridschicht ausgebildet, wobei dies zu der Ausbildung eines ersten Kontaktlochs führt; eine Siliziumschicht wird in dem ersten Kontaktloch ausgebildet, und zwar nachdem ein Teil der Isolierschicht an den Seitenwänden des ersten Kontaktlochs entfernt worden ist; ein Graben wird durch selektives Entfernen der Siliziumschicht ausgebildet; ein Source-Bereich wird in dem Halbleitersubstrat ausgebildet und ein Drain-Bereich wird auf einem oberen Bereich des Grabens ausgebildet, und zwar nach dem Entfernen der Nitrid-Schicht; eine Gateoxid-Schicht und Gates werden sequenziell an den Seitenwänden des Grabens ausgebildet; eine Planarisierungs- bzw. Glättungsschicht wird auf der sich ergebenden Struktur ausgebildet, um den Graben zu füllen; ein zweites Kontaktloch wird ausgebildet, das das Gate, den Drain-Bereich und den Source-Bereich freilegt, und zwar durch selektives Strukturieren der sich ergebenden Struktur; und Plugs werden in dem freigelegten zweiten Kontaktloch ausgebildet. - Die obige Aufgabe und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung klar, wenn sie in Verbindung mit den Zeichnungen gelesen wird, für die jeweils gilt:
-
1 ist eine Querschnittsansicht zum Erläutern eines Verfahrens zum Herstellen eines Halbleiterbauelements in Übereinstimmung mit der herkömmlichen Technik -
2a bis2e sind Querschnittsansichten, um jeden Schritt eines Verfahrens zu zeigen, um ein Halbleiterbauelement in Übereinstimmung mit der vorliegenden Erfindung herzustellen. -
3 ist eine Draufsicht, die das Verfahren zum Herstellen eines Halbleiterbauelements in Übereinstimmung mit der vorliegenden Erfindung zeigt. - Im Folgenden wird eine bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Bei der folgenden Beschreibung und bei den Zeichnungen werden dieselben Bezugszeichen verwendet, um dieselben oder ähnliche Bestandteile zu bezeichnen und entsprechend wird die Wiederholung derselben oder gleicher Bestandteile bzw. Komponenten weggelassen.
-
2a bis2e sind Querschnittsansichten, um jeden Schritt eines Verfahrens zum Herstellen eines Halbleiterbauelements in Übereinstimmung mit der vorliegenden Erfindung zu erläutern, und3 ist eine Draufsicht, die das Herstellungsverfahren zum Herstellen eines Halbleiterbauelements in Übereinstimmung mit der vorliegenden Erfindung zeigt. - Gemäß dem Verfahren zum Herstellen eines Halbleiterbauelements der vorliegenden Erfindung wird, wie in
2a gezeigt ist, eine Isolierschicht20 , die aus einer Oxidschicht hergestellt wird, thermisch bis zu einer Dicke D mit einigen hundert nm (einigen Tausend Å) auf einem Halbleitersubstrat10 gewachsen, das aus einem Halbleitermaterial wie zum Beispiel Silizium (Si) durch einen Feuchtoxidationsprozess hergestellt ist. - Dann wird eine Nitrid-Schicht
30 auf der thermisch gewachsenen Isolierschicht20 abgeschieden und ein Maskenmuster bzw. eine Maskenstruktur wird auf der Nitrid-Schicht30 ausgebildet, dann werden die Nitrid-Schicht30 und die Isolierschicht20 selektiv durch einen Trockenätzprozess entfernt, wobei das Maskenmuster verwendet wird. - Dementsprechend wird ein erstes Kontaktloch
45 auf dem Halbleitersubstrat10 ausgebildet und die Isolierschicht20 wird gesteuert, um in dem ersten Kontaktloch45 zu verbleiben, und zwar auf eine Dicke d mit einigen nm oder zig nm (oder einigen hundert von Å) und zwar während des Trockenätzprozesses. Dies liegt daran, dass, falls die Oberfläche des Halbleitersubstrats10 während des Trockenätzprozesses freigelegt worden ist, die freigelegte Oberfläche als eine Defekt- bzw. Störstellenquelle dient. - Nimmt man Bezug auf die
2b , so wird ein Teil der Isolierschicht20 , der in dem ersten Kontaktloch45 verblieben ist, durch einen Feuchtätzprozess entfernt, und simultan wird ein Teil der Isolierschicht20 , der unterhalb der Nitrid-Schicht30 positioniert ist, entfernt. - Dann wird eine Epitaxial-Schicht
50 , zum Beispiel eine Epitaxial-Silizium-Schicht ausgebildet, um vollständig die Innenseite des ersten Kontaktlochs45 durch Dotierungsstöratome bzw. Dotierungsstörstellen bzw. durch Dotieren mit Fremdatomen bei einem In-situ-Verfahren zu füllen. - Nimmt man Bezug auf
2c , so wird die epitaxiale Silizium-Schicht50 selektiv entfernt, indem die Nitrid-Schicht30 bezüglich der epitaxialen Silizium-Schicht als eine harte Maske verwendet wird und indem eine hohe Ätz-Selektionsrate des Trockenätzens für die Nitrid-Schicht verwendet wird. - Insbesondere wird die epitaxiale Silizium-Schicht
50 unterhalb der Nitrid-Schicht30 übriggelassen und die freigelegte epitaxiale Silizium-Schicht50 , die nicht durch die Nitrid-Schicht30 geschützt worden ist, wird geätzt, wobei dadurch ein Graben47 ausgebildet wird. Bei diesem Vorgang wird die Oberfläche des Halbleitersubstrats10 innerhalb des ersten Kontaktlochs45 auf eine gewünschte Tiefe, zum Beispiel einige zig nm (einige hundert Å) während des Ätzprozesses geätzt. - Dann wird die Nitrid-Schicht
30 , die als harte Maske verwendet worden ist, mit einem heißen phosphorhaltigen Ätzmittel entfernt und ein Ionenimplantationsprozess wird bezüglich der Oberfläche des Halbleitersubstrats10 durchgeführt, um einen Source/Drain-Bereich auszubilden. - Dementsprechend wird ein Source-Bereich
60a unterhalb der Oberfläche des Halbleitersubstrats10 in dem Graben47 ausgebildet und simultan wird ein Drain-Bereich60b auf der epitaxialen Silizium-Schicht50 ausgebildet. - Nimmt man nun Bezug auf
2d , so wird eine Gateoxidschicht70 mit einer Dicke von einigen 10 Å ausgebildet, und zwar nach der Ausbildung der Opfer-Oxidschicht, und dann werden Gates80 , die aus einem Metall mit guter elektrischer Leitfähigkeit hergestellt sind, vertikal ausgebildet, um der epitaxialen Siliziumschicht50 gegenüber zu liegen, während sie zwischen der Gate-Oxidschicht70 in dem Graben47 liegen. - In diesem Fall wurde eine thermische Oxidschicht bei dem Source-Bereich
60a und dem Drain-Bereich60b von fünfmal mehr als bei der Gate-Oxidschicht70 ausgebildet, und zwar aufgrund eines Dotierens von mehr als ungefähr 1015, und obwohl eine Opfer-Oxidation durchgeführt worden ist, ist die Oxidschicht in der Nähe des Source-Bereichs60a und des Drain-Bereichs60b auf eine Dicke von einigen zig nm (einigen hunderten Å) gewachsen. - Wenn es insbesondere erforderlich ist, eine Schwellenspannung (Vt) zu steuern, wird ein PSG (Phospho-Silikat-Glas) oder ein BSG (Borosilikatglas) durch einen Wachstumsprozess abgeschieden und eine Entfernung der Opfer-Oxidschicht und ein Tempern wird durchgeführt. Dann kann die Schwellenspannung mittels der Temper-Temperatur oder der Länge der Temperzeit gesteuert werden.
- Als nächstes wird das PSG oder das BSG leicht mit einem geringen thermischen Oxidverlust während des Prozesses des Vorreinigens („pre-cleaning”) der Gate-Oxidschicht entfernt, weil PSG und BSG eine Feuchtätz-Selektionsrate aufweisen, die einige zig jener der thermischen Oxidschicht ist.
- Nimmt man nun Bezug auf
2e , so wird eine Isolierschicht dick abgeschieden, um den Graben47 zu füllen und ein chemisch-mechanischer Polier-Prozess (CMP-Prozess) wird durchgeführt, der zu der Ausbildung einer Planarisierungsschicht90 führt. Dann wird ein zweites Kontaktloch durch selektives Entfernen der Planarisierungsschicht90 ausgebildet und eine Vielzahl von Plugs100a ,100b und100c werden ausgebildet, um das zweite Kontaktloch zu füllen. - Insbesondere werden ein Gate-Plug
100a , der das Gate80 verbindet, ein Source-Plug100b , der den Source-Bereich60a verbindet, und ein Drain-Plug100c , der den Drain-Bereich60b verbindet, ausgebildet. - Darauffolgend wird ein Halbleiterbauelement hergestellt, indem der folgende vorbestimmte Prozess durchgeführt wird.
- Wie in
3 gezeigt ist, sind Gate-Leitungen, die durch den Gate-Plug100a verbunden sind, aufgebaut, um ein Rechteck auszubilden, das sich vertikal erstreckt, und Drain-Leitungen, die durch den Drain-Plug100b verbunden sind, sind aufgebaut, um ein Rechteck auszubilden, das sich horizontal in einem Halbleiterbauelement erstreckt, das durch den Prozess der vorliegenden Erfindung hergestellt ist, der oben beschrieben wurde. - Mittlerweile ist das Gate
80 so aufgebaut, dass es die Planarisierungsschicht90 beinhaltet, und so aufgebaut, dass es durch die Epitaxial-Schicht50 umgeben ist, die einen aktiven Bereich und eine Feld-Schicht definiert, und eine Vielzahl von Muster, die in einer rechteckigen Form aufgebaut sind, sind auf dem Halbleitersubstrat10 ausgebildet. - Wie oben beschrieben wurde, kann gemäß dem Verfahren zum Herstellen eines Halbleiterbauelements der vorliegenden Erfindung ein hochintegriertes Halbleiterbauelement durch Ausbilden einer zylindrischen epitaxialen Silizium-Schicht auf dem Subtrat und Anordnen eines vertikalen Transistors vom Zylindertyp innerhalb der epitaxialen Silizium-Schicht ausgebildet werden.
- Die vorliegende Erfindung ist auch auf einen Transistor gerichtet, der die durch das hierin beschriebene Verfahren hergestellte Struktur aufweist.
- Das beschriebene Verfahren bzw. der beschriebene Transistor kann so gestaltet werden, dass Drain und Source ausgetauscht sind, d. h. das Drain wird als Source ausgebildet und das Source als Drain.
- Der beschriebene Transistor kann z. B. ein N-Kanal- oder ein P-Kanal-MOSFET sein.
Claims (2)
- Verfahren zum Herstellen eines Halbleiterbauelements, das die folgenden Schritte umfasst: ein Oxid wird auf einem Halbleitersubstrat (
10 ) thermisch gewachsen, um eine Isolierschicht (20 ) auszubilden; eine Nitrid-Schicht (30 ) wird auf der thermisch gewachsenen Isolierschicht (20 ) ausgebildet; auf der Nitrid-Schicht (30 ) wird ein erstes Maskenmuster ausgebildet, um ein erstes Kontaktloch (45 ) auszubilden; es wird ein Trockenätzprozess durchgeführt, wobei das erste Maskenmuster verwendet wird, um einen freigelegten Teil der Nitrid-Schicht (30 ) vollständig und die thermisch gewachsene Isolierschicht (20 ) teilweise zu entfernen, so dass ein Teil der thermisch gewachsenen Isolierschicht (20 ) mit einer vorbestimmten Dicke in dem ersten Kontaktloch (45 ) verbleibt; es wird ein Feuchtätzprozess durchgeführt, um den Teil der thermisch gewachsenen Isolierschicht selektiv zu entfernen, der in dem ersten Kontaktloch (45 ) verblieben ist, und simultan einen Teil der thermisch gewachsenen Isolierschicht, der unterhalb der Nitrid-Schicht (30 ) positioniert ist, zu entfernen; die Innenseite des ersten Kontaktloches (45 ), aus dem beide Teile der thermisch gewachsenen Isolierschicht (20 ) entfernt worden sind, wird vollständig gefüllt, indem Dotierungsstörstellen in situ dotiert werden, um eine epitaxiale Silizium-Schicht (50 ) auszubilden; es wird ein Graben (47 ) ausgebildet, um Seitenwände des ersten Kontaktloches (45 ) zu bilden, in dem ein Ätzprozess durchgeführt wird, wobei die Nitrid-Schicht (30 ) als eine harte Maske verwendet wird, wobei die Seitenwände Teilen der epitaxialen Silizium-Schicht (50 ) entsprechen; es wird durch einen Ionenimplantationsprozess ein Source-Bereich (60a ) auf dem Halbleitersubstrat (10 ) ausgebildet und es wird ein Drain-Bereich (60b ) auf einem oberen Teil der Seitenwände ausgebildet, nachdem die Nitrid-Schicht (30 ), die als harte Maske verwendet wird, entfernt worden ist; es wird eine Opfer-Oxidschicht innerhalb des Grabens (47 ) ausgebildet; es wird eine Gate-Oxidschicht (70 ), die eine Dicke von einigen zig nm (einigen 10 Å) hat, durch selektiven Entfernen der Opfer-Oxidschicht ausgebildet; Gates (80 ) werden vertikal ausgebildet, um den Seitenwänden gegenüberzuliegen, wobei Teile der Gate-Oxidschicht (70 ) zwischen den Gates (80 ) und den Seitenwänden liegen; eine Planarisierungsschicht (90 ) wird auf der sich ergebenden Struktur ausgebildet, um den Graben (47 ) zu füllen; ein zweites Kontaktloch wird ausgebildet, das die Gates (80 ), den Drain-Bereich (60b ) und den Source-Bereich (60a ) freigibt, indem die sich ergebende Struktur selektiv strukturiert wird; und Plugs (100a ,100b ,100c ) werden in dem freigelegten zweiten Kontaktloch ausgebildet. - Verfahren zum Herstellen eines Halbleiterbauelements gemäß Anspruch 1, bei welchem die Isolierschicht (
20 ) mit einigen hundert nm (einigen Tausend Å) abgeschieden wird.
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