DE69122430T2

DE69122430T2 - Restitutionsschaltkreis für individuelle Bit-Leitungen

Info

Publication number: DE69122430T2
Application number: DE69122430T
Authority: DE
Inventors: Robert A Kertis
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1990-06-06
Filing date: 1991-05-22
Publication date: 1997-04-03
Anticipated expiration: 2011-05-23
Also published as: EP0461430A1; DE69122430D1; KR100207942B1; CA2043928A1; US5058067A; JPH04248193A; EP0461430B1

Description

Diese Erfindung liegt auf dem Gebiet integrierter Schaltkreisspeicher. Genauer gesagt, bezieht sie sich auf einen integrierten Schaltkreis eines statischen Random-Speichers ("SRAM") mit verbesserter Erholung nach dem Einschreiben, ein Charakteristikum, um schnelleres Lesen des Speichers zu ermöglichen.
Viele Typen von SRAMs sind nun recht gut bekannt. Typischerweise wird ein SRAM-Speicher auf einem Halbleitersubstrat als eine Matrix von Speicherzellen hergestellt. Gegenwärtig ermöglicht die Technik integrierter Schaltkreise die Herstellung von etwa einer Million SRAM- Zellen auf einem einzigen Chip.
Fig. 1 zeigt eine typische statische SRAM-Zelle nach dem Stand der Technik, realisiert unter Anwendung von NMOS-Fabrikationstechnik. Die dargestellte Zelle besteht aus einem Flipflop aus kreuzgekoppelten Transistoren 13 und 14 und Zugriffstransistoren 11 und 12. Die Zugriffstransistoren werden eingeschaltet, wenn die Wortleitung angewählt wird (in der Spannung angehoben) und sie verbinden den Flipflop mit der Ausgangsleitung des wahren Bits bzw. der Komplementärbitausgangsleitung, hier mit Bit bzw. markiert. Die Zugriffstransistoren wirken als Übertragungsgatter und ermöglichen bidirektionalen Stromfluß zwischen dem Flipflop und der Bit- bzw. Bitleitung. Um diesen Punkt zu unterstreichen, werden die Drains und Sources der Zugriffstransistoren nicht unterschieden. Die Transistoren 15 und 16 wirken als eine Last für die Speicherzelle unter Begrenzung des Stromflusses durch die Zelle.
Um eine Speicherzelle zu lesen oder zu beschreiben, wird die Spannung ihrer Wortleitung angehoben, womit die Zugriffstransistoren 11 und 12 durchgeschaltet werden. Auf diese Weise wird eine Seite des Zellenflipflop mit der Bitleitung und die andere Seite mit der Bitleitung verbunden. Es sei als Beispiel die Leseoperation für die Zelle in Fig. 1 betrachtet und angenommen, daß die Zelle eine 0 speichert. In diesem Falle ist der Transistor 13 ein, und der Transistor 14 ist aus. Wenn die Transistoren 11 und 12 durchgeschaltet werden, fließt Strom von der Bitleitung durch die Transistoren 11 und 13 nach Masse. Dies bewirkt, daß die Spannung der Bitleitung etwas abwärtsgezogen wird. Gleichzeitig wird die Bitleitung hochgehalten durch eine (nicht dargestellte) Bitleitungslaststruktur. Die resultierende Spannungsdifferenz zwischen der Bit- und Bitleitung repräsentiert den Zustand der Speicherzelle und wird durch einen Spaltenleseverstärker (nicht dargestellt) erfaßt. Die Höhe der Spannungsdifferenz während der Leseoperationen beträgt grob 100 mV.
Eine Einschreiboperation in der dargestellten SRAM-Zelle erfolgt in folgender Weise. Die zu schreibende Information und ihr Komplement werden zu der Bit- bzw. Bitleitung transferiert. Wenn demgemäß eine 1 zu schreiben ist, wird die Bitleitung auf Vcc gehalten, und die Bitleitung wird auf Masse (Vss) abgesenkt. Die Höhe der Spannungsdifferenz zwischen Bit- und Bit während Schreiboperationen beträgt typischerweise mehrere Volt. Die entsprechende Wortleitung wird dann eingeschaltet. Die leitenden Transistoren 11 und 12 bewirken dann, daß die hohe Spannung auf der Bitleitung am Gate des Transistors 14 erscheint und am Drain des Transistors 13 und die niedrige Spannung auf der Bitleitung an dem Gate des Transistors 13 und dem Drain des Transistors 14 erscheint. Dieser Zustand, der eine gespeicherte 1 bezeichnet, wird undefiniert aufrechterhalten, solange er nicht durch einen anderen Schreibarbeitsgang geändert wird.
Während Leseoperationen bestimmen die endlichen Ströme, die in den Transistoren 11 und 12 verfügbar sind, der Widerstand der Bitleitungslaststruktur und die Kapazitäten der Bit- und Bitleitungen die Abstiegs- und Anstiegszeiten der Signale auf der Bit- und Bitleitung. Diese Zeiten ihrerseits tragen zu der Zugriffszeit des SRAM bei. Typische Signalzeitlagecharakteristiken sind in Fig. 2 gezeigt.
Zur Verbesserung des SRAM-Verhaltens wurden Anstrengungen unternommen, um diese Komponenten der zeitlichen Verzögerung zu verringern. Während Leseoperationen wird die Lesezeit durch die Zeit bestimmt, die für die Spannungen auf den Bit- und Bitleitungen erforderlich ist, um überzukreuzen oder ihre Werte "auszutauschen". Ein Verfahren, das diese Zeiten reduziert, ist das Ändern der Spannungen der Bit- und Bitleitungen von den im vorigen Zyklus gewonnenen Werten auf einen Wert zwischen diesen beiden Werten, während das Signal auf der Wortleitung sich ändert. Wenn die Transistoren 11 und 12 durchschalten, müssen die Bit- und Bitleitung demgemäß sich weniger laden bzw. entladen, als wenn die Bit- und Bitleitung von ihren extremen Ursprungswerten aus starten würden. Auf diese Weise wird die Zeit, erforderlich für die Speicherzelle, um eine neue Spannungsdifferenz zwischen Bit- und Bit zu erzeugen, herabgesetzt. Der untere Satz von Wellenformen in Fig. 2 illustriert die Technik. Der Prozeß ist als Ausgleich und Vorladung bekannt. Er wird durch einen Impuls gesteuert, der automatisch immer dann erzeugt wird, wenn eine Änderung in dem Zeilen- oder Wortadreßeingang erfaßt wird. Ein Problem bei dieser Methode besteht darin, daß eine Extraschaltung erforderlich ist, um den Beginn der Leseoperation zu erkennen und die Bit- und Bitleitungen zusammenzuschalten. Eine solche Extraschaltung erhöht die Kompliziertheit des SRAM und verbraucht wertvollen Oberflächenplatz auf der integrierten Schaltung.
Eine andere Technik für das Beschleunigen des Schaltungsbetriebes ohne Ausgleich und Vorladung besteht darin, den Widerstand der Bitleitungslaststruktur zu verringern. Da die RC-Zeitkonstante, erzeugt durch die Bitleitungskapazitäten und den Laststrukturwiderstand, in großem Ausmaß die Anstiegs- und Abfallzeit der Spannungen auf den Bitleitungen bestimmt, verbessert das Verringern des Widerstandes der Last direkt die Geschwindigkeit des Speichers. Eine solche Widerstandsherabsetzung verringert jedoch auch die Spannungsdifferenz zwischen den Bitleitungen, was zu einer zu kleinen Spannungsdifferenz führen kann, als daß die Zelle noch verläßlich gelesen werden könnte.
Die Zeit, die erforderlich ist, um die korrekte Lesedifferenz auf den Bitleitungen nach einer Schreiboperation wiederherzustellen, ist ein wichtiger Faktor bei der Geschwindigkeit des SRAM. Während des Schreibens wird eine Spannungsdifferenz von mehreren Volt auf den Bitleitungen aufgebaut. Um die Zelle zu lesen, muß diese Differenz sich "erholen" auf die etwa 100 mV Maximaldifferenz, die für das Lesen benötigt werden.
Die Schreiberholungsschaltungen, die das Entfernen der Spannungsübergänge nach einer Schreiboperation beschleunigen, sind bekannt. Eine Schreiberholungsschaltung läßt die Bitleitungen in der Spalte, in die Daten zuletzt eingeschrieben wurden, sich erholen oder zwingt dieselben auf Spannungen innerhalb einer vorbestimmten Spannungsdifferenz, um das Lesen zu ermöglichen. Während einer Schreiboperation hält ein Schreiberholungsschaltkreis alle Bitleitungen auf einem Potential, anders als die eine Bitleitung, die während des Schreibens heruntergezogen wird. Nach der Schreiboperation zieht die Erholungsschaltung die tiefe Bitleitung auf das hohe Potential nach oben.
Eine typische Schreiberholungsschaltung nach dem Stand der Technik ist in Fig. 3 gezeigt. Während einer Leseoperation plaziert die in Fig. 3 gezeigte Schaltung alle Bitleitungen auf das gemeinsame hohe Potential. Die Schaltung erkennt, wenn ein Schreibübergang erfolgt und erzeugt dann einen Adreßübergangsimpuls (ATP), der die tiefliegende Bitleitung zurück auf das hohe Potential zieht. In der in Fig. 3 gezeigten Schaltung schließen die Transistoren M1 und M2 die Bitleitungen gegen das hohe Potential Vcc während einer Leseoperation kurz. Ein ATP-Generator G1 aktiviert Transistoren M3, M4 und M5, wenn ein Adreßübergang erfolgt. Obwohl in Fig. 3 nur ein ATP-Generator gezeigt ist, ist es möglich, mehr als einen solchen Generator in einem gegebenen SRAM-Speicher zu haben. Transistoren M3 und M5 ziehen die entsprechende Bitleitung Bit oder hoch oder lassen sie sich erholen, und gleichzeitig wirkt der Transistor M4 als ein Kurzschluß, um die Spannung zwischen Bit und zu egalisieren. Da eine der Bitleitungen bereits auf dem hohen Potential ist, bewirkt der Transistor M4, daß beide Bitleitungen immerhalb einer kleinen Spannungsdifferenz voneinander liegen, was einen Lesevorgang auszuführen erlaubt.
Schaltkreise nach dem Stand der Technik des in Fig. 3 gezeigten Typs haben mehrere Nachteile. Die Transistoren M3 und M5 sind typischerweise relativ langsame MOS-Komponenten, was zu relativ langen Erholungszeiten führt. Darüberhinaus ist die Breite des ATP-Impulses kritisch: Ein zu schmaler Impuls bewirkt eine schlechte Erholung und ausgedehnte Zugriffszeit, ein zu breiter Impuls verschwendet Zeit und macht das gesamte Speichersystem langsam. Im allgemeinen sind die Schaltkreise nach dem Stand der Technik der in Fig. 3 gezeigten Bauart nur in der Lage, in etwa drei Nanosekunden sich zu erholen, und erzeugen etwa 30 Nanoskunden Systemzugriffszeit.
Andere Schaltkreise nach dem Stand der Technik sind für die Beschleunigung der Bitleitungserholung auf die Differenzspannungspegel, die für das Lesen der Speicherzelle erforderlich sind, eingesetzt worden. Eine solche Schaltung ist in Fig. 4 gezeigt. Jede Bitleitung Bit bzw. wird selektiv mit einem hohen Potential Vcc durch seriengeschaltete PMOS-Lasttransistoren 41 und 42 verbunden. Zu Beginn eines Schreibzyklus sind die PMOS-Lasttransistoren ein und bringen alle Bitleitungen auf das hohe Potential. Während einer Schreiboperation werden die PMOS-Lasttransistoren, die mit der Bitleitung Bit und der komplementären Bitleitung Bit der Spalte, welche die zu beschreibende Zelle enthält, ausgeschaltet, was die ausgewählte der Bit oder freigibt, um abwärtsgezogen zu werden, während welcher Zeit Daten in die Zelle geschrieben werden. Für den Zweck der verbleibenden Erläuterung wird angenommen, daß die Bitleitung die ausgewählte Leitung und die Bitleitung die nicht ausgewählte Leitung war. Nachdem Daten in die Zelle eingeschrieben worden sind, wird die nicht gewählte Bitleitung auf eine mittlere Spannung niedergezogen mittels eines Bipolarklemmtransistors (nicht dargestellt), und ein bipolarer Hochziehtransistor 43 zieht die ausgewählte Bitleitung Bit nach oben auf die Zwischenspannung. Da die ausgewählte Bitleitung hochgezogen wird, überbrückt Transistor 45 sie mit der nicht ausgewählten Leitung, um die Spannungsdifferenz zwischen den beiden Bitleitungen zu minimieren und um die Erholung zu beschleunigen. Gleichzeitig werden die PMOS-Lasttransistoren 41 und 42, die in Serie mit beiden Bitleitungen liegen, wieder eingeschaltet, was die Bitleitungen auf das hohe Potential zurückbringt. Eine Leseverstärkerschaltung (nicht dargestellt), verbunden mit der Spalte, kann dann verwendet werden, um den Zelleninhalt zu lesen. In einer Ausführungsform dieses Verfahrens mit einer Matrix aus 32 Spalten, haben 64 Paare von Bipolarsperrschicht-Hochziehtranssistoren sämtlich einen gemeinsamen Basisknoten W2b. Ein Problem bei der Verwendung dieser Bipolarsperrschichttransistorschaltung mit gemeinsamen Basisknoten besteht darin, daß, wenn eine der anderen Bitleitungen heruntergezogen wird, um die ausgewählte Speicherzelle zu beschreiben, der Bipolarsperrschichttransistor, der mit der anderen Bitleitung gekoppelt ist, welche Bitleitung hochliegend bleibt, einen Emitter-Basis-Umkehrdurchbruch erleiden kann, wenn W2b niedriggezogen wird. Um dies zu verhindern, muß der gemeinsame Basisknoten auf eine bestimmte Spannung geklemmt werden. In einer bekannten Realisierung wurde dieses Problem durch Erzeugen der Bipolartransistoren mit einem Material eliminiert, das eine hohe Umkehrdurchbruchspannung aufweist. Die Verwendung dieses Materials jedoch führte auch zu einem langsameren Transistor, was den Vorteil der Erholungsschaltung verringert.
Demgemäß besteht ein Bedürfnis für eine Schaltung, die die Zeit verringern kann, die für die Erholung einer SRAM-Speicherzelle vom Einschreiben benötigt wird, die jedoch nicht die Probleme des gemeinsamen Basisknotens der Schaltungen nach dem Stand der Technik aufweist.
Die vorliegende Erfindung bezieht sich auf dieses Bedürfnis und wird in dem unabhängigen Anspruch definiert. Die Merkmale, die in seinem Oberbegriff genannt sind, sind aus US-A-4,866,674 und US- A-4,926,384 bekannt.
Die vorliegende Erfindung schafft einen Bitleitungserholungsschaltkreis, geeignet für die Verbindung mit den Bitleitungen in einer Spalte von SRAM-Speicherzellen. Die Erholungstechnik, die verwendet wird, verringert die Zeit, die für die Erholung der SRAM-Speicherzellen in der Spalte auf die richtige Spannungsdifferenz für das Lesen der Zelle nach den Schreiboperationen benötigt wird.
In einer bevorzugten Ausführungsform umfaßt ein Bitleitungserholungsschaltkreis einen Bipolarsperrschichttransistor ("BJT"), der mit zwei MOS-Schalttransistoren gekoppelt ist. Der Erholungsschaltkreis ist mit den Bitleitungen einer Spalte von Speicherzellen gekoppelt, wobei ein separater Erholungsschaltkreis mit jeder wahren bzw. Komplementbitleitung gekoppelt ist. Während Einschreiboperationen sind diese Bitleitungserholungsschaltkreise deaktiviert. Während der Erholung vom Einschreiben werden die Bit- oder Bitleitungen auf ihre richtigen Werte schneller mit Hilfe dieses Netzwerks hochgezogen.
In einer bevorzugten Ausführungsform umfaßt der Erholungsschaltkreis einen Bipolartransistor, der mit einem Emitter an die Bitleitung angeschlossen ist, mit einem Kollektor an eine Hochpotentialquelle und mit einer Basis an einen Knoten. Der Erholungsschaltkreis umfaßt auch seriell geschaltete PMOS- und NMOS-Transistoren, die zwischen das Hochpotential und die Bitleitung geschaltet sind. Die Gates der PMOS- und NMOS-Transistoren sind miteinander verbunden, um ein Schreibsignal zu erpfangen, während die Verbindung zwischen Source und Drain des PMOS- und des NMOS-Transistors den Knoten bildet, mit dem die Basis des Bipolartransistors verbunden ist.
Zusätzlich zu den Erholungsschaltkreisen, die an die Bitleitungen angekoppelt sind, kann auch ein Spannungsklemmschaltkreis an die Bitleitungen angekoppelt sein. Während Schreiboperationen bezüglich der ausgewählten Zelle klemmt die Klemmschaltung eine der Bitleitungen auf einen hohen Spannungspegel, wie auch die eine von entweder der Gruppe der Wahrausgangslesungs- oder Gruppe der Komplementausgangslesungsleitungen, die die Ausgangsleitungen für eine Gruppe von Spalten in dieser Ausführungsform sind. Nach dem Schreiben erholt dieselbe Spannungsklemmschaltung die Niederpegelbitleitung wieder auf nahezu die korrekte Lesespannung wie auch die niedrige der Gruppe wahrer Ausgangs- oder Gruppe Komplementausgangsleitungen. Zusätzliche Schaltmittel können steuern, an welche Leitungen die Spannungsklemmschaltung aktuell anzukoppeln ist.
Die vorliegende Erfindung wird ausführlicher in Verbindung mit den folgenden Figuren beschrieben:
Fig. 1 illustriert eine typische SRAM-Speicherzelle nach dem Stand der Technik.
Fig. 2 zeigt die Graphik der Spannung über der Zeit für Signale auf der Bit- und Bitleitung in einem bekannte SRAM.
Fig. 3 ist eine schematische Darstellung eines bekannten Bitleitungserholungsschaltkreises.
Fig. 4 ist eine schematische Zeichnung eines anderen bekannten Bitleitungserholungsschaltkreises.
Fig. 5 ist eine schematische Zeichnung einer bevorzugten Ausführungsform der vorliegenden Erfindung.
Fig. 6 zeigt das Verhalten der Spannung über der Zeit gemäß der vorliegenden Erfindung.
Fig. 5 ist eine schematische Zeichnung zur Darstellung einer bevorzugten Ausführungsform der Schaltung für eine einzelne Spalte von statischen Randomzugriffsspeicherzellen. Die dargestellte Schaltung umfaßt ein Paar von Bitleitungen, Bit und , wobei jedes Paar von Bitleitungen eine Mehrzahl von Speicherzellen 50 angekoppelt aufweist. Nur eine Speicherzelle 50 ist in Fig. 5 gezeigt.
Die Bitleitungsspalten-Laststruktur 100 bildet eine Laststruktur für die Spalte von Speicherzellen, welche Laststruktur eine Differenzspannung für einen Leseverstärker (nicht dargestellt) erzeugt, der an die Spalte von Zellen angekoppelt ist und den Zelleninhalt erkennt und verstärkt. Die Laststruktur ist in der gleichzeitig hinterlegten Anmeldung EP-A-0 461 429 mit dem Titel "Self-Locking Bit Line Load Structure" beschrieben. Der Aufbau und die Wirkungsweise jener Schaltung sind in der erwähnten gleichzeitig hinterlegten Anmeldung beschrieben, auf die in ihrer Gesamtheit hingewiesen wird. Obwohl in Fig. 56 nicht gezeigt, ist jede Speicherzelle an eine zugeordnete Zeilenauswählleitung angekoppelt. Die Zeilenauswählleitung und COLDECB werden gemeinsam benutzt, um eine bestimmte Speicherzelle 50 in der Matrix entweder für das Lesen oder für das Beschreiben auszuwählen. Die Bitleitungserholungsschaltkreise 150 sind an die Bitleitungen angekoppelt, wobei ein Erholungsschaltkreis an die Bitleitung und der andere an die Bitleitung angekoppelt ist. Ihre Wirkungsweise wird nachstehend beschrieben.
Schmelzsicherungen 212 und 213, die in die Bitleitungen in Ausführungsformen von SRAMs mit Ersatzspalten von Speicherzellen gekoppelt sind, können durchgeschmolzen werden, um eine defekte Spalte von Speicherzellen von den Eingangs-/Ausgangsleitungen der Spalte abzutrennen.
Die Schaltung 250 ist ein Klemmnetzwerk für sowohl das höhere Augangslesesignal aus der wahren Gruppe oder Komplementgruppe als auch die höhere der beiden Bitleitungen während des Einschreibens. Nach der Beendigung der Einschreiboperationen erholt sich die Schaltung auf dem niedrigeren der beiden Ausgangslesesignale auf den korrekten Lesepegel und unterstützt auch die Erholung der niedrigeren der beiden Bitleitungen.
Die Steuerschaltung 200 steuert das Lesen und Beschreiben von spezifischen Spalten von Speicherzellen. Wie angegeben, ist jede Zeile von Speicherzellen in dem SRAM mit einer Zellenauswählleitung gekoppelt. Zusätzlich ist jede Spalte von Speicherzellen mit einer COLDECB-Signalleitung (niedrig aktiv) gekoppelt mit einer Wahr-Daten-Einschreibgruppe und einer Komplement-Daten-Einschreibgruppe. Jede Spalte von Speicherzellen ist außerdem mit einer Wahr-Ausgangs-Leseleitungsgruppe und einer Komplement-Ausgangs-Leseleitungsgruppe gekoppelt. Gemeinsam bilden diese beiden Ausgangsleitungen den Gruppenausgangsbus. In einer bevorzugten Ausführungsform sind acht Spalten von Speicherzellen an den Ausgangsbus über acht Lesedurchlaßgatter angekoppelt. In Fig. 5 sind die Leseausgangsgatter für die dargestellte Spalte von Speicherzellen die Transistoren 201 und 202. Spezifische Speicherzellen werden beschrieben und ausgelesen durch gleichzeitiges Aktivieren der COLDECB- und der Zeilenauswählleitung. In der bevorzugten Ausführungsform kann jede COLDECB-Leitung an bis zu vier Spalten angekoppelt sein. Jede Spalte ist mit einem (nicht dargestellten) Leseverstärker gekoppelt). Wenn mehr als eine Spalte gleichzeitig zu lesen ist, erfordert jede Spalte, die gelesen wird, einen getrennten Leseverstärker. Wenn paralleles Lesen ausgeführt wird, liefern die Lesedurchlaßgatter den Spannungsdifferenzausgang von jeder ausgewählten Speicherzelle an einen individuell zugeordneten Leseverstärker.
Wenn die Speicherzelle, an die die Bitleitungserholungsschaltkreise 150 angekoppelt sind, gelesen wird, befinden sich sowohl die Wahr-Daten-Schreibleitungsgruppe als auch die Komplement-Schreibdatenleitungsgruppe auf niedrigem Spannungspegel, hier 0 V. Dies schaltet die Transistoren 151 und 152 ein und die Transistoren 153 und 154 aus. Die Knoten B und C sind demgemäß auf Vdd gehalten. Die Transistoren 201 und 202 schalten ein (COLDECB wird aktiv niedrig während des Lesens), und die Speicherzelle 50 ist mit dem Ausgangsbus gekoppelt. Im Ergebnis sei angenommen, daß die Zelle 50 von dem in Fig. 1 gezeigten Typ ist, wobei die Bitleitung niedrigeren Pegels bei Vdd-200 mV liegt und die Bitleitung mit dem höheren Pegel bei Vdd-100 mV liegt. Diese Spannungspegel sind niedriger als das Vbe für die BJTs 155 und 156.
Spalten werden immer dann beschrieben, wenn eines der Signale Wahr-Daten-Schreibgruppe und Komplement-Daten-Schreibgruppe hochgeht. Das logische UND, gebildet aus dem COLDECB-Signale, dem jeweiligen Wahr- Daten- oder Komplement-Daten-Schreibsignal und dem Zeilenauswahlsignal, bestimmt, in welcher Spalte und in welche bestimmte Zelle eingeschrieben wird. Während des Einschreibens wird das Bitleitungssignal durch entweder Transistor 203 oder 204 entladen. Eine Gesamtzahl von acht NMOS- Schreibtransistoren sind an die Leitungen Wahr-Daten-Schreibgruppe und Komplement-Daten-Schreibgruppe in dieser Ausführungsform angekoppelt. Die Gruppenausgangssignale werden von den Gruppenschreibsignalen getrennt, um eine schnellere Leseoperation zu ermöglichen, indem die parasitäre Kapazität der Gruppenschreibleitungen von den Gruppenausgangsleseleitungen entfernt wird.
Während des Schreibens wird entweder das Wahr-Daten-Schreibgruppen- oder Komplement-Daten-Schreibgruppensignal aktiv (hier hoch und +5V). Für das folgende Beispiel wird angenommen, daß die Wahr-Daten- Schreibgruppe aktiv ist. Dies schaltet Transistor 153 ein, um die Basis von Bipolarsperrschichttransistor 155 (Knoten C) mit dem Emitter kurzzuschließen. Dies deaktiviert Transistor 155, so daß die Bitleitung heruntergezogen werden kann. Der COLDECB-Bus liefert die ausgewählte Spalte mit dem notwendigen niedrigen Spannungspegel. Während Bit entladen wird, gibt es einen kleinen Durchgangsstrom auf BJT-Transistor 155. Dies rührt von der Tatsache her, daß das Vbe für die BJT-Transistoren kleiner ist als das Vtn von NMOS-Transistor 153, primär wegen der Korpuseffekte. Bei der vorliegenden Erfindung ist das Vtn (Spannungsschwelle) für die Transistoren 153 und 154 etwa 0,8 V (ohne Korpuseffekte) und das Vbe (Spannung Basis-Emitter) für die Transistoren 155 und 156 etwa 0,7 V. Zusätzlich muß die Basisladung auf BJT abgeführt werden, bevor NMOS-Transistor 154 durchschalten kann. Gleichzeitig mit der Deaktivierung des Transistors 155 wird ein hoher Spannungspegel an der Speicherzelle bereitgestellt, im einzelnen an der Bitleitung durch die Spannungsregelschaltung 250. Die Bitleitung entlädt sich auf den Spannungspegel auf der COLDECB- Leitung über Transistor 203, der eingeschaltet hatte, wenn das Signal Wahr-Daten-Schreibgruppe hochging. Die Bitleitung wird in diesem Beispiel auf die Spannung am Knoten E (VDD-Vbe) geklemmt. Erneut sei angenommen, daß Wahr-Daten-Schreibgruppe hochliegt, und der Knoten C wird zur Bitleitung kurzgeschlossen, was jegliche Umkehr-Vbe-Probleme verhindert, wenn niedriggezogen wird.
Fig. 6 zeigt die Bit- und Bitwellenformen während des Schreibens und der Erholung vom Schreiben für den in Fig. 5 gezeigten SRAM- Speicher. Wie in Fig. 6 gezeigt, beträgt die Spannungsdifferenz zwischen den Bitleitungen, die während der Leseoperationen aufrechterhalten wird, grob 100 mV (Punkt A). Wenn die hier beschriebene Schreiboperation beginnt, wird die Bitleitung auf einen Spannungspegel entladen (Punkt B). Die Bitleitung wird durch die Schaltung 250 (Fig. 5) auf Vdd-Vbe geklemmt (Punkt C, Fig. 6).
Nach dem Schreiben während der Erholung geht Clamp hoch (Fig. 5). Die Bitleitungslastschaltung 100 (Fig. 5), die ausschaltete, wenn Bit herunterging, schaltet ein, wenn nach hoch zurückkehrt, und der Transistor 223 schaltet aus. Das Signal Wahr-Daten-Schreibgruppe geht auf niedrig inaktiv unter Ausschalten von Transistor 203. Transistor 151 schaltet ein und liefert Strom an den BJT-Transistor 155. Die in der Basis des Transistors 155 gespeicherte Ladung ermöglicht dem erholten hochliegenden Bitleitungspegel, auf oberhalb VDD-Vbe zu gehen (Punkt D, Fig. 6). Die kapazitive Kopplung bewirkt auch, daß die hochliegende Bitleitung auf oberhalb VDD-Vbe gekoppelt wird. An diesem Punkt, wenn die Bitleitungslaststruktur 100 wieder einschaltet, werden die Bitleitungen gegeneinander kurzgeschlossen und wieder in den Lesestatus versetzt (Punkt E, Fig. 6). Die Operation der vorliegenden Erfindung wäre im wesentlichen das Spiegelbild der beschriebenen Operation, wenn das Signal Komplement-Daten-Schreibgruppe hochgehen sollte.
Obwohl eine spezifische Ausführungsform dieser Erfindung beschrieben und gezeigt worden ist, versteht es sich, daß verschiedene Modifikationen vorgenommen werden können, ohne von dem Schutzumfang dieser Erfindung abzuweichen. Beispielsweise könnten die Spannungspegel, welche die hohen und niedrigen Bit- bzw. Bitleitungen definieren, invertiert werden. Dies könnte korrigiert werden durch Invertieren der Transistortypen, die in der Schaltung verwendet werden. Andere solche Variationen sind ohne weiteres ins Auge zu fassen.

Claims

1. Ein Speichersystem, umfassend eine Mehrzahl von Speicherzellen (50), welche Speicherzellen in einer Mehrzahl von Spalten angeordnet sind, wobei jede Spalte eine wahre Ausgangsleitung und eine Komplementärausgangsleitung hat, jede Speicherzelle in der Spalte mit der wahren Ausgangsleitung und der Komplementärausgangsleitung gekoppelt ist, die Speicherzellen Informationen eingeschrieben aufweisen, um aus ihnen ausgelesen zu werden, welches Speichersystem ferner einen Schreibauffrischschaltkreis (150) einschließt, umfassend:

Schreibauffrischschaltkreismittel, wobei jede Spalte von Speicherzellen ein erstes Schreibauffrischschaltkreismittel (156), angekoppelt an die wahre Ausgangsleitung und ein zweites Schreibauffrischschaltkreismittel (155), angekoppelt an die Komplementärausgangsleitung, besitzt;

Schaltermittel (151-154), angekoppelt an eine wahre Datenschreibleitung und eine Komplementärdatenschreibleitung für das Schalten des ersten und zweiten Schreibauffrischschaltkreismittels aus und ein in Reaktion auf die Information, die in die Speicherzelle geschrieben wird, dadurch gekennzeichnet, daß:

das erste und das zweite Schreibauffrischmittel beide ferner umfassen:

bipolare Sperrschichttransitormittel (155, 156) mit Basis, Emitter und Kollektor, wobei der Emitter des Bipolartransistormittels in dem ersten Schreibauffrischschaltkreismittel mit der wahren Ausgangsleitung gekoppelt ist, der Emitter des bipolaren Sperrschichttransistormittels in dem zweiten Schreibauffrischschaltkreisemittel mit der Komplementärausgangsleitung gekoppelt ist, die Kollektoren beider bipolarer Sperrschichttransistormittel mit einer Spannungsversorgung (VDD) gekoppelt sind, die Basis des bipolaren Sperrschichttransistormittels in dem ersten Schreibauffrischschaltkreismittel mit einem ersten Knoten (B) gekoppelt ist, und die Basis des bipolaren Sperrschichttransistormittels in dem zweiten Schreibauffrischschaltkreismittel mit einem zweiten Knoten (C) gekoppelt;

NMOS-Transistormittel (153, 154) mit Gate, Source und Drain, wobei der Drain des NMOS-Transistormittels in dem ersten Schreibauffrischschaltkreismittel mit der wahren Ausgangsleitung gekoppelt ist, der Drain des NMOS-Transistormittels in dem zweiten Schreibauffrischschaltkreismittel mit der Komplementärausgangsleitung gekoppelt ist, die Source des NMOS-Transistormittels in dem ersten Schreibauffrischschaltkreismittel mit dem ersten Knoten gekoppelt ist, die Source des NMOS- Transistormittels in dem zweiten Schreibauffrischschaltkreismittel mit dem zweiten Knoten gekoppelt ist, das Gate des NMOS-Transistormittels in dem ersten Schreibauffrischschaltkreismittel mit der Komplementärdatenschreibleitung gekoppelt ist und das Gate des NMOS-Transistormittels in dem zweiten Schreibauffrischschaltkreismittel mit der wahren Datenschreibleitung gekoppelt ist; und

PMOS-Transistormittel (151, 152) mit Gate, Source und Drain, wobei die Source des PMOS-Transistormittels in dem ersten und dem zweiten Schreibauffrischschaltkreismittel mit der Spannungsquelle gekoppelt sind, das Gate des PMOS-Transistormittels in dem ersten Schreibauffrischschaltkreismittel mit der Komplementärdatenschreibleitung gekoppelt ist, das Gate des PMOS-Transistors in dem zweiten Schreibauffrischschaltkreismittel mit der wahren Datenschreibleitung gekoppelt ist, das Drain des PMOS-Transistorschaltkreismittels in dem ersten Schreibauffrischschaltkreismittel mit dem ersten Knoten gekoppelt ist und das Drain des PMOS-Transistormittels in dem zweiten Schreibauffrischschaltkreismittel mit dem zweiten Knoten gekoppelt ist.

2. Das Speichersystem nach Anspruch 1, welches erste und zweite Bitleitungen umfaßt, die mit den Zellen verbunden sind, Schreibmittel umfaßt für das Schreiben von Information in die Zelle durch Absenken des Potentials an einer ausgewählten der Bitleitungen, ferner gekennzeichnet durch:

Spannungsgeneratormittel (250) für das Erzeugen einer vordefinierten Klemmspannung;

erste Schaltermittel (201), gekoppelt mit der ersten Bitleitung und dem Spannungsgeneratormittel; und

zweite Schaltermittel (202), gekoppelt mit der zweiten Bitleitung und dem Spannungsgenerator, wobei das erste und zweite Schaltermittel die vordefinierte Klemmspannung auf die nicht ausgewählte der Bitleitungen schaltet, wenn Information in die Zelle eingeschrieben wird und die vordefinierte Klemmspannung auf die ausgewählte der Bitleitungen schaltet, nachdem Information in die Zelle eingeschrieben worden ist, um die Bitleitungen auf die vordefinierte Differenz aufzufrischen.

3. Das Speichersystem nach Anspruch 2, bei dem das Spannungsgeneratormittel umfaßt:

einen ersten bipolaren Sperrschichttransistor (221) mit Basis, Kollektor und Emitter, wobei der Kollektor mit einer Spannungsversorgung (VDD) gekoppelt ist,

einen zweiten bipolaren Sperrschichttransistor (222) mit Emitter, Basis und Kollektor, wobei der Kollektor mit der Spannungsversorgung gekoppelt ist;

einen ersten PMOS-Transistor (223) mit einem Gate, Source und Drain, wobei die Source mit dem Emitter des ersten bipolaren Sperrschichttransistors gekoppelt ist, das Drain mit einer Massespannungsversorgung gekoppelt ist und das Gate des ersten PMOS-Transistors und die Basis des zweiten bipolaren Transistors mit einer wahren Klemmsignalleitung gekoppelt sind; und

einen zweiten PMOS-Transistor (224) mit Gate, Source und Drain, wobei die Source mit dem Emitter des zweiten bipolaren Sperrschichttransistors gekoppelt ist, das Gate des zweiten PMOS-Transistors und die Basis des ersten bipolaren Sperrschichttransistors mit einer Komplementärklemmsignalleitung gekoppelt sind, und das Drain mit einer Massespannungsversorgung gekoppelt ist, wobei die vordefinierte Klemmspannung von den Sources der PMOS-Transistoren an die wahre Ausgangsleitung bzw. die Komplementärausgangsleitung geliefert wird.