DE4230187B4 - Baueinheit mit Speicher-IC, sowie Verfahren zum Herstellen einer solchen Baueinheit - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004020 conductor Substances 0.000 claims abstract description 107
- 239000004065 semiconductor Substances 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims description 21
- 238000005266 casting Methods 0.000 claims description 16
- 229910000679 solder Inorganic materials 0.000 claims description 9
- XUCNUKMRBVNAPB-UHFFFAOYSA-N fluoroethene Chemical group FC=C XUCNUKMRBVNAPB-UHFFFAOYSA-N 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 6
- 239000004593 Epoxy Substances 0.000 claims description 5
- 238000005476 soldering Methods 0.000 claims description 4
- 238000001552 radio frequency sputter deposition Methods 0.000 claims description 3
- 238000009966 trimming Methods 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 238000009713 electroplating Methods 0.000 claims description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000004544 sputter deposition Methods 0.000 claims 1
- 238000010276 construction Methods 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 6
- 230000001965 increasing effect Effects 0.000 description 6
- 230000001939 inductive effect Effects 0.000 description 6
- 229920000642 polymer Polymers 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 229920006254 polymer film Polymers 0.000 description 5
- 229920006336 epoxy molding compound Polymers 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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- H01L2924/01—Chemical elements
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- H01L2924/01078—Platinum [Pt]
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- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
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Abstract
Baueinheit
mit Leitern auf einem Chip (LOC = Lead on Chip) mit
– einem Halbleiterchip (51) mit mehreren Bondflecken (52), die in einer Reihe im mittleren Bereich der Oberfläche des Halbleiterchips (51) angeordnet sind;
– einem isolierenden Film (53), der an beiden Seitenbereichen der Oberfläche des Halbleiterchips ausgebildet ist;
– mehreren Innenleitern (54b), von denen jeder mit dem jeweiligen entsprechenden Bondfleck (52) des Halbleiterchips (51) elektrisch verbunden ist;
– einem Gehäusekörper (56), der den Halbleiterchip (51), den isolierenden Film (53) und den Innenleiter (54b) umgibt; und
– mehreren Aussenleitern (54c), von denen sich jeder von einem zugehörigen Innenleiter (54b) aus erstreckt und zum Anschluss an ein äusseres Element ausserhalb des Gehäusekörpers (56) dient;
– der isolierende Film (53), zwischen den Innenleitern (54b) und dem Halbleiterchip (51) auf beiden Seitenbereichen auf der Oberfläche des Halbleiterchips (51) aufgebracht ist; und
– die Innenleiter (54b) direkt...
– einem Halbleiterchip (51) mit mehreren Bondflecken (52), die in einer Reihe im mittleren Bereich der Oberfläche des Halbleiterchips (51) angeordnet sind;
– einem isolierenden Film (53), der an beiden Seitenbereichen der Oberfläche des Halbleiterchips ausgebildet ist;
– mehreren Innenleitern (54b), von denen jeder mit dem jeweiligen entsprechenden Bondfleck (52) des Halbleiterchips (51) elektrisch verbunden ist;
– einem Gehäusekörper (56), der den Halbleiterchip (51), den isolierenden Film (53) und den Innenleiter (54b) umgibt; und
– mehreren Aussenleitern (54c), von denen sich jeder von einem zugehörigen Innenleiter (54b) aus erstreckt und zum Anschluss an ein äusseres Element ausserhalb des Gehäusekörpers (56) dient;
– der isolierende Film (53), zwischen den Innenleitern (54b) und dem Halbleiterchip (51) auf beiden Seitenbereichen auf der Oberfläche des Halbleiterchips (51) aufgebracht ist; und
– die Innenleiter (54b) direkt...
Description
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- Priorität: 11. September 1991, Korea, Nr. 15863/1991 (P)
- Die Erfindung betrifft eine Baueinheit mit Speicher-IC und ein Verfahren zum Herstellen einer solchen Baueinheit, spezieller eine Baueinheit mit Leitern auf dem Chip LOC = Lead On Chip), wie sie bei der Kapselung eines Speicher-IC mit 16-MByte oder noch größer verwendet wird, sowie ein Verfahren zum Herstellen einer solchen Baueinheit.
-
6 ist ein Querschnitt durch den Aufbau einer Baueinheit für einen allgemeinen Speicher-IC. Andererseits ist7 eine Draufsicht auf einen Leiterrahmen für den in6 dargestellten Speicher-IC. - Zum Herstellen eines solchen Aufbaus einer Baueinheit wird zunächst ein Leiterrahmen hergestellt, der so ausgebildet ist, daß er einen Chip aufnehmen kann, der durch Zerteilen eines Wafers erhalten wurde. Der Leiterrahmen ist in den
6 und7 mit dem Bezugszeichen13 versehen. Wie in7 dargestellt, weist der Leiterrahmen13 einen paddelförmigen Teil auf, der im folgenden als Paddel13a bezeichnet wird, an dem ein Halbleiterchip11 befestigt wird. Weiterhin verfügt er über mehrere Innenleiter13b , die elektrisch mit dem Chip11 innerhalb der Baueinheit verbunden sind, mehreren Außenleiter13c , die elektrisch mit anderen Elementen außerhalb der Baueinheit verbunden werden, ein Paar voneinander beabstandete Seitenschienen13d , die so ausgebildet sind, daß sie die Form des Leiterrahmens13 aufrechterhalten, Stützstäbe13e , die so ausgebildet sind, daß sie die Außen- und Innenleiter13b bzw.13c so halten, daß diese gleichförmig beabstandet zwischen den Seitenschienen13d liegen, ein Paar Haltestäbe13f , die so ausgebildet sind, daß sie das Paddel13a zwischen den Seitenschienen13d halten, und mehrere Rastlöcher13g . - Der Chip
11 wird durch Druckbonden am Paddel13a des Leiterrahmens13 befestigt, was nach dem Herstellen des Leiterrahmens13 mit dem oben angegebenen Aufbau erfolgt. Anschließend erfolgt ein Drahtbonden, um Bondflecken12 des Chips11 elektrisch mit entsprechenden Innenleitern13b über Drähte14 zu verbinden. Die Bondflecken12 sind auf der Oberfläche des Chips11 ausgebildet, um das angegebene Drahtbonden vornehmen zu können. Sie sind im Fall eines Dual-in-line-Gehäuses in doppelter Reihe vorhanden, während sie im Fall eines Single-in-line-Gehäuses in einer einzigen Reihe vorhanden sind. Der dargestellte Fall entspricht dem eines Dual-in-line-Gehäuses. - Der Leiterrahmen
13 , der Druck- und Drahtbonden unterzogen wurde, wird dann in einem Gießwerkzeug15 mit einem Gießhohlraum angeordnet, der der gewünschten Form eines zu erzeugenden Gehäuses entspricht. Anschließend wird eine Epo xid-Gießverbindung (EMC = Epoxy Molding Compound)16 in den Gießhohlraum des Gießwerkzeugs15 eingefüllt, bei welchem Gießvorgang der Halbleiterchip11 und die Innenleiter13b eingegossen werden. - Nach dem Gießen wird ein Beschneidvorgang vorgenommen, um die Stäbe
13e vom Gußgehäuse zu entfernen. Anschließend wird ein Biegeablauf vorgenommen, um die Außenleiter13c in eine gewünschte Form zu biegen. Auf diese Weise wird die Speicher-IC-Baueinheit mit dem in6 dargestellten Aufbau erhalten. - Neuere technische Entwicklungen bei der Herstellung von Halbleiterelementen haben dazu geführt, daß Speicher-ICs eine immer größere Kapazität aufweisen. Dieser Trend hat auch zur Folge, daß die bloßen Chips in Halbleitergehäusen immer größer werden. Infolgedessen ist die vom bloßen Chip eingenommene Fläche unter der Gesamtfläche in einem Halbleitergehäuse zunehmend, was zu zunehmender Gesamtgröße der Baueinheit führt.
- Eine solche Zunahme in dem vom bloßen Chip innerhalb der gesamten Speicher-IC-Baueinheit eingenommenen Fläche verhindert es, daß genug Raum zur Verfügung steht, der genauere Ausrichtung des Leiterrahmens innerhalb der Baueinheit sicherstellt. Um diese Schwierigkeit zu lösen, wurde eine Kapselungstechnik mit Leitern auf dem Chip (LOC = Lead On Chip) bekannt, bei der Kapselung ausgehend von dem Zustand erzielt wird, daß ein Leiterrahmen auf einen Chip gelegt wird.
- Eine solche LOC-Kapselungstechnik wurde von IBM Corporation, USA verwendet, um dynamische RAMs mit 1 MByte Speicherkapazität (1M DRAM) herzustellen, und anschließend von Hitachi, Ltd., Japan um 4M DRAMs herzustellen. Die LOC-Kapselungstechnik wird auch die neue Kapselungstechnik beim Herstellen von 16M DRAMs sein.
-
8 ist ein Querschnitt eines Aufbaus einer herkömmlichen LOC-Baueinheit. Wie in8 dargestellt, weist diese LOC-Baueinheit einen Halbleiterchip31 auf, der auf einem Paddel34a eines Leiterrahmens befestigt ist und mit mehreren Bondflecken32 versehen ist, die in einer Linie im mittleren Bereich der Oberfläche des Halbleiterchips31 angeordnet sind. Die Baueinheit verfügt weiterhin über einen isolierenden Film33 , der auf der Oberfläche des Halbleiterchips31 mit Ausnahme des Oberflächenbereichs mit den Bondflecken32 angeordnet ist, d. h. über den beiden Seitenbereichen der Oberfläche des Halbleiterchips31 , mehrere Innenleiter34b , die sich so erstrecken, daß ihr eines Ende über der Oberfläche des mit dem Paddel34a des Leiterrahmens befestigten Halbleiterchips31 angeordnet ist, wobei jeder Innenleiter elektrisch mit dem jeweiligen Bondfleck32 über einen Draht35 verbunden ist, mehrere Außenleiter34c , die sich jeweils vom anderen Ende des zugehörigen Innenleiters34b erstrecken und J-förmig ausgebildet sind, wobei jeder Außenleiter elektrisch mit einem äußeren Element verbunden ist, und einen Gehäusekörper36 , der den Halbleiterchip31 , den isolierenden Film33 und die Innenleiter34b umschließt. -
9 veranschaulicht einen Aufbau eines Leiterrahmens für eine herkömmliche LOC-Baueinheit, wie sie in8 dargestellt ist. Ähnlich wie der Aufbau von7 weist der in9 dargestellte Leiterrahmen ein Paddel34a , mehrere Innenleiter34b , mehrere Außenleiter34c , ein Paar Seitenschienen34d , Stützstäbe34e , Haltestäbe34f und Rastlöcher34g auf. In diesem Fall weisen die Innenleiter34b jedoch. eine so große Länge auf, daß ihr freies, anzuschließendes Ende auf die Oberfläche des Halbleiterchips31 aufgelegt werden kann. - Nun wird ein Verfahren zum Herstellen einer LOC-Baueinheit mit dem vorstehend genannten Aufbau beschrieben.
- Zunächst wird ein Leiterrahmen
34 mit dem Aufbau gemäß9 hergestellt. Danach wird ein Halbleiterchip31 , der zuvor durch Zerteilen eines Wafers erzeugt wurde, durch Druckbonden mit dem Paddel34a des Leiterrahmens34 verbunden. Als Isolierfilm33 wird dann eine Polyimidschicht vorgegebener Dicke auf beide Seitenbereiche auf der Oberfläche des Halbleiterchips31 aufgetragen. Anschließend wird Drahtbonden ausgeführt, um die Innenleiter34b elektrisch mit dem zugehörigen Bondflecken des Chips15 über Drähte35 zu verbinden. - Anschließend an das Drahtbonden wird ein Gießvorgang ausgeführt, um einen vorgegebenen Teil einschließlich des Halbleiterchips
31 , des Isolierfilms33 und der Innenleiter34b mit einer Epoxid-Gießverbindung zu vergießen, d. h., daß der den Chip31 tragende Leiterrahmen34 in einem (nicht dargestellten) Gießwerkzeug positioniert wird. Dabei stehen die Außenleiter34c des Leiterrahmens34 nach außen über die Gießform über. Die Epoxid-Gießverbindung wird in einen Gießhohlraum der Gießform eingefüllt, wodurch ein vorgegebener Teil vergossen wird, um den Gehäusekörper36 zu bilden. - Anschließend wird ein Beschneidungsvorgang ausgeführt, um die Stützstäbe
34d und die Haltestäbe34f zu entfernen. Anschließend werden die Außenleiter34c in J-Form gebogen. Dadurch wird eine Single-in-line-LOC-Baueinheit erhalten. - Eine derartige LOC-Baueinheit hat den Vorteil, daß die Fläche vergrößert ist, die von den Innenleitern
34b innerhalb des Gehäuses eingenommen wird, was dadurch erfolgt, daß die Innenleiter34b des Leiterrahmens34 über einen aktiven Bereich des Halbleiterchips31 überstehen und elektrisch mit diesem über die Drähte35 verbunden sind. - Jedoch erfordert dieser Typ von LOC-Baueinheit die Verwendung eines Polymeren als nichtleitendem Material zum Isolie ren des Halbleiterchips
31 von den Innenleitern34b des Leiterrahmens34 . Das Polymer ist zwischen dem Halbleiterchip31 und den Innenleitern34b des Leiterrahmens34 vorhanden. Die Verwendung des Polymeren führt zur Schwierigkeit, daß die Bondkräfte zwischen dem Polymeren und dem Leiterrahmen34 sowie zwischen dem Leiterrahmen34 und dem Gehäusekörper36 aus der Epoxid-Gießverbindung verringert werden. Eine weitere Schwierigkeit besteht dahingehend, daß unerwünschte parasitäre Kapazitäten zwischen jedem Innenleiter34b des Leiterrahmens34 und einer Schaltung des Halbleiterchips31 auftreten können, der unterhalb der Innenleiter34b angeordnet ist. - Derartige parasitäre Kapazitäten, wie sie durch Drahtbonden zwischen dem Halbleiterchip
31 und jedem Innenleiter34b des Leiterrahmens34 , die sich an der Oberfläche des Halbleiterchips31 erstrecken, erzeugt werden, können dadurch verhindert werden, daß die Polymerschicht so dick ausgebildet wird, daß der Halbleiterchip31 perfekt von den Innenleitern34b isoliert wird. Ein Zunehmen der Dicke der Poly merschicht bewirkt jedoch eine zunehmende Dicke der gesamten Speicher-IC-Baueinheit. Infolgedessen ist es nicht möglich, laminierte Baueinheiten zu erzeugen. - Die
EP 0 501 830 A2 zeigt einen Lead-Frame für ein Gehäuse für einen Halbleiterchip. Der Halbleiterchip weist Bondpads auf, die in der Mitte des Chips angeordnet sind, wobei rechts und links neben der Reihe der Bondpads ein Spannungsversorgungsbus angeordnet ist. Die Bondpads werden mit inneren Leitungsfingern über Bonddrähte verbunden, wobei die Bonddrähte über die Busleitungen herübergeführt werden müssen. Um einen Kurzschluss zwischen dem Spannungsversorgungsbus und den inneren Leiterfingern zu vermeiden, weist der Spannungsversorgungsbus an seinen seitlichen Rändern jeweils einen dielektrischen Streifen aus Polyimid oder nichtleitfähigem Liquid auf. Die Oberfläche des Leiters des Spannungsversorgungsbuses ist in Längsausdehnung des Spannungsversorgungsbus abgestuft. - Die
JP 02113544 A - Die
US 4,003,073 beschreibt einen Halbleiterchip mit einem Metallrahmen, der Bondpads aufweist, die direkt mit dem Halbleiterchip kontaktiert werden. Dabei ist die Rückseite des Halbleiterchips mit einer rauhen Oberfläche versehen. - Der Erfindung liegt die Aufgabe zugrunde, eine LOC-Baueinheit anzugeben, die dazu in der Lage ist, nicht nur zu verhindern, daß parasitäre Kapazitäten beim Verringern der Dicke eines Isolierfilms ansteigen, sondern bei dem auch die Verbindungskräfte zwischen dem isolierenden Film und dem Leiterrahmen sowie zwischen dem isolierenden Film und dem Gehäusekörper aus der Epoxid-Gießverbindung erhöht sind. Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein Verfahren zum Herstellen einer LOC-Baueinheit anzugeben.
- Die erfindungsgemäße Baueinheit mit Leitern auf einem Chip ist durch die Merkmale von Anspruch 1 gegeben. Das erfindungsgemäße Verfahren zum Herstellen einer Baueinheit mit Leitern auf einem Chip ist durch die Merkmale von Anspruch 5 gegeben.
- Die vorigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen noch besser verständlich. Die Zeichnungen stellen folgendes dar.
-
1 ist ein Querschnitt durch eine LOC-Baueinheit gemäß einem ersten Ausführungsbeispiel der Erfindung; -
2A bis2C sind teilweise vergrößerte Darstellungen eines Bauteilbereichs, der dem Bereich "A" in1 entspricht, und sie veranschaulichen verschiedene Beispiele für die elektrische Verbindung zwischen dem Halbleiterchip und den Innenleitern; -
3 ist eine Draufsicht auf einen Leiterrahmen für die LOC-Baueinheit gemäß dem ersten Ausführungsbeispiel der Erfindung; -
4 ist eine Draufsicht zum Veranschaulichen eines Lötprozesses bei einem erfindungsgemäßen Verfahren zum Herstellen einer LOC-Baueinheit; -
5 ist ein Querschnitt durch eine LOC-Baueinheit gemäß einem zweiten Ausführungsbeispiel der Erfindung; -
6 ist ein Querschnitt durch eine Baueinheit für einen allgemeinen Speicher-IC; -
7 ist eine Draufsicht auf einen Leiterrahmen für die in6 dargestellte Speicher-IC-Baueinheit; -
8 ist ein Querschnitt durch eine herkömmliche LOC-Baueinheit; und -
9 ist eine Draufsicht auf einen Leiterrahmen für die in8 dargestellte herkömmliche LOC-Baueinheit. - Unter Bezugnahme auf
1 wird nun eine LOC-Baueinheit gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben. - Wie in
1 dargestellt, weist die LOC-Baueinheit einen Halbleiterchip51 mit mehreren Bondflecken52 auf, die in einer Reihe im mittleren Bereich auf der Oberfläche des Halbleiterchips51 angeordnet sind. Ein isolierender Film53 ist auf der Oberfläche des Halbleiterchips51 mit Ausnahme der Oberflächenbereiche aufgebracht, die den Bondflecken52 entsprechen, d. h. in den beiden Seitenbereichen auf der Oberfläche des Halbleiterchips51 . Die LOC-Baueinheit weist auch einen Leiterrahmen54 mit einem Paddel54a , mehreren Innenleitern54b und mehreren Außenleitern54c auf. Jeder Bondfleck52 des Halbleiterchips51 ist an seiner Oberfläche mit Lötmittel55 versehen. Jeder Innenleiter54b des Leiterrahmens54 erstreckt sich in solcher Weise bis über die Oberfläche des Halbleiterchips51 , daß sein eines Ende über dieser Oberfläche liegt und dieses Ende mit dem Halbleiterchip51 über das Lötmittel55 auf jedem Bondfleck52 elektrisch verbunden ist. Ein Gehäusekörper56 , der unter Verwendung einer Epoxid-Gießverbindung angegossen ist, ist vorhanden, um den Halbleiterchip51 , die Innenleiter54b des Leiterrahmens54 und den isolierenden Film53 einzuschließen. - Gemäß der vorliegenden Erfindung sind mehrere winzige Vorsprünge
57 an beiden Seitenbereichen der Oberfläche des Halbleiterchips51 vorhanden. Andererseits weist der isolierende Film53 an seiner Ober- und Unterseite gerändelte Flächen auf. Ähnlich ist jeder Innenleiter54b an seiner Ober- und Unterseite mit gerändelten Oberflächen versehen. - Gemäß der vorliegenden Erfindung weist der isolierende Film
53 , der zum Isolieren des Halbleiterchips51 gegenüber den Innenleitern54b dient, einen Fluorethylenfilm mit einer spezifischen induktiven Kapazität von 2,0 bis 2,2 auf, was im Gegensatz zu herkömmlichen Fällen steht, die einen Polyimidfilm mit einer spezifischen induktiven Kapazität von 3,5 verwenden. Durch Verwenden des Fluorethylenfilms mit der niedrigeren spezifischen induktiven Kapazität kann der isolierende Film53 um etwa 44 % in der Dicke verringert werden, ohne daß die parasitären Kapazitäten größer werden, die zwischen dem Halbleiterchip51 und jedem der Innenleiter54b auftreten. D. h., daß die erfindungsgemäße LOC-Baueinheit einen isolierenden Fluorethylenfilm aufweist, dessen Dicke um etwa 60 μm bis etwa 70 μm kleiner ist als die Dicke von isolierenden Polyimidfilmen bei herkömmlichen Baueinheiten mit etwa 100 μm. - Obwohl ein derartiger Fluorethylenfilm einen Vorteil hinsichtlich der Dickenverringerung des isolierenden Films
53 wegen seiner niedrigeren spezifischen induktiven Kapazität mit sich bringt, hat er den Nachteil, daß seine Hafteigenschaft sehr schlecht ist. Gemäß der vorliegenden Erfindung wird dieses Problem durch die gerändelten Oberflächen gelöst, die an der jeweiligen Ober- und Unterseite des isolie renden Films53 bzw. der Innenleiter54b vorhanden sind. - Diese gerändelten Oberflächen verbessern die Haftkräfte zwischen dem Halbleiterchip
51 und jedem Innenleiter54b sowie zwischen jedem Innenleiter54b und dem aus der Epoxid-Gießverbindung hergestellten Gehäusekörper56 . Die Kontaktfläche zwischen den vorstehend genannten Teilen kann dadurch erhöht werden, daß mehrere gleichmäßig beabstandete Löcher in jedem Innenleiter54b ausgebildet werden und jeder so perforierte Innenleiter mit Epoxidharz eingegossen wird. - In Verbindung mit den
1 bis4 wird nun ein Verfahren zum Herstellen der LOC-Baueinheit mit dem vorstehend angegebenen Aufbau angegeben. - Gemäß diesem Verfahren wird zunächst. ein Leiterrahmen
54 mit dem in3 dargestellten Aufbau hergestellt. Wie in3 gezeigt, weist der Leiterrahmen54 mehrere Innenleiter54b auf, die sich in Längsrichtung so erstrecken, daß ihr jeweiliges eines Ende auf der Oberfläche des Halbleiterchips51 positioniert ist, in ähnlicher Weise wie beim Leiterrahmen der herkömmlichen LOC-Baueinheit gemäß9 . Jedoch weist jeder Innenleiter54b des Leiterrahmens54 für die LOC-Baueinheit einen Aufbau dahingehend auf, daß sein mit jedem jeweiligen Bondfleck52 des Halbleiterchips51 zu verbindender Bereich weniger breit ist als der Bereich, der mit jedem zugehörigen Außenleiter54c zu verbinden ist. - Das Bezugszeichen
54d bezeichnet Stützstäbe,54e Seitenschienen,54f Haltestäbe und54g Rastlöcher. - Nach dem Herstellen des Leiterrahmens
54 wird ein Druckbondvorgang ausgeführt, um den Halbleiterchip51 am Paddel54a des Leiterrahmens54 zu befestigen. - Anschließend werden mehrere winzige Vorsprünge
57 an der Oberfläche des Halbleiterchips51 ausgebildet, der mehrere Bondflecken52 entlang einer Linie aufweist. Das Ausbilden der winzigen Vorsprünge57 wird dadurch erzielt, daß eine Schicht aus Si3N4 oder SiO2 über beiden Seitenbereichen der Oberfläche des Halbleiterchips51 mit Ausnahme der Bereiche aufgebracht wird, in denen die Bondflecken52 ausgebildet sind. Das Aufbringen erfolgt mit Hilfe von HF-Sputtern bei niedriger Temperatur, um eine Dicke von etwa 40 nm bis etwa 50 nm zu erzielen. - Über beiden Seitenbereichen der Oberfläche des Halbleiterchips
51 mit den winzigen Vorsprüngen57 wird ein isolierender Film53 aufgetragen, der aus einem Fluorethylenfilm mit gerändelten Oberflächen besteht. Die Ober- und die Unterseite jedes Innenleiters54b wird dann mit gerändelten Oberflächen versehen, von denen eine in Kontakt mit der zugehörigen gerändelten Oberfläche des isolierenden Films53 steht. - Das Ausbilden der gerändelten Oberflächen an den Innenleitern
54b des Leiterrahmens54 kann dadurch erfolgen, daß die Innenleiter54b zwischen Walzen mit jeweils gerändelter Außenfläche durchgezogen werden oder daß eine knöllchenförmige oder dendritische Schicht auf die Oberflächen der Innenleiter54b durch Elektroplattieren mit einem Strom hoher Dichte mit nicht weniger als 100 mA/cm2 aufgetragen wird. - Anschließend an die Ausbildung der gerändelten Oberflächen an den Innenleitern
54b wird ein Lötmittel55 auf jeden Bondfleck52 des Halbleiterchips51 aufgetragen. Anschließend wird ein Lötprozeß ausgeführt, um jeden Innenleiter54b des Leiterrahmens54 mit jedem zugehörigen Bondfleck52 mittels des zugehörigen Lötmittels55 zu verbinden, wodurch eine elektrische Verbindung zwischen dem Halbleiterchip51 und jedem Innenleiter54b hergestellt wird. - Wie in
3 dargestellt, weist jeder Innneleiter54b des Leiterrahmens54 einen solchen Aufbau auf, daß sein mit jedem jeweiligen Bondfleck52 des Halbleiterchips51 verbundener Bereich eine kleinere Breite aufweist als sein Bereich, der mit jedem zugehörigen Außenleiter54c verbunden ist. Mit diesem Aufbau sind die Innenleiter54b alternierend nach dem Löten mit den Lötmittelstellen55 verbunden und dadurch elektrisch an den Halbleiterchip51 angeschlossen. Aufgrund dieser Anordnung kann die Gesamtdicke der Baueinheit wirkungsvoll verringert werden. - Die elektrische Verbindung zwischen dem Halbleiterchip
51 und den Innenleitern54b kann dadurch erzielt werden, daß ein Drahtbondverfahren mit allgemein verwendeten Drähten58 eingesetzt wird, wie in2a dargestellt. Zum Verringern der Gesamtdicke der Baueinheit können die Innenleiter54b jedoch direkt mit den Bondflecken52 unter Verwendung eines automatischen Band-Bondverfahrens oder eines C-4-Bondverfahrens verbunden werden, wie durch die2b bzw.2c veranschaulicht. - Anschließend wird ein vorgegebener Teil der Baueinheit einschließlich des Halbleiterchips
51 und der Innenleiter54b mit einer Epoxid-Gießverbindung vergossen, um einen Gehäusekörper56 zu bilden. Die sich ergebende Baueinheit wird einem Beschneidungsvorgang und einem Biegevorgang unterzogen. Dadurch wird eine Single-in-line-LOC-Baueinheit erhalten. -
5 veranschaulicht einen Aufbau einer LOC-Baueinheit gemäß einem zweiten Ausführungsbeispiel der Erfindung. - Die in
5 dargestellte LOC-Baueinheit weist denselben Aufbau wie die LOC-Baueinheit von1 auf, mit der Ausnahme, daß ein Leiterrahmen mit Innenleitern54b und Außen leitern54c vorhanden ist, die getrennt von den zugehörigen Innenleitern54b ausgebildet sind. In diesem Fall sind die Innenleiter54b mit den zugehörigen Außenleitern54c über ein Lötmittel verbunden. - Wie aus der vorstehenden Beschreibung ersichtlich ist, verwendet die vorliegende Erfindung einen Fluorethylenfilm mit niedriger spezifischer induktiver Kapazität als Polymerfilm zum Isolieren eines Halbleiterchips von den Innenleitern eines Leiterrahmens, was im Gegensatz zu herkömmlichen Fällen steht, wo ein Polyimidfilm mit hoher spezifischer induktiver Kapazität verwendet wird. Demgemäß ist es möglich, die Dicke des Polymerfilms zu verkleinern. Gemäß der vorliegenden Erfindung werden gerändelte Oberflächen an den oberen und unteren Verbindungsflächen des Polymerfilms und der Innenleiter des Leiterrahmens ausgebildet, während eine Mehrzahl winziger Vorsprünge an der oberen Verbindungsfläche des Halbleiterchips ausgebildet wird. Durch diese gerändelten Oberflächen und die winzigen Vorsprünge können Schwierigkeiten umgangen werden, die in bezug auf die Verbindungsstärke zwischen den Innenleitern und dem Polymerfilm aufgrund der Verwendung des Fluorethylenfilms entstehen. Es ist auch möglich, die Dicke des Polymerfilms zu verringern und ein Erhöhen der parasitären Kapazitäten zu verhindern. Dadurch wird ein Laminieren von Baueinheiten unterstützt.
Claims (14)
- Baueinheit mit Leitern auf einem Chip (LOC = Lead on Chip) mit – einem Halbleiterchip (
51 ) mit mehreren Bondflecken (52 ), die in einer Reihe im mittleren Bereich der Oberfläche des Halbleiterchips (51 ) angeordnet sind; – einem isolierenden Film (53 ), der an beiden Seitenbereichen der Oberfläche des Halbleiterchips ausgebildet ist; – mehreren Innenleitern (54b ), von denen jeder mit dem jeweiligen entsprechenden Bondfleck (52 ) des Halbleiterchips (51 ) elektrisch verbunden ist; – einem Gehäusekörper (56 ), der den Halbleiterchip (51 ), den isolierenden Film (53 ) und den Innenleiter (54b ) umgibt; und – mehreren Aussenleitern (54c ), von denen sich jeder von einem zugehörigen Innenleiter (54b ) aus erstreckt und zum Anschluss an ein äusseres Element ausserhalb des Gehäusekörpers (56 ) dient; – der isolierende Film (53 ), zwischen den Innenleitern (54b ) und dem Halbleiterchip (51 ) auf beiden Seitenbereichen auf der Oberfläche des Halbleiterchips (51 ) aufgebracht ist; und – die Innenleiter (54b ) direkt mit den Bondflecken (52 ) verbunden sind; – der Halbleiterchip (51 ) eine durch HF-Sputtern gebildete Rauheit aus vielen Vorsprüngen (57 ) aufweist, die in beiden Seitenbereichen auf seiner Oberfläche ausgebildet sind; – der isolierende Film (53 ) an seiner Ober- und Unterseite mit gerändelten Oberflächen ausgebildet ist; und – jeder der Innenleiter (54b ) an seiner Ober- und Unterseite eine gerändelte Oberfläche aufweist. - Baueinheit nach Anspruch 1, dadurch gekennzeichnet, dass der isolierende Film (
53 ) ein Fluorethylenfilm ist. - Baueinheit nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der isolierende Film (
53 ) eine Dicke von 60 μm bis 70 μm aufweist. - Baueinheit nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Gehäusekörper (
56 ) aus einer Epoxid-Giessverbindung besteht. - Baueinheit nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Aussenleiter (
54c ) getrennt von den Innenleitern (54b ) ausgebildet sind. - Baueinheit nach Anspruch 5, dadurch gekennzeichnet, dass die Aussenleiter (
54c ) mit einem jeweils zugehörigen Innenleiter (54b ) verlötet sind. - Verfahren zum Herstellen einer Baueinheit mit Leitern auf einem Chip, mit folgenden Schritten: a) Herstellen eines Leiterrahmens (
54 ) mit einem Paddel (54a ), mehreren Innenleitern (54b ) und mehreren Aussenleitern (54c ), von denen sich jeder von einem zugehörigen Innenleiter (54b ) aus erstreckt; b) Druckbonden eines Halbleiterchips (51 ) auf das Paddel (54a ) des Leiterrah mens (54 ), wobei der Halbleiterchip (51 ) mehrere Bondflecken (52 ) aufweist, die in einer Linie im mittleren Bereich der Oberfläche des Halbleiterchips (51 ) ausgebildet sind; c) Ausbilden eines isolierenden Films (53 ) auf der Oberfläche des Halbleiterchips (51 ); d) Ausbilden von Lötstellen an jedem Bondfleck (52 ) des Halbleiterchips (51 ); e) Vergiessen eines vorgegebenen Teils einschliesslich des Halbleiterchips (51 ), des isolierenden Films (53 ) und der Innenleiter (54b ), um einen Gehäusekörper (56 ) zu bilden; und f) Beschneiden des Leiterrahmens (54 ) und Formen des Gehäusekörpers (56 ) wobei jeder Innenleiter (54b ) zwischen den Schritten d) und e) an den jeweils zugehörigen Lötfleck angelötet wird, um die Innenleiter (54b ) elektrisch mit dem Halbleiterchip (51 ) zu verbinden; und – zwischen den Schritten b) und c) durch HF-Sputtern eine Rauheit aus mehreren Vorsprüngen (57 ) auf den beiden Seitenbereichen an den Oberflächen des Halbleiterchips (51 ) mit Ausnahme des Bereichs mit den Bondflecken (52 ) ausgebildet wird; und – der isolierende Film (53 ) an der Vorsprünge (57 ) tragenden Oberfläche mit gerändelten Flächen an seiner Ober- und Unterseite ausgebildet wird; und – die Innenleiter (54b ) mit gerändelten Oberflächen ausgebildet werden, wobei eine der gerändelten Oberflächen jedes Innenleiters (54b ) in Berührung mit der oberen gerändelten Oberfläche des isolierenden Films (53 ) steht. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die mehreren winzigen Vorsprünge durch ein HF-Sputterverfahren bei niedriger Temperatur erzeugt werden.
- Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Vorsprünge (
57 ) aus Si3N4 oder SiO2 hergestellt werden. - Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die winzigen Vorsprünge (
57 ) mit einer Dicke von 40 nm bis 50 nm ausgebildet werden. - Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Innenleiter einen solchen Aufbau aufweisen, da derjenige Bereich jedes Innenleiters, der mit einem zugehörigen Bondflecken des Halbleiterchips verbunden ist, eine kleinere Breite aufweist als derjenige Bereich, der mit dem zugehörigen Aussenleiter verbunden ist, wodurch jeweilige Bondflecken alternierend angeschlossen sind.
- Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass die gerändelten Oberflächen der Innenleiter unter Verwendung von Walzen mit gerändelter Aussenfläche erzeugt werden.
- Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass die gerändelten Oberflächen der Innenleiter durch Elektroplattieren bei hoher Stromdichte oder durch Beschichten mit einer knöllchenförmigen oder dendritischen Schicht auf die Oberflächen jedes Innenleiters erzeugt werden.
- Verfahren nach einem der Ansprüche 7 bis 13, dadurch gekennzeichnet, dass bei einem Leiterrahmen mit voneinander getrennten Aussen- und Innenleitern nach dem Schritt f) ein Lötschritt ausgeführt wird, bei dem dasjenige Ende jedes Innenleiters, das nicht mit einem Lötfleck auf den Halbleiterchip verlötet ist, mit dem zugehörigen Aussenleiter verlötet wird, um jeden Innenleiter mit dem jeweils zugehörigen Aussenleiter elektrisch zu verbinden.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910015863A KR940006083B1 (ko) | 1991-09-11 | 1991-09-11 | Loc 패키지 및 그 제조방법 |
KR15863/91 | 1991-09-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4230187A1 DE4230187A1 (de) | 1993-03-18 |
DE4230187B4 true DE4230187B4 (de) | 2007-02-01 |
Family
ID=19319826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4230187A Expired - Fee Related DE4230187B4 (de) | 1991-09-11 | 1992-09-09 | Baueinheit mit Speicher-IC, sowie Verfahren zum Herstellen einer solchen Baueinheit |
Country Status (5)
Country | Link |
---|---|
US (2) | US5742096A (de) |
JP (1) | JP3121450B2 (de) |
KR (1) | KR940006083B1 (de) |
DE (1) | DE4230187B4 (de) |
TW (1) | TW301045B (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1992-09-11 JP JP04243295A patent/JP3121450B2/ja not_active Expired - Fee Related
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