DE19716668C2 - Halbleiterchip-Stapelgehäuse mit untenliegenden Zuleitungen - Google Patents

Halbleiterchip-Stapelgehäuse mit untenliegenden Zuleitungen

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Description

Die vorliegende Erfindung betrifft ein Halbleiterchip­ gehäuse und besonders ein Halbleiterchip-Stapelgehäuse mit untenliegenden Zuleitungen zum Zusammenfassen eines Paars von separaten Chips in einem einzelnen Gehäuse unter Vermei­ dung eines Draht-Bondprozesses und zur Erleichterung von dessen Herstellung.
In einem SOJ-Halbleiterchipgehäuse (small outline J- Lead bzw. kleine Bauform, J-förmige Zuleitungen), das als ein übliches aus einer Vielzahl von Halbleitergehäusen dient, wird ein Halbleiterchip mit isolierendem Band oder einer Paste auf einem Paddel von dessen Zuleitungsrahmen angebracht. Eine Vielzahl von Kontaktflecken des Chips wer­ den über metallische Drähte elektrisch mit entsprechenden inneren Zuleitungen des Zuleitungsrahmens verbunden, gefolgt von einem Harz-Vergußprozeß. Dann werden vom Gehäusekörper aus verlaufende äußere Zuleitungen jeweils als ein "J" ge­ formt und dadurch das Chipgehäuse fertiggestellt.
Das so aufgebaute herkömmliche SOJ-Halbleiterchip­ gehäuse muß für seine industrielle Anwendung einen Test seiner elektrischen Eigenschaften durchlaufen, für den das Gehäuse auf oder in einem Überprüfungs-Substrat angebracht wird. Dort werden die erforderlichen Betriebsparameter über­ prüft und eingestellt.
Das oben beschriebene herkömmliche Chipgehäuse hat jedoch einen Nachteil, der darin besteht, daß die durch die von jeder Seite des Gehäusekörpers aus verlaufenden äußeren Zuleitungen verursachte, auf dem Substrat eingenommene er­ höhte Gehäusefläche zu einer Ausbeuteverringerung beim Knic­ ken der äußeren Zuleitungen führt.
Aus der DE 195 07 573 A1 ist ein Halbleiterchip- Stapelgehäuse bekannt, das einen Zuleitungsrahmen mit einem Halbleiterchip aufweist, bei dem zweite Zuleitungen nach oben verlaufen und bei dem Teile der zweiten Zuleitungen freiliegen.
Aus der EP 0 630 047 A1 und der US 5,530,292 ist es bekannt, einen ersten und einen zweiten Zuleitungsrahmen entgegengesetzt zueinander zu stapeln.
Das dem Abtretungsempfänger am 27. Juni 1995 erteilte U. S. Patent Nr. 5,428,248 richtete sich auf das Überwinden des obigen Nachteils und das patentierte Chipgehäuse wird als BLP (bottom lead semiconductor package bzw. Halbleiter­ gehäuse mit untenliegenden Zuleitungen) bezeichnet, das gegenwärtig in der Massenproduktion ist.
Mit Bezug auf Fig. 1 enthält das herkömmliche Halblei­ tergehäuse mit untenliegenden Zuleitungen: einen Zuleitungs­ rahmen (2) mit einer Vielzahl von Substrat-Anschlußleitungen (2a), jede zur Verbindung mit einem Substrat (nicht ge­ zeigt), und eine Vielzahl von Chip-Anschlußleitungen (2b), die von entsprechenden Substrat-Anschlußleitungen (2a) aus nach oben verlaufen; einen mit einem Klebstoff (3) an jeder von den Substrat-Anschlußleitungen (2a) befestigten Halblei­ terchip (1); und eine Vielzahl von metallischen Drähten (4) zum elektrischen Verbinden jedes von Chip-Kontaktflecken (1a) mit einer entsprechenden Chip-Anschlußleitung (2b) des Zuleitungsrahmens (2). Ein bestimmter Bereich, der die Dräh­ te (4), den Chip (1), den Zuleitungsrahmen (2) und die Zu­ leitungen (2a, 2b) enthält, wird mit einem Preßharz (5) ver­ gossen, um dadurch einen Gehäusekörper zu formen, der die untere Oberfläche jeder Substrat-Anschlußleitung (2a) nach unten freiliegen lässt.
Das so aufgebaute herkömmliche Halbleitergehäuse mit untenliegenden Zuleitungen verringert die auf dem Substrat eingenommene Fläche und verhindert eine Beschädigung der äußeren Zuleitungen.
Die Chip-Kontaktflecken (1a) werden jedoch über die metallischen Drähte (4) elektrisch mit den entsprechenden Chip-Anschlußleitungen (2b) verbunden, so daß wegen der sich aus den metallischen Drähten ergebenden Höhenzunahme des Gehäuses eine Beschränkung dafür, das Chipgehäuse dünner zu machen, vorhanden ist.
Da im Chipgehäuse nur ein einzelner Chip angebracht wird, sind mehrlagige Gehäuse ferner schwierig herzustellen, wodurch eine Integration in großem Maßstab beschränkt wird.
Außerdem ist der Verbindungszustand der Zuleitungen schwierig zu testen.
Es ist deshalb Ziel der vorliegenden Erfindung, ein Halbleiterchip-Stapelgehäuse mit untenliegenden Zuleitungen bereitzustellen, das es ermöglicht, ein Chipgehäuse dünner zu machen und eine höhere Integration erlaubt, und das Tests von Zuleitungsanschlüssen erleichtert, wenn das Gehäuse auf einem Substrat angebracht ist.
Um dies zu erreichen, wird ein Halbleiterchip- Stapelgehäuse mit den Merkmalen des Anspruchs 1 vorgeschla­ gen.
Fig. 1 ist eine Schnittansicht eines herkömmlichen Halbleitergehäuses mit untenliegenden Zuleitungen;
Fig. 2A bis 2D sind Schnittansichten, die Herstel­ lungsschritte für ein Halbleitergehäuse mit untenliegenden Zuleitungen gemäß einer ersten Ausführungsform der vorlie­ genden Erfindung zeigen; und
Fig. 3 ist eine Schnittansicht eines Halbleitergehäu­ ses mit untenliegenden Zuleitungen gemäß einer zweiten Aus­ führungsform der Erfindung.
Das Halbleitergehäuse mit untenliegenden Zuleitungen gemäß der vorliegenden Erfindung wird nun mit Bezug auf die beigefügten Zeichnungen beschrieben.
Als erstes wird wie in Fig. 2A gezeigt ein Zuleitungs­ rahmen (10) mit einer Vielzahl von ersten Zuleitungen (10a), von denen jede mit einem Substrat (nicht gezeigt) verbunden wird, und einer Vielzahl von zweiten Zuleitungen (10b), die jeweils von jeder ersten Zuleitung (10a) aus nach oben ver­ laufen, bereitgestellt. Von der oberen Oberfläche jeder ersten Zuleitung (10a) aus verläuft ein Vorsprung (11), der in Größe und Ort einem Chip-Kontaktfleck (13a) eines Chips (13) entspricht, der später darauf bereitgestellt wird. Eine Lötpaste (12) wird auf jeden der Vorsprünge (11) plattiert, wobei eine obere Oberfläche der Lote (12) den in einer unte­ ren Oberfläche des Chips (13), auf dessen unterer Oberfläche abgesehen von den Chip-Kontaktflecken (13a) eine Polyamid­ schicht (14) geformt ist, bereitgestellten Kontaktflecken (13a) entspricht. Das bedeutet, die Vorsprünge (11), auf denen jeweils ein Lot (12) umgebend plattiert ist, werden so ausgerichtet, daß sie in die entsprechende, im Polyamid (14) so geformte Öffnung eingesetzt werden. Danach wird das Lot (12) durch Heizen geschmolzen und gehärtet und die Chip- Kontaktflecke (13a) in der unteren Oberfläche des Chips (13) werden an den entsprechenden Loten (12) befestigt, wodurch elektrische Signale von/zu jedem Chip-Kontaktfleck (13a) zu/von der entsprechenden ersten Zuleitung (10a) übertragen werden können. Der gesamte in Fig. 2A gezeigte Körper wird in der folgenden Beschreibung als ein erster Körper (20) bezeichnet.
Der erste, mit einem Substrat (nicht gezeigt) verbunde­ ne Körper (20) enthält: den Zuleitungsrahmen (10) mit den ersten Zuleitungen (10a), bei denen von der oberen Oberflä­ che von jeder von diesen aus ein Vorsprung (11) nach oben verläuft, und die zweiten Zuleitungen (10b) die von den ersten Zuleitungen (10a) aus nach oben verlaufen; die umge­ bend auf Vorsprünge (11) plattierten Lote (12); und den Halbleiterchip (13), dessen untere Oberfläche auf den Loten (12) ausgerichtet ist, an denen jeweils ein Chip-Kontakt­ fleck (13a) in der unteren Oberfläche des Chips (13) befe­ stigt wird.
Wie in Fig. 2B gezeigt wird der erste Körper (20) von Fig. 2A entgegengesetzt auf einen zweiten Körper (20') ge­ stapelt, der denselben Aufbau wie der erste Körper (20) hat, so daß der erste und der zweite Körper (20, 20') vertikal symmetrisch sind. Die oberen Oberflächen der Körper (20; 20') werden durch einen Klebstoff (30) aneinander befestigt. Als Klebstoff (30) wird entweder ein leitender Klebstoff wie das Lot (12) oder ein isolierender Klebstoff wie beispiels­ weise Polyamid verwendet. Um die zweiten Zuleitungen (10b) des ersten Körpers (20) mit entsprechenden zweiten Zuleitun­ gen (10b') des zweiten Körpers (20') zu verbinden, wird ein leitender Klebstoff eingesetzt, wohingegen ein isolierender Klebstoff eingesetzt wird, um die jeweiligen zweiten Zulei­ tungen (10b, 10b') voneinander zu isolieren.
Das bedeutet, der isolierende Klebstoff wird dazu ver­ wendet, den Chips (13, 13') zu erlauben, jeweils getrennte Funktionen auszuführen, und der leitende Klebstoff wird eingesetzt, um den Chips (13, 13') zu erlauben, eine identi­ sche Funktion zu erfüllen.
Wie in Fig. 2C gezeigt, wird eine Vergußmasse (40) bereitgestellt, um das Innere des ersten und zweiten Körpers (20, 20') auszufüllen und die Chips (13, 13') zu umgeben und entsprechend das Äußere der Zuleitungsrahmen (10, 10') abzu­ dichten, jedoch den unteren Teil jeder ersten Zuleitung (10a, 10a') und den Endteil jeder zweiten Zuleitung (10b, 10b') nach außen freizulegen. Die Vergußmasse (40) besteht hier bevorzugt aus einem Epoxidharz.
Mit Bezug auf Fig. 2D wird eine Lotschicht (50) auf jede Oberfläche der nach außen freiliegenden Teile der ersten Zuleitungen (10a, 10a') und der zweiten Zuleitungen (10b, 10b') plattiert und es wird ein Abschneideprozeß durchge­ führt, um die nach außen freiliegenden zweiten Zuleitungen (10b, 10b') auf eine bestimmte Länge abzuschneiden, wodurch das Halbleiterchip-Stapelgehäuse mit untenliegenden Zulei­ tungen gemäß der vorliegenden Erfindung fertiggestellt wird.
Die Endteile der zweiten Zuleitungen (10b, 10b') ver­ laufen außerhalb der Vergußmasse (40), so daß, wenn das Chipgehäuse auf einem Substrat angebracht wird, die elektri­ sche Verbindung der ersten Zuleitungen (10a, 10a') und der Chips (13, 13') immer noch geeignet getestet werden kann.
Fig. 3 zeigt eine zweite Ausführungsform der vorlie­ genden Erfindung, bei der ein Paar Halbleiterchip-Stapel­ gehäuse (100, 101) mit untenliegenden Zuleitungen vertikal gestapelt ist. Die zweite Ausführungsform der Erfindung ist jedoch nicht auf eine derartige zweilagige Struktur be­ schränkt, sondern die Gehäuse können zu einem in mehreren Lagen gestapelten Gehäuse mit wenigstens zwei Lagen davon gestapelt werden. Das bedeutet, die ersten Zuleitungen (10a') des Gehäuses (100) werden an einem anderen Gehäuse (101) befestigt, das einen identischen Aufbau wie das Gehäu­ se (100) hat. Jedes der auf jede der nach außen freiliegenden Oberflächen der ersten Zuleitungen (10a, 10a') plattierten Lote (50) wird zur Befestigung der Reihe nach geschmolzen und gehärtet. Wird das Lot (50) nicht geschmolzen, wird eine als Ersatzklebstoff dienende Lotcreme dazu verwendet, die Zuleitungen (10a, 10a') fest aneinander zu befestigen. Das Klebstoffmaterial ist auch nicht auf Lot beschränkt, sondern es kann jede Art von leitendem Klebstoff, welche die Haft­ kraft verbessern kann, aufgebracht werden.
Wie oben beschrieben, ermöglicht das Halbleiterchip- Stapelgehäuse mit untenliegenden Zuleitungen gemäß der vor­ liegenden Erfindung, das Chipgehäuse viel dünner zu machen und höher zu integrieren.
Ferner erleichtert das Chip-Stapelgehäuse gemäß der vorliegenden Erfindung das Testen des Anschlusses der Zulei­ tungen, wenn das Chipgehäuse auf einem Substrat angebracht ist.

Claims (8)

1. Halbleiterchip-Stapelgehäuse mit untenliegenden Zuleitungen, das umfaßt:
einen ersten Körper (20) und einen zweiten Körper (20'), die entgegengesetzt zueinander gestapelt sind, wobei jeder von den Körpern (20, 20') einen Zuleitungsrahmen (10) mit ersten Zuleitungen (10a), bei denen von einer oberen Oberfläche von jeder von diesen aus ein Vorsprung (11) nach oben verläuft, und zweite Zuleitungen (10b), die von den ersten Zuleitungen (10a) aus nach oben verlaufen, ein umge­ bend auf jeden der Vorsprünge (11) plattiertes Lot (12), und einen Halbleiterchip (13) mit Chip-Kontaktflecken (13a) in einer unteren Oberfläche davon, die auf entsprechenden von den Loten (12) ausgerichtet sind, wobei an jedem Kontakt­ flecken (13a) in der unteren Oberfläche des Chips (13) eines der entsprechenden Lote (12) befestigt ist, enthält;
einen Klebstoff (30), der obere Oberflächen der zweiten Zuleitungen (10b, 10b') des ersten und zweiten Körpers (20, 20') aneinander befestigt;
eine Vergußmasse (40), die ein Inneres des ersten und zweiten Körpers (20, 20') ausfüllt, die Chips (13, 13') umgibt und ein Äußeres der Zuleitungsrahmen (10, 10') ab­ dichtet, jedoch einen unteren Teil jeder ersten Zuleitung (10a, 10a') und einen Endteil jeder zweiten Zuleitung (10b, 10b') nach außen freiliegen läßt.
2. Gehäuse nach Anspruch 1, bei dem der Klebstoff (30) aus einem leitenden Material gebildet ist.
3. Gehäuse nach Anspruch 2, bei dem das leitende Material aus Lot besteht.
4. Gehäuse nach Anspruch 1, bei dem der Klebstoff (30) aus einem isolierenden Material gebildet ist.
5. Gehäuse nach Anspruch 4, bei dem das isolierende Material aus Polyamid besteht.
6. Gehäuse nach Anspruch 1, bei dem jede Oberfläche der nach außen freiliegenden Teile der ersten Zuleitungen (10a, 10a') und zweiten Zuleitungen (10b, 10b') mit einer leitenden Schicht (50) plattiert ist.
7. Gehäuse nach Anspruch 1, bei dem auf der unteren Oberfläche jedes Halbleiterchips (13) eine Polyamidschicht (14) selektiv geformt ist, welche die Chip-Kontaktflecken (13a) in der unteren Oberfläche des Chips (13) frei­ liegen läßt.
8. Gehäuse nach Anspruch 1, bei dem die Vergußmasse (40) aus einem Epoxidharz besteht.
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