JPH06169052A - Locパッケージおよびその製造方法 - Google Patents
Locパッケージおよびその製造方法Info
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- JPH06169052A JPH06169052A JP4243295A JP24329592A JPH06169052A JP H06169052 A JPH06169052 A JP H06169052A JP 4243295 A JP4243295 A JP 4243295A JP 24329592 A JP24329592 A JP 24329592A JP H06169052 A JPH06169052 A JP H06169052A
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Abstract
(57)【要約】
【構成】絶縁層(53)とインナリード(54b)との
接触面、絶縁層(53)とパッケージ本体(56)との
接触面、半導体チップ(51)と絶縁層(53)との接
触面、インナリード(54b)とパッケージ本体(5
6)との接触面が凹凸であり、かつ、絶縁層(53)が
フルオロエチレン系フィルムからなる構成。 【効果】絶縁層、インナリード、パッケージ本体、半導
体チップ間の接着力を向上でき、また、絶縁層の厚さを
薄くするのが可能なので、パッケージの薄型化を図るこ
とができる。さらに、絶縁層の厚さが減少できるのみな
らず、寄生容量の増加を抑制できる。
接触面、絶縁層(53)とパッケージ本体(56)との
接触面、半導体チップ(51)と絶縁層(53)との接
触面、インナリード(54b)とパッケージ本体(5
6)との接触面が凹凸であり、かつ、絶縁層(53)が
フルオロエチレン系フィルムからなる構成。 【効果】絶縁層、インナリード、パッケージ本体、半導
体チップ間の接着力を向上でき、また、絶縁層の厚さを
薄くするのが可能なので、パッケージの薄型化を図るこ
とができる。さらに、絶縁層の厚さが減少できるのみな
らず、寄生容量の増加を抑制できる。
Description
【0001】
【産業上の利用分野】本発明は、LOC(リードオンチ
ップ)型のパッケージおよびその製造方法に係り、特
に、16メガ ダイナミックランダムアクセスメモリ
(DRAM)以後のメモリICのパッケージに使用され
るLOCパッケージおよびその製造方法に関する。
ップ)型のパッケージおよびその製造方法に係り、特
に、16メガ ダイナミックランダムアクセスメモリ
(DRAM)以後のメモリICのパッケージに使用され
るLOCパッケージおよびその製造方法に関する。
【0002】
【従来の技術】図6は、従来の一般のメモリICパッケ
ージおよびそのモールド成形用金型の断面図、図7は、
図6のメモリICパッケージ用リードフレームの平面図
である。
ージおよびそのモールド成形用金型の断面図、図7は、
図6のメモリICパッケージ用リードフレームの平面図
である。
【0003】ウエハからダイシングされたそれぞれの半
導体チップをパッケージするために、まず、リードフレ
ーム13が形成される。リードフレーム13は、図7に
示すように、ウエハからダイシングされたICチップを
取付けるためのパドル13aと、パッケージ本体内部で
半導体チップのパッドと電気的に接続されるインナリー
ド13bと、パッケージ本体外部において他の素子と電
気的に接続されるアウタリード13cと、各リードフレ
ーム13の形状を維持するためのサイドレール13d
と、2本のサイドレール13d間においてインナリード
13bおよびアウタリード13cが一定間隔を維持する
ように支持するダムバー13e、パドル13aをサイド
レール13d間において支持するサポートバー13f、
およびロッキングホール13gとからなる。
導体チップをパッケージするために、まず、リードフレ
ーム13が形成される。リードフレーム13は、図7に
示すように、ウエハからダイシングされたICチップを
取付けるためのパドル13aと、パッケージ本体内部で
半導体チップのパッドと電気的に接続されるインナリー
ド13bと、パッケージ本体外部において他の素子と電
気的に接続されるアウタリード13cと、各リードフレ
ーム13の形状を維持するためのサイドレール13d
と、2本のサイドレール13d間においてインナリード
13bおよびアウタリード13cが一定間隔を維持する
ように支持するダムバー13e、パドル13aをサイド
レール13d間において支持するサポートバー13f、
およびロッキングホール13gとからなる。
【0004】このような構造のリードフレーム13を形
成したあと、ダイボンディング工程を行なって、パドル
13a上に半導体チップ11を取り付ける。
成したあと、ダイボンディング工程を行なって、パドル
13a上に半導体チップ11を取り付ける。
【0005】その後、ワイヤボンディング工程を行なっ
て、半導体チップ11の上面に形成されたボンディング
用パッド12とインナリード13bとをワイヤ14を用
いて電気的に接続する。
て、半導体チップ11の上面に形成されたボンディング
用パッド12とインナリード13bとをワイヤ14を用
いて電気的に接続する。
【0006】このとき、ボンディング用パッド12は、
デュアルインライン型パッケージの場合には、半導体チ
ップ11の表面に2列に、シングルインライン型パッケ
ージの場合には1列にそれぞれ形成されている。図6、
図7に示したものは、デュアルインラインタイプパッケ
ージである。
デュアルインライン型パッケージの場合には、半導体チ
ップ11の表面に2列に、シングルインライン型パッケ
ージの場合には1列にそれぞれ形成されている。図6、
図7に示したものは、デュアルインラインタイプパッケ
ージである。
【0007】ダイボンディングおよびワイヤボンディン
グ工程を行なった後、リードフレーム13を所定の形状
のパッケージ形状を形成するための金型15内に設置し
た後、EMC(エポキシ モールディング コンパウン
ド)16を金型15の空間内に充填して半導体チップ1
1およびインナリード13bを含む所定の部分をモール
ディングする。
グ工程を行なった後、リードフレーム13を所定の形状
のパッケージ形状を形成するための金型15内に設置し
た後、EMC(エポキシ モールディング コンパウン
ド)16を金型15の空間内に充填して半導体チップ1
1およびインナリード13bを含む所定の部分をモール
ディングする。
【0008】モールディング工程後、ダムバー13eを
除去するトリミング工程を行ない、次いで、アウタリー
ド13cを所定の形状に整形するフォーミング工程を行
なうと、メモリICのパッケージが製造される。
除去するトリミング工程を行ない、次いで、アウタリー
ド13cを所定の形状に整形するフォーミング工程を行
なうと、メモリICのパッケージが製造される。
【0009】しかし、半導体素子の製造技術の発展によ
り、メモリICの容量が大容量化する傾向にあり、これ
により半導体パッケージに内蔵する半導体チップの大き
さも相対的に大きくなる。
り、メモリICの容量が大容量化する傾向にあり、これ
により半導体パッケージに内蔵する半導体チップの大き
さも相対的に大きくなる。
【0010】したがって、全体パッケージの全容積中の
半導体チップが占有する容積が徐々に増加し、パッケー
ジ全体が厚くなっているのが現状である。
半導体チップが占有する容積が徐々に増加し、パッケー
ジ全体が厚くなっているのが現状である。
【0011】このように、メモリIC全体のパッケージ
の容積中、半導体チップが占有する容積の比率が増加す
ることにより、パッケージのリードフレームを確実に配
置・固定することができる空間が小さくなる。このよう
な問題点を解決するために、リードフレームを半導体チ
ップ上に載置してパッケージングするLOC(リードオ
ンチップ)パッケージ技術が提案された。
の容積中、半導体チップが占有する容積の比率が増加す
ることにより、パッケージのリードフレームを確実に配
置・固定することができる空間が小さくなる。このよう
な問題点を解決するために、リードフレームを半導体チ
ップ上に載置してパッケージングするLOC(リードオ
ンチップ)パッケージ技術が提案された。
【0012】このようなLOCパッケージ技術は、米国
のIBMで1メガ DRAMに使用して以来、日本の日
立で4メガ DRAMに適用したことがあり、今後、1
6メガ DRAM等に使用される新しいパッケージ技術
である。
のIBMで1メガ DRAMに使用して以来、日本の日
立で4メガ DRAMに適用したことがあり、今後、1
6メガ DRAM等に使用される新しいパッケージ技術
である。
【0013】図8は、従来のLOCパッケージの断面
図、図9は、図8のLOCパッケージ用リードフレーム
の平面図である。
図、図9は、図8のLOCパッケージ用リードフレーム
の平面図である。
【0014】従来のLOCパッケージは、上面の中央部
にボンディング用パッド32が一列に配置され、リード
フレームのパドル34aに取り付けられている半導体チ
ップ31と、ボンディング用パッド32を除く半導体チ
ップ31の上面両側に形成され、半導体チップ31とリ
ードフレームのインナリード34bとを絶縁させるため
の絶縁層33と、一端が半導体チップ31の上部に位置
するように長く延長されてワイヤ35によって半導体チ
ップ31の各ボンディング用パッド32に電気的に接続
される複数のインナリード34bと、各インナリード3
4bの他端から延長されて外部で他の素子と電気的に接
続される「J」形状の複数のアウタリード34cと半導
体チップ31、絶縁層33およびインナリード34bを
囲むためのパッケージ本体36とからなる。
にボンディング用パッド32が一列に配置され、リード
フレームのパドル34aに取り付けられている半導体チ
ップ31と、ボンディング用パッド32を除く半導体チ
ップ31の上面両側に形成され、半導体チップ31とリ
ードフレームのインナリード34bとを絶縁させるため
の絶縁層33と、一端が半導体チップ31の上部に位置
するように長く延長されてワイヤ35によって半導体チ
ップ31の各ボンディング用パッド32に電気的に接続
される複数のインナリード34bと、各インナリード3
4bの他端から延長されて外部で他の素子と電気的に接
続される「J」形状の複数のアウタリード34cと半導
体チップ31、絶縁層33およびインナリード34bを
囲むためのパッケージ本体36とからなる。
【0015】図9に示すように、LOCパッケージ用リ
ードフレームは、図7と同様にパドル34a、インナリ
ード34b、アウタリード34c、サイドレール34
d、ダムバー34e、サポートバー34fおよびロッキ
ングホール34gとからなる。
ードフレームは、図7と同様にパドル34a、インナリ
ード34b、アウタリード34c、サイドレール34
d、ダムバー34e、サポートバー34fおよびロッキ
ングホール34gとからなる。
【0016】ただし、インナリード34bが、パドル1
3a上に取り付けられる半導体チップ31の上部表面に
位置するように充分に長く形成されている。
3a上に取り付けられる半導体チップ31の上部表面に
位置するように充分に長く形成されている。
【0017】このような構成のLOCパッケージの製造
工程を以下説明する。
工程を以下説明する。
【0018】図9に示すような構成のリードフレーム3
4を形成し、ダイボンディング工程を行なってリードフ
レーム34のパドル34a上にウエハからダイシングさ
れた半導体チップ31を取り付け、ボンディング用パッ
ド32を除く半導体チップ31の上面両側にポリイミド
等を一定の厚さで塗布して絶縁層33を形成し、ワイヤ
ボンディング工程を行なって半導体チップ31のボンデ
ィング用パッド32とリードフレーム34のインナリー
ド34bとをワイヤ35を用いて電気的に接続する。ワ
イヤボンディング工程を行なった後、モールディング工
程により、半導体チップ31、絶縁層33およびインナ
リード34bを含む所定の部分をEMCを用いてモール
ディングし、パッケージ本体36を形成する。
4を形成し、ダイボンディング工程を行なってリードフ
レーム34のパドル34a上にウエハからダイシングさ
れた半導体チップ31を取り付け、ボンディング用パッ
ド32を除く半導体チップ31の上面両側にポリイミド
等を一定の厚さで塗布して絶縁層33を形成し、ワイヤ
ボンディング工程を行なって半導体チップ31のボンデ
ィング用パッド32とリードフレーム34のインナリー
ド34bとをワイヤ35を用いて電気的に接続する。ワ
イヤボンディング工程を行なった後、モールディング工
程により、半導体チップ31、絶縁層33およびインナ
リード34bを含む所定の部分をEMCを用いてモール
ディングし、パッケージ本体36を形成する。
【0019】すなわち、半導体チップ31が載置された
リードフレーム34をアウタリード34cを除外して、
金型(図示せず)内に設置し、金型の空間内にEMCを
充填し、かつ、半導体チップ31およびインナリード3
4bを含む所定の部分をモールディングし、パッケージ
本体36とリードフレーム34とを一体化する。
リードフレーム34をアウタリード34cを除外して、
金型(図示せず)内に設置し、金型の空間内にEMCを
充填し、かつ、半導体チップ31およびインナリード3
4bを含む所定の部分をモールディングし、パッケージ
本体36とリードフレーム34とを一体化する。
【0020】次いで、ダムバー34eおよびサポートバ
ー34fを除去するトリミング工程、および露出された
アウタリード34cを「J」形状に折曲させるためのフ
ォーミング工程を行なうことにより、シングルインライ
ン型のLOCパッケージを製造する。
ー34fを除去するトリミング工程、および露出された
アウタリード34cを「J」形状に折曲させるためのフ
ォーミング工程を行なうことにより、シングルインライ
ン型のLOCパッケージを製造する。
【0021】上記LOCパッケージでは、リードフレー
ム34のインナリード34bを半導体チップ31のアク
ティブセル上まで引き上げ、ワイヤ35を用いて半導体
チップ31と電気的に接続させることにより、パッケー
ジ内部におけるリードフレーム34のインナリード34
bが占有する面積を増大できるという長所を有する。
ム34のインナリード34bを半導体チップ31のアク
ティブセル上まで引き上げ、ワイヤ35を用いて半導体
チップ31と電気的に接続させることにより、パッケー
ジ内部におけるリードフレーム34のインナリード34
bが占有する面積を増大できるという長所を有する。
【0022】
【発明が解決しようとする課題】しかし、上記LOCパ
ッケージは、リードフレーム34のインナリード34b
と半導体チップ31との間に、これらを絶縁させるため
の絶縁層33として、非電導物質である重合体(ポリマ
ー)を挿入する。しかし、これにより重合体からなる絶
縁層33とリードフレーム34、絶縁層33とパッケー
ジ本体56、および絶縁層33と半導体チップ31との
間の接着力が弱い問題がある。また、リードフレーム3
4の各インナリード34bおよびその下方に位置する半
導体チップ31の回路間に望ましくない寄生容量が生じ
る問題がある。
ッケージは、リードフレーム34のインナリード34b
と半導体チップ31との間に、これらを絶縁させるため
の絶縁層33として、非電導物質である重合体(ポリマ
ー)を挿入する。しかし、これにより重合体からなる絶
縁層33とリードフレーム34、絶縁層33とパッケー
ジ本体56、および絶縁層33と半導体チップ31との
間の接着力が弱い問題がある。また、リードフレーム3
4の各インナリード34bおよびその下方に位置する半
導体チップ31の回路間に望ましくない寄生容量が生じ
る問題がある。
【0023】一方、半導体チップ31の上部まで引き上
げたリードフレーム34のインナリード34bを半導体
チップ31にワイヤボンディングすることにより寄生容
量が生ずる問題を解決するために、重合体からなる絶縁
層33を厚肉に形成してインナリード34bと半導体チ
ップ31を完全に絶縁することも行なわれる。しかし、
絶縁層33を厚肉化するにしたがって、全体的にメモリ
ICのパッケージが厚肉化され、ICパッケージの薄型
化を達成できない問題があった。
げたリードフレーム34のインナリード34bを半導体
チップ31にワイヤボンディングすることにより寄生容
量が生ずる問題を解決するために、重合体からなる絶縁
層33を厚肉に形成してインナリード34bと半導体チ
ップ31を完全に絶縁することも行なわれる。しかし、
絶縁層33を厚肉化するにしたがって、全体的にメモリ
ICのパッケージが厚肉化され、ICパッケージの薄型
化を達成できない問題があった。
【0024】本発明の目的は、上記従来の問題を解決
し、絶縁層とリードフレーム、絶縁層とパッケージ本
体、絶縁層と半導体チップ、あるいはリードフレームと
パッケージ本体間の接着力を強化でき、また、絶縁層の
厚さを減少して薄型化を達成でき、かつ、寄生容量の増
加を防止できるLOCパッケージおよびその製造方法を
提供することにある。
し、絶縁層とリードフレーム、絶縁層とパッケージ本
体、絶縁層と半導体チップ、あるいはリードフレームと
パッケージ本体間の接着力を強化でき、また、絶縁層の
厚さを減少して薄型化を達成でき、かつ、寄生容量の増
加を防止できるLOCパッケージおよびその製造方法を
提供することにある。
【0025】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のLOCパッケージは、上面の中央部に複
数個のボンディング用パッドを設けた半導体チップと、
上記ボンディング用パッドを除く上記半導体チップの上
記上面に設けた絶縁層と、一端部がそれぞれ上記ボンデ
ィング用パッドに接続された複数のインナリードと、上
記半導体チップ、上記絶縁層および上記インナリードを
取り囲むパッケージ本体と、上記インナリードの他端部
から延長または別個に接続されて上記パッケージ本体の
外側で外部素子に接続するための複数のアウタリードと
を含んでなるLOCパッケージにおいて、上記絶縁層と
上記インナリードとの接触面および上記絶縁層と上記パ
ッケージ本体との接触面が凹凸であることを特徴とす
る。
めに、本発明のLOCパッケージは、上面の中央部に複
数個のボンディング用パッドを設けた半導体チップと、
上記ボンディング用パッドを除く上記半導体チップの上
記上面に設けた絶縁層と、一端部がそれぞれ上記ボンデ
ィング用パッドに接続された複数のインナリードと、上
記半導体チップ、上記絶縁層および上記インナリードを
取り囲むパッケージ本体と、上記インナリードの他端部
から延長または別個に接続されて上記パッケージ本体の
外側で外部素子に接続するための複数のアウタリードと
を含んでなるLOCパッケージにおいて、上記絶縁層と
上記インナリードとの接触面および上記絶縁層と上記パ
ッケージ本体との接触面が凹凸であることを特徴とす
る。
【0026】また、上記半導体チップと上記絶縁層との
接触面が凹凸であることを特徴とする。
接触面が凹凸であることを特徴とする。
【0027】また、上記リードフレームと上記パッケー
ジ本体との接触面が凹凸であることを特徴とする。
ジ本体との接触面が凹凸であることを特徴とする。
【0028】また、上記絶縁層がフルオロエチレン系フ
ィルムであることを特徴とする。
ィルムであることを特徴とする。
【0029】また、上記絶縁層の厚さが約60〜70μ
mであることを特徴とする。
mであることを特徴とする。
【0030】また、上記パッケージ本体がエポキシモー
ルディングコンパウンドからなることを特徴とする。
ルディングコンパウンドからなることを特徴とする。
【0031】また、上記ボンディング用パッドが上記半
導体チップの上記上面の中央部に少なくとも1列に配置
され、上記絶縁層が上記ボンディング用パッドの両側の
上記半導体チップの上記上面に設けられていることを特
徴とする。
導体チップの上記上面の中央部に少なくとも1列に配置
され、上記絶縁層が上記ボンディング用パッドの両側の
上記半導体チップの上記上面に設けられていることを特
徴とする。
【0032】また、上記ボンディング用パッドと上記イ
ンナリードとが半田層を介して直接接続されていること
を特徴とする。
ンナリードとが半田層を介して直接接続されていること
を特徴とする。
【0033】また、上記ボンディング用パッドと上記イ
ンナリードとがボンディングワイヤを介して接続されて
いることを特徴とする。
ンナリードとがボンディングワイヤを介して接続されて
いることを特徴とする。
【0034】また、本発明のLOCパッケージの製造方
法は、パドル、インナリードおよび上記インナリードの
端部から延長または別個に接続されたアウタリードを含
んでなるリードフレームを準備する第1の工程と、上面
の中央部に複数個のボンディング用パッドを設けた半導
体チップを、上記パドル上にダイボンディングする第2
の工程と、上記ボンディング用パッドを除く上記半導体
チップの上記上面に微細突起を形成する第3の工程と、
上記微細突起が形成された上記ボンディング用パッドを
除く上記半導体チップの上面に、上面と下面に凹凸面を
有する絶縁層を形成する第4の工程と、一方が上記絶縁
層の凹凸面の一方と接触する凹凸面を上記インナリード
に形成する第5の工程と、上記インナリードを上記ボン
ディング用パッドと接続する第6の工程と、上記半導体
チップ、上記絶縁層および上記インナリードを含む所定
の部分をモールディングしてパッケージ本体を形成する
第7の工程と、上記パッケージ本体と一体化した上記リ
ードフレームをトリミングし、かつ、フォーミングする
第8の工程と、を含むことを特徴とする。
法は、パドル、インナリードおよび上記インナリードの
端部から延長または別個に接続されたアウタリードを含
んでなるリードフレームを準備する第1の工程と、上面
の中央部に複数個のボンディング用パッドを設けた半導
体チップを、上記パドル上にダイボンディングする第2
の工程と、上記ボンディング用パッドを除く上記半導体
チップの上記上面に微細突起を形成する第3の工程と、
上記微細突起が形成された上記ボンディング用パッドを
除く上記半導体チップの上面に、上面と下面に凹凸面を
有する絶縁層を形成する第4の工程と、一方が上記絶縁
層の凹凸面の一方と接触する凹凸面を上記インナリード
に形成する第5の工程と、上記インナリードを上記ボン
ディング用パッドと接続する第6の工程と、上記半導体
チップ、上記絶縁層および上記インナリードを含む所定
の部分をモールディングしてパッケージ本体を形成する
第7の工程と、上記パッケージ本体と一体化した上記リ
ードフレームをトリミングし、かつ、フォーミングする
第8の工程と、を含むことを特徴とする。
【0035】また、上記半導体チップ上の上記微細突起
を低温でRFスパッタリング法により形成することを特
徴とする。
を低温でRFスパッタリング法により形成することを特
徴とする。
【0036】また、上記半導体チップ上の上記微細突起
がSi3N4またはSiO2であることを特徴とする。
がSi3N4またはSiO2であることを特徴とする。
【0037】また、上記半導体チップ上の上記微細突起
の厚さが約400〜500Åであることを特徴とする。
の厚さが約400〜500Åであることを特徴とする。
【0038】また、上記インナリードの上記ボンディン
グ用パッドに接続される部分の幅が、上記アウタリード
に延長または別個に接続される部分の幅より狭いことを
特徴とする。
グ用パッドに接続される部分の幅が、上記アウタリード
に延長または別個に接続される部分の幅より狭いことを
特徴とする。
【0039】また、上記半導体チップの上面の中央部に
配置された上記ボンディング用パッドに、両側から伸び
る上記インナリードを交互に接続することを特徴とす
る。
配置された上記ボンディング用パッドに、両側から伸び
る上記インナリードを交互に接続することを特徴とす
る。
【0040】また、上記インナリードの凹凸面を、凹凸
面を有するローラを用いて形成することを特徴とする。
面を有するローラを用いて形成することを特徴とする。
【0041】また、上記インナリードの凹凸面を、高電
流密度の電気めっき法を用いてこぶ状または樹枝状突起
状のいずれかの形状に形成することを特徴とする。
流密度の電気めっき法を用いてこぶ状または樹枝状突起
状のいずれかの形状に形成することを特徴とする。
【0042】また、上記第6の工程と上記第7の工程と
の間に、上記インナリードと上記アウタリードとを半田
付けする工程を有することを特徴とする。
の間に、上記インナリードと上記アウタリードとを半田
付けする工程を有することを特徴とする。
【0043】また、上記第6の工程において、上記ボン
ディング用パッドと上記インナリードとを半田層を介し
て直接接続することを特徴とする。
ディング用パッドと上記インナリードとを半田層を介し
て直接接続することを特徴とする。
【0044】また、上記第6の工程において、上記ボン
ディング用パッドと上記インナリードとをボンディング
ワイヤを介して接続することを特徴とする。
ディング用パッドと上記インナリードとをボンディング
ワイヤを介して接続することを特徴とする。
【0045】さらに、本発明のLOCパッケージの製造
方法は、パドル、インナリードおよび上記インナリード
の端部から延長または別個に接続されたアウタリードを
含んでなるリードフレームを準備する工程と、上面の中
央部に複数個のボンディング用パッドを設けた半導体チ
ップを、上記パドル上にダイボンディングする工程と、
上記半導体チップの上記ボンディング用パッドを除く凹
凸を有する上面に、絶縁層を塗布する工程と、上面、下
面の少なくとも下面に凹凸が形成されたインナリードを
上記絶縁層の上に載置し、かつ、上記インナリードを上
記ボンディング用パッドと接続する工程と、上記半導体
チップ、上記絶縁層および上記インナリードを含む所定
の部分をモールディングしてパッケージ本体を形成する
工程と、上記パッケージ本体と一体化した上記リードフ
レームをトリミングし、かつ、フォーミングする工程
と、を含むことを特徴とする。
方法は、パドル、インナリードおよび上記インナリード
の端部から延長または別個に接続されたアウタリードを
含んでなるリードフレームを準備する工程と、上面の中
央部に複数個のボンディング用パッドを設けた半導体チ
ップを、上記パドル上にダイボンディングする工程と、
上記半導体チップの上記ボンディング用パッドを除く凹
凸を有する上面に、絶縁層を塗布する工程と、上面、下
面の少なくとも下面に凹凸が形成されたインナリードを
上記絶縁層の上に載置し、かつ、上記インナリードを上
記ボンディング用パッドと接続する工程と、上記半導体
チップ、上記絶縁層および上記インナリードを含む所定
の部分をモールディングしてパッケージ本体を形成する
工程と、上記パッケージ本体と一体化した上記リードフ
レームをトリミングし、かつ、フォーミングする工程
と、を含むことを特徴とする。
【0046】
【作用】本発明では、絶縁層とリードフレームのインナ
リードとの接触面、および絶縁層とパッケージ本体との
接触面が凹凸であるので、絶縁層とインナリード、およ
び絶縁層とパッケージ本体との接着力を向上できる。ま
た、半導体チップと絶縁層との接触面を凹凸とすること
により、半導体チップと絶縁層との接着力を向上でき
る。さらに、インナリードとパッケージ本体との接触面
を凹凸とすることにより、インナリードとパッケージ本
体との接着力を向上できる。また、半導体チップとイン
ナリードとを絶縁するための絶縁層として、比誘電率が
小さいフルオロエチレン系フィルムを使用することによ
り、絶縁層の厚さを薄くできる。したがって、パッケー
ジの薄型化を図ることができる。また、絶縁層の厚さが
減少できるのみならず、寄生容量の増加を抑制できる。
リードとの接触面、および絶縁層とパッケージ本体との
接触面が凹凸であるので、絶縁層とインナリード、およ
び絶縁層とパッケージ本体との接着力を向上できる。ま
た、半導体チップと絶縁層との接触面を凹凸とすること
により、半導体チップと絶縁層との接着力を向上でき
る。さらに、インナリードとパッケージ本体との接触面
を凹凸とすることにより、インナリードとパッケージ本
体との接着力を向上できる。また、半導体チップとイン
ナリードとを絶縁するための絶縁層として、比誘電率が
小さいフルオロエチレン系フィルムを使用することによ
り、絶縁層の厚さを薄くできる。したがって、パッケー
ジの薄型化を図ることができる。また、絶縁層の厚さが
減少できるのみならず、寄生容量の増加を抑制できる。
【0047】
【実施例】以下、本発明のLOCパッケージおよびその
製造方法の一実施例を図面を参照して詳細に説明する。
製造方法の一実施例を図面を参照して詳細に説明する。
【0048】実施例1 図1は、本発明の第1の実施例のLOCパッケージの要
部断面図、図2(a)〜(c)は、それぞれ別の形態の
図1のA部の詳細図である。
部断面図、図2(a)〜(c)は、それぞれ別の形態の
図1のA部の詳細図である。
【0049】本実施例によるLOCパッケージは、図1
に示すような構造を有する。すなわち、半導体チップ5
1の上面の中央部に複数のボンディング用パッド52が
一列に配置されている。半導体チップ51の上面の一列
のボンディング用パッド52の両側には、リードフレー
ムのインナリード54bと半導体チップ51とを絶縁す
るための絶縁層53が形成されている。半導体チップ5
1の各ボンディング用パッド52上には半田層55が形
成されている。リードフレームのインナリード54bは
半導体チップ51の上面の中央部まで延長され、半田層
55により半田付けされて半導体チップ51と電気的に
接続されている。また、半導体チップ51とリードフレ
ームのインナリード54bおよび絶縁層53を含む所定
の部分をEMCによりモールディングされ、パッケージ
本体56が形成されている。
に示すような構造を有する。すなわち、半導体チップ5
1の上面の中央部に複数のボンディング用パッド52が
一列に配置されている。半導体チップ51の上面の一列
のボンディング用パッド52の両側には、リードフレー
ムのインナリード54bと半導体チップ51とを絶縁す
るための絶縁層53が形成されている。半導体チップ5
1の各ボンディング用パッド52上には半田層55が形
成されている。リードフレームのインナリード54bは
半導体チップ51の上面の中央部まで延長され、半田層
55により半田付けされて半導体チップ51と電気的に
接続されている。また、半導体チップ51とリードフレ
ームのインナリード54bおよび絶縁層53を含む所定
の部分をEMCによりモールディングされ、パッケージ
本体56が形成されている。
【0050】本実施例のLOCパッケージは、半導体チ
ップ51の上面の一列のボンディング用パッド52の両
側に微細突起57が形成され、また、絶縁層53の上下
面およびインナリード54bの上下面にも凹凸面がそれ
ぞれ形成されている。
ップ51の上面の一列のボンディング用パッド52の両
側に微細突起57が形成され、また、絶縁層53の上下
面およびインナリード54bの上下面にも凹凸面がそれ
ぞれ形成されている。
【0051】本実施例では、インナリード54bと半導
体チップ51の上面とを絶縁するための絶縁層53とし
て、比誘電率がほぼ3.5の重合体であるポリイミドフ
ィルムの代わりに、テフロンのような比誘電率がほぼ
2.0〜2.2であるフルオロエチレン系フィルムを使
用した。
体チップ51の上面とを絶縁するための絶縁層53とし
て、比誘電率がほぼ3.5の重合体であるポリイミドフ
ィルムの代わりに、テフロンのような比誘電率がほぼ
2.0〜2.2であるフルオロエチレン系フィルムを使
用した。
【0052】したがって、本発明では、絶縁層53とし
て比誘電率が小さいフルオロエチレン系フィルムを使用
することにより、インナリード54bと半導体チップ5
1と間の寄生容量を増加させず、絶縁層53の厚さを約
44%と減少させることができる。
て比誘電率が小さいフルオロエチレン系フィルムを使用
することにより、インナリード54bと半導体チップ5
1と間の寄生容量を増加させず、絶縁層53の厚さを約
44%と減少させることができる。
【0053】すなわち、絶縁層53としてポリイミドを
使用する従来のLOCパッケージでは、寄生容量の発生
を防止するために、絶縁層53をほぼ100μm厚さで
塗布したが、本実施例のLOCパッケージでは、フルオ
ロエチレン系フィルムを使用することにより絶縁層を6
0〜70μmになるようにしたので、従来より絶縁層を
薄く形成できる。
使用する従来のLOCパッケージでは、寄生容量の発生
を防止するために、絶縁層53をほぼ100μm厚さで
塗布したが、本実施例のLOCパッケージでは、フルオ
ロエチレン系フィルムを使用することにより絶縁層を6
0〜70μmになるようにしたので、従来より絶縁層を
薄く形成できる。
【0054】絶縁層53としてフルオロエチレン系フィ
ルムを使用する場合、比誘電率が小さいので、その厚さ
を薄く塗布できる長所はあるが、物質自体の粘着強度が
非常に低い問題を解消するために、本実施例では絶縁層
53の上下面に小さい凹凸面を連続的に形成するととも
に、インナリード54bにも小さい凹凸面を連続的に形
成して半導体チップ51、インナリード54bおよびパ
ッケージ本体56間の接着力を向上させた。上記物質間
の接触面積をさらに増加するための方法として、インナ
リード54bに一定の間隔で貫通孔を形成してエポキシ
樹脂でモールディングしてもよい。
ルムを使用する場合、比誘電率が小さいので、その厚さ
を薄く塗布できる長所はあるが、物質自体の粘着強度が
非常に低い問題を解消するために、本実施例では絶縁層
53の上下面に小さい凹凸面を連続的に形成するととも
に、インナリード54bにも小さい凹凸面を連続的に形
成して半導体チップ51、インナリード54bおよびパ
ッケージ本体56間の接着力を向上させた。上記物質間
の接触面積をさらに増加するための方法として、インナ
リード54bに一定の間隔で貫通孔を形成してエポキシ
樹脂でモールディングしてもよい。
【0055】上記の構造を有するLOCパッケージの製
造方法を図1〜図4に基づいて詳細に説明する。
造方法を図1〜図4に基づいて詳細に説明する。
【0056】まず、図3に示すような構造を有するリー
ドフレーム54を作製する。図3に示すLOCパッケー
ジ用リードフレーム54では、図9の従来のLOCパッ
ケージ用リードフレーム34の構造と同様に、パドル5
4aに取り付ける半導体チップ51の上面にインナリー
ド54bが位置するように、インナリード54bを充分
に長く形成した。
ドフレーム54を作製する。図3に示すLOCパッケー
ジ用リードフレーム54では、図9の従来のLOCパッ
ケージ用リードフレーム34の構造と同様に、パドル5
4aに取り付ける半導体チップ51の上面にインナリー
ド54bが位置するように、インナリード54bを充分
に長く形成した。
【0057】しかし、本発明のLOCパッケージ用リー
ドフレーム54のインナリード54bは、図3、図4に
示すように、半導体チップ51のボンディング用パッド
52に接続される部分がアウタリード54cに接続され
る部分の幅より狭く形成されている。
ドフレーム54のインナリード54bは、図3、図4に
示すように、半導体チップ51のボンディング用パッド
52に接続される部分がアウタリード54cに接続され
る部分の幅より狭く形成されている。
【0058】なお、図3において、符号54cはアウタ
リード、54dはダムバー、54eはサイドレール、5
4fはサポートバー、54gはロッキングホールをそれ
ぞれ示す。
リード、54dはダムバー、54eはサイドレール、5
4fはサポートバー、54gはロッキングホールをそれ
ぞれ示す。
【0059】リードフレーム54を作製した後、ダイボ
ンデング工程を行なって、半導体チップ51をリードフ
レーム54のパドル54aに取り付ける。
ンデング工程を行なって、半導体チップ51をリードフ
レーム54のパドル54aに取り付ける。
【0060】その後、上面の中央部に複数のボンディン
グ用パッド52を一列に配置した半導体チップ51の上
面の一列のボンディング用パッド52の両側に微細突起
57を形成する。すなわち、低温でRFスパッタリング
法により微細突起57を、ボンディング用パッド52が
形成された部分を除く半導体チップ51の上面の両側に
Si3N4またはSiO2の材料を用いてRFスパッタリ
ング工程を行ない、約400〜500Åの厚さで蒸着す
る。
グ用パッド52を一列に配置した半導体チップ51の上
面の一列のボンディング用パッド52の両側に微細突起
57を形成する。すなわち、低温でRFスパッタリング
法により微細突起57を、ボンディング用パッド52が
形成された部分を除く半導体チップ51の上面の両側に
Si3N4またはSiO2の材料を用いてRFスパッタリ
ング工程を行ない、約400〜500Åの厚さで蒸着す
る。
【0061】次いで、微細突起57を形成した半導体チ
ップ51の上面の両側に微細な凹凸面を有するフルオロ
エチレン系フィルムを塗布して絶縁層53を形成する。
次いで、絶縁層53の上面の凹凸面と接触するように、
インナリード54bに凹凸面を形成する。
ップ51の上面の両側に微細な凹凸面を有するフルオロ
エチレン系フィルムを塗布して絶縁層53を形成する。
次いで、絶縁層53の上面の凹凸面と接触するように、
インナリード54bに凹凸面を形成する。
【0062】インナリード54bに凹凸面を形成する方
法を具体的に説明する。
法を具体的に説明する。
【0063】表面に微小な凹凸面が形成された図示しな
いローラ間に、リードフレーム54のインナリード54
bを通過させて凹凸面を形成するか、あるいは100m
A/cm2以上の高電流密度を用いた電気めっき法によ
り、インナリード54bの表面を小さいこぶ状または樹
枝状突起状の凹凸面でコーティングする方法もある。イ
ンナリード54bに凹凸面を形成した後、半導体チップ
51の各ボンディング用パッド52上に半田層55を形
成し、リードフレーム54のインナリード54bを半田
層55を介して半導体チップ51の各ボンディング用パ
ッド52とインナリード54bとを電気的に互いに接続
する。
いローラ間に、リードフレーム54のインナリード54
bを通過させて凹凸面を形成するか、あるいは100m
A/cm2以上の高電流密度を用いた電気めっき法によ
り、インナリード54bの表面を小さいこぶ状または樹
枝状突起状の凹凸面でコーティングする方法もある。イ
ンナリード54bに凹凸面を形成した後、半導体チップ
51の各ボンディング用パッド52上に半田層55を形
成し、リードフレーム54のインナリード54bを半田
層55を介して半導体チップ51の各ボンディング用パ
ッド52とインナリード54bとを電気的に互いに接続
する。
【0064】すなわち、図4に示すように、半導体チッ
プ51のボンディング用パッド52に接続される部分の
インナリード54bの幅を、アウタリード54cに接続
される部分の幅より狭く形成し、このような形状のイン
ナリード54bは交互に配列され、半田層55で半田付
けして半導体チップ51のボンディング用パッド52に
電気的に接続させることにより、パッケージの全体的な
厚さを大幅に減少させる。
プ51のボンディング用パッド52に接続される部分の
インナリード54bの幅を、アウタリード54cに接続
される部分の幅より狭く形成し、このような形状のイン
ナリード54bは交互に配列され、半田層55で半田付
けして半導体チップ51のボンディング用パッド52に
電気的に接続させることにより、パッケージの全体的な
厚さを大幅に減少させる。
【0065】また、半導体チップ51とインナリード5
4bとを接続する方法としては、図2(a)に示すよう
に、一般のワイヤ58を用いたワイヤボンディング法を
使用してもよいが、パッケージの全体的な厚さを減少さ
せるために図2の(b)および(c)に示すように、T
AB(テープ オートメイティド ボンディング)法を用
い、またはC−4ボンディング法を用いてパッド52に
直接接続する方法もある。
4bとを接続する方法としては、図2(a)に示すよう
に、一般のワイヤ58を用いたワイヤボンディング法を
使用してもよいが、パッケージの全体的な厚さを減少さ
せるために図2の(b)および(c)に示すように、T
AB(テープ オートメイティド ボンディング)法を用
い、またはC−4ボンディング法を用いてパッド52に
直接接続する方法もある。
【0066】その後、半導体チップ51およびインナリ
ード54bを含む所定の部分をEMCでモールディング
してパッケージ本体56を形成し、この後、リードフレ
ームのトリミング工程およびフォーミング工程を行なっ
て、シングルインライン型のLOCパッケージが得られ
る。
ード54bを含む所定の部分をEMCでモールディング
してパッケージ本体56を形成し、この後、リードフレ
ームのトリミング工程およびフォーミング工程を行なっ
て、シングルインライン型のLOCパッケージが得られ
る。
【0067】以上説明したように、本実施例では、絶縁
層53とリードフレーム54のインナリード54bとの
接触面、および絶縁層53とパッケージ本体56との接
触面が凹凸であるので、絶縁層53とインナリード54
b、および絶縁層53とパッケージ本体56との接着力
を向上できる。また、半導体チップ51と絶縁層53と
の接触面が凹凸であるので、半導体チップ51と絶縁層
53との接着力を向上できる。さらに、インナリード5
4bとパッケージ本体56との接触面が凹凸であるの
で、インナリード54bとパッケージ本体56との接着
力を向上できる。すなわち、半導体チップ51の表面に
微細突起57を形成し、かつ、絶縁層53およびリード
フレームのインナリード54bの上下面に凹凸面を形成
し、これらを互いに接着したので、半導体チップ51と
絶縁層53、絶縁層53とインナリード54b、インナ
ーリード54bとパッケージ本体56との間の接着力を
向上できる。また、半導体チップ51とインナリード5
4bとを絶縁するための絶縁層53として、比誘電率が
大きいポリイミドの代わりに比誘電率が小さいフルオロ
エチレン系フィルムを使用したので、絶縁層53の厚さ
を薄くできる。したがって、パッケージの薄型化を図る
ことができる。また、絶縁層53の厚さが減少できるの
みならず、寄生容量の増加を抑制できる。なお、絶縁層
53としてフルオロエチレン系フィルムの使用に伴う絶
縁層53とインナリード54b、絶縁層53とパッケー
ジ本体56、および絶縁層53と半導体チップ51との
間の接着力の低下の問題は、これらの間の上記各凹凸面
による接触により解消できる。
層53とリードフレーム54のインナリード54bとの
接触面、および絶縁層53とパッケージ本体56との接
触面が凹凸であるので、絶縁層53とインナリード54
b、および絶縁層53とパッケージ本体56との接着力
を向上できる。また、半導体チップ51と絶縁層53と
の接触面が凹凸であるので、半導体チップ51と絶縁層
53との接着力を向上できる。さらに、インナリード5
4bとパッケージ本体56との接触面が凹凸であるの
で、インナリード54bとパッケージ本体56との接着
力を向上できる。すなわち、半導体チップ51の表面に
微細突起57を形成し、かつ、絶縁層53およびリード
フレームのインナリード54bの上下面に凹凸面を形成
し、これらを互いに接着したので、半導体チップ51と
絶縁層53、絶縁層53とインナリード54b、インナ
ーリード54bとパッケージ本体56との間の接着力を
向上できる。また、半導体チップ51とインナリード5
4bとを絶縁するための絶縁層53として、比誘電率が
大きいポリイミドの代わりに比誘電率が小さいフルオロ
エチレン系フィルムを使用したので、絶縁層53の厚さ
を薄くできる。したがって、パッケージの薄型化を図る
ことができる。また、絶縁層53の厚さが減少できるの
みならず、寄生容量の増加を抑制できる。なお、絶縁層
53としてフルオロエチレン系フィルムの使用に伴う絶
縁層53とインナリード54b、絶縁層53とパッケー
ジ本体56、および絶縁層53と半導体チップ51との
間の接着力の低下の問題は、これらの間の上記各凹凸面
による接触により解消できる。
【0068】実施例2 図5は、本発明の第2の実施例のLOCパッケージの構
造を示した断面図である。本実施例のLOCパッケージ
では、インナリード54bおよびアウタリード54cが
別々に形成されたリードフレームを形成し、これらを互
いに半田付けにより接続したこと以外は、上記第1の実
施例と同様である。
造を示した断面図である。本実施例のLOCパッケージ
では、インナリード54bおよびアウタリード54cが
別々に形成されたリードフレームを形成し、これらを互
いに半田付けにより接続したこと以外は、上記第1の実
施例と同様である。
【0069】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記第1、第2の実施
例において、半導体チップ51と絶縁層53との接触面
や、インナリード54bとパッケージ本体56との接触
面を必ずしも凹凸にしなくてもよい。また、LOCパッ
ケージの製造工程において、半導体チップ51の上面に
例えば微細突起57等の凹凸を形成し、その凹凸面の上
にフルオロエチレン系フィルム等からなる絶縁層53を
塗布することにより、絶縁層53の下面を半導体チップ
51の上面の凹凸面に即して形成し、次いで、該絶縁層
53が完全に固くなる前に凹凸面を形成したインナリー
ド54bを設けることにより、絶縁層53の上面をイン
ナリード54bの下面の凹凸面に即して形成してもよ
い。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記第1、第2の実施
例において、半導体チップ51と絶縁層53との接触面
や、インナリード54bとパッケージ本体56との接触
面を必ずしも凹凸にしなくてもよい。また、LOCパッ
ケージの製造工程において、半導体チップ51の上面に
例えば微細突起57等の凹凸を形成し、その凹凸面の上
にフルオロエチレン系フィルム等からなる絶縁層53を
塗布することにより、絶縁層53の下面を半導体チップ
51の上面の凹凸面に即して形成し、次いで、該絶縁層
53が完全に固くなる前に凹凸面を形成したインナリー
ド54bを設けることにより、絶縁層53の上面をイン
ナリード54bの下面の凹凸面に即して形成してもよ
い。
【0070】
【発明の効果】以上説明したように、本発明では、絶縁
層、インナリード、パッケージ本体、半導体チップ間の
接着力を向上でき、また、絶縁層の厚さを薄くするのが
可能なので、パッケージの薄型化を図ることができる。
さらに、絶縁層の厚さが減少できるのみならず、寄生容
量の増加を抑制できる。
層、インナリード、パッケージ本体、半導体チップ間の
接着力を向上でき、また、絶縁層の厚さを薄くするのが
可能なので、パッケージの薄型化を図ることができる。
さらに、絶縁層の厚さが減少できるのみならず、寄生容
量の増加を抑制できる。
【図1】本発明の第1の実施例のLOCパッケージの要
部断面図である。
部断面図である。
【図2】(a)〜(c)は、図1のA部のそれぞれ別の
形態の詳細図である。
形態の詳細図である。
【図3】図1のLOCパッケージ用リードフレームの平
面図である。
面図である。
【図4】本発明の第1の実施例における半田付け工程を
説明するための部分平面図である。
説明するための部分平面図である。
【図5】本発明の第2の実施例のLOCパッケージの断
面図である。
面図である。
【図6】従来のメモリICパッケージおよびそのモール
ド成形用金型の断面図である。
ド成形用金型の断面図である。
【図7】図6のメモリICパッケージ用リードフレーム
の平面図である。
の平面図である。
【図8】従来のLOCパッケージの断面図である。
【図9】図8のLOCパッケージ用リードフレームの平
面図である。
面図である。
51…半導体チップ、52…ボンディング用パッド、5
3…絶縁層、54…リードフレーム、54a…パドル、
54b…インナリード、55…半田層、56…パッケー
ジ本体、57…微細突起、58…ボンディングワイヤ。
3…絶縁層、54…リードフレーム、54a…パドル、
54b…インナリード、55…半田層、56…パッケー
ジ本体、57…微細突起、58…ボンディングワイヤ。
Claims (21)
- 【請求項1】上面の中央部に複数個のボンディング用パ
ッドを設けた半導体チップと、上記ボンディング用パッ
ドを除く上記半導体チップの上記上面に設けた絶縁層
と、一端部がそれぞれ上記ボンディング用パッドに接続
された複数のインナリードと、上記半導体チップ、上記
絶縁層および上記インナリードを取り囲むパッケージ本
体と、上記インナリードの他端部から延長または別個に
接続されて上記パッケージ本体の外側で外部素子に接続
するための複数のアウタリードとを含んでなるLOCパ
ッケージにおいて、上記絶縁層と上記インナリードとの
接触面および上記絶縁層と上記パッケージ本体との接触
面が凹凸であることを特徴とするLOCパッケージ。 - 【請求項2】上記半導体チップと上記絶縁層との接触面
が凹凸であることを特徴とする請求項1記載のLOCパ
ッケージ。 - 【請求項3】上記リードフレームと上記パッケージ本体
との接触面が凹凸であることを特徴とする請求項1記載
のLOCパッケージ。 - 【請求項4】上記絶縁層がフルオロエチレン系フィルム
であることを特徴とする請求項1記載のLOCパッケー
ジ。 - 【請求項5】上記絶縁層の厚さが約60〜70μmであ
ることを特徴とする請求項1記載のLOCパッケージ。 - 【請求項6】上記パッケージ本体がエポキシモールディ
ングコンパウンドからなることを特徴とする請求項1記
載のLOCパッケージ。 - 【請求項7】上記ボンディング用パッドが上記半導体チ
ップの上記上面の中央部に少なくとも1列に配置され、
上記絶縁層が上記ボンディング用パッドの両側の上記半
導体チップの上記上面に設けられていることを特徴とす
る請求項1記載のLOCパッケージ。 - 【請求項8】上記ボンディング用パッドと上記インナリ
ードとが半田層を介して直接接続されていることを特徴
とする請求項1記載のLOCパッケージ。 - 【請求項9】上記ボンディング用パッドと上記インナリ
ードとがボンディングワイヤを介して接続されているこ
とを特徴とする請求項1記載のLOCパッケージ。 - 【請求項10】パドル、インナリードおよび上記インナ
リードの端部から延長または別個に接続されたアウタリ
ードを含んでなるリードフレームを準備する第1の工程
と、 上面の中央部に複数個のボンディング用パッドを設けた
半導体チップを、上記パドル上にダイボンディングする
第2の工程と、 上記ボンディング用パッドを除く上記半導体チップの上
記上面に微細突起を形成する第3の工程と、 上記微細突起が形成された上記ボンディング用パッドを
除く上記半導体チップの上面に、上面と下面に凹凸面を
有する絶縁層を形成する第4の工程と、 一方が上記絶縁層の凹凸面の一方と接触する凹凸面を上
記インナリードに形成する第5の工程と、 上記インナリードを上記ボンディング用パッドと接続す
る第6の工程と、 上記半導体チップ、上記絶縁層および上記インナリード
を含む所定の部分をモールディングしてパッケージ本体
を形成する第7の工程と、 上記パッケージ本体と一体化した上記リードフレームを
トリミングし、かつ、フォーミングする第8の工程と、
を含むことを特徴とするLOCパッケージの製造方法。 - 【請求項11】上記半導体チップ上の上記微細突起を低
温でRFスパッタリング法により形成することを特徴と
する請求項10記載のLOCパッケージの製造方法。 - 【請求項12】上記半導体チップ上の上記微細突起がS
i3N4またはSiO2であることを特徴とする請求項1
0または11記載のLOCパッケージの製造方法。 - 【請求項13】上記半導体チップ上の上記微細突起の厚
さが約400〜500Åであることを特徴とする請求項
10または12記載のLOCパッケージの製造方法。 - 【請求項14】上記インナリードの上記ボンディング用
パッドに接続される部分の幅が、上記アウタリードに延
長または別個に接続される部分の幅より狭いことを特徴
とする請求項10記載のLOCパッケージの製造方法。 - 【請求項15】上記半導体チップの上面の中央部に配置
された上記ボンディング用パッドに、両側から伸びる上
記インナリードを交互に接続することを特徴とする請求
項10記載のLOCパッケージの製造方法。 - 【請求項16】上記インナリードの凹凸面を、凹凸面を
有するローラを用いて形成することを特徴とする請求項
10記載のLOCパッケージの製造方法。 - 【請求項17】上記インナリードの凹凸面を、高電流密
度の電気めっき法を用いてこぶ状または樹枝状突起状の
いずれかの形状に形成することを特徴とする請求項10
記載のLOCパッケージの製造方法。 - 【請求項18】上記第6の工程と上記第7の工程との間
に、上記インナリードと上記アウタリードとを半田付け
する工程を有することを特徴とする請求項10記載のL
OCパッケージ。 - 【請求項19】上記第6の工程において、上記ボンディ
ング用パッドと上記インナリードとを半田層を介して直
接接続することを特徴とする請求項1記載のLOCパッ
ケージ。 - 【請求項20】上記第6の工程において、上記ボンディ
ング用パッドと上記インナリードとをボンディングワイ
ヤを介して接続することを特徴とする請求項1記載のL
OCパッケージ。 - 【請求項21】パドル、インナリードおよび上記インナ
リードの端部から延長または別個に接続されたアウタリ
ードを含んでなるリードフレームを準備する工程と、 上面の中央部に複数個のボンディング用パッドを設けた
半導体チップを、上記パドル上にダイボンディングする
工程と、 上記半導体チップの上記ボンディング用パッドを除く凹
凸を有する上面に、絶縁層を塗布する工程と、 上面、下面の少なくとも下面に凹凸が形成されたインナ
リードを上記絶縁層の上に載置し、かつ、上記インナリ
ードを上記ボンディング用パッドと接続する工程と、 上記半導体チップ、上記絶縁層および上記インナリード
を含む所定の部分をモールディングしてパッケージ本体
を形成する工程と、 上記パッケージ本体と一体化した上記リードフレームを
トリミングし、かつ、フォーミングする工程と、を含む
ことを特徴とするLOCパッケージの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910015863A KR940006083B1 (ko) | 1991-09-11 | 1991-09-11 | Loc 패키지 및 그 제조방법 |
KR1991-15863 | 1991-09-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06169052A true JPH06169052A (ja) | 1994-06-14 |
JP3121450B2 JP3121450B2 (ja) | 2000-12-25 |
Family
ID=19319826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04243295A Expired - Fee Related JP3121450B2 (ja) | 1991-09-11 | 1992-09-11 | Locパッケージおよびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US5742096A (ja) |
JP (1) | JP3121450B2 (ja) |
KR (1) | KR940006083B1 (ja) |
DE (1) | DE4230187B4 (ja) |
TW (1) | TW301045B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR970002140B1 (ko) * | 1993-12-27 | 1997-02-24 | 엘지반도체 주식회사 | 반도체 소자, 패키지 방법, 및 리드테이프 |
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