DE2309616A1

DE2309616A1 - Hybride speicherschaltung

Info

Publication number: DE2309616A1
Application number: DE19732309616
Authority: DE
Inventors: Siegfried Kurt Dipl I Wiedmann
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1973-02-27
Filing date: 1973-02-27
Publication date: 1974-08-29
Also published as: DE2309616C2; JPS49119542A; GB1409985A; US3900838A; FR2219493A1; FR2219493B1

Description

Aktenzeichen der Anmelderin: GF 9 72 047

Hybride Speicherschaltung

Die Erfindung betrifft eine Halbleiterspeicherschaltung mit kleiner Dauerverlustleistung unter Verwendung von bipolaren und unipolaren, d.h. Feldeffekttransistoren mit zv;ei kreuzgekoO-pelten Transistoren als aktiven Speichertransistoren, in deren Lastzweigen je ein weiterer Transistor eingeschaltet ist, wobei die Speicher- und Lasttransistoren von unterschiedlichem Transistortyp sind.

Solche Speicherzellen werden im allgemeinen zu umfangreichen Speicheranordnungen zusammengefaßt und finden vorzugsweise als Speicher für Rechenanlagen Verwendung. Für die Beurteilung einzelner Typen von Speicherschaltungen bzw. Speicheranordnungen kommen im wesentlichen die Eigenschaften Schnelligkeit, geringe Dauerverlustleistung, geringen Halbleiterflächenbedarf und damit eine hohe Packungsdichte in Frage. Daneben kommt der einfachen Herstellungsmöglichkeit durch einen unkomplizierten Prozeß eine gewisse Bedeutung zu.

Für statische elektrische Speicherzellenschaltungen haben sich v/eitgehend sogenannte Flipflop-Speicherzellen mit ihrer typischen Kreuzköpplung durchgesetzt. In Bipolartechnik ausgebil-

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dete Flipflop-Speicherzellen weisen zwar eine hohe Schaltgeschwindigkeit auf, hinsichtlich der erzeugten Verlustleistung und der damit unmittelbar in Verbindung stehenden wärmeprobleme können sie jedoch nicht voll befriedigen. Zudem benötigen bipolare Schaltkreise bei ihrer Intearation flächenaufwendige Isolationsbereiche, was die erreichbare Packungsdicke erheblich begrenzt.

Die alternativen Flipflop-Speicherkonzepte mit Feldeffekttransistoren (FET) bieten demgegenüber nach mittlerveile erfolater Überwindung von technologischen Problemen eine relativ hohe Packungsdichte bei gleichzeitig erheblich verringerter Verlustleistung. Da es sich bei Feldeffekttransistoren jedoch im Prinzip um spannungsgesteuerte Bauelemente handelt und zum Betrieb beträchtliche Kapazitäten umzuladen sind, muß man i.a. einen Geschwindigkeitsverlust in Kauf nehmen. Da bei den sich abzeichnenden sehr starken Integrationstendenzen der Verlustleistungserniedrigung eine immer zunehmendere Bedeutung zukommt, wurden FET-Speicherkonzepte entwickelt, die mit komplementären Transistoren aufgebaut wurden (sog. CMOS-Strukturen), vgl. z.B. Electronics vom 17. Feb. 1969, Seiten 109 - 113. Da bei solchen CMOS-Anordnungen zu jeden Speicher-FET ein zugehöriger FrT vom komplementären Typ vorgesehen werden muß, ist damit aber wieder eine Zeilflächenvergrößerung verbunden.

Es sind auch bereits Flipflon-Speicheranordnun^en mit sowohl bipolaren als auch unipolaren, d.h. Feldeffekttransistoren bekanntgeworden, vgl. IBM TDB Vol.14, Ko. 11, April 1972, Seite 3211; IBM TDB Vol. 9, No. 6, November 1966, Seite 702. Dort v/erden als aktive Speichertransistoren kreuzgekoppelte bipolare Transistoren vorgeschlagen, in deren Lastzweigen jeweils ein Feldeffekttransistor eingeschaltet ist. Dabei handelt es sich grundsätzlich um eine bipolare Flipflop-Speicherzelle, deren Lastelemente durch die verwendeten FETs sehr hochohmig ausaelegt sind, so daß eine beträchtliche Verlustleistungserniedrigung erwartet werden kann, zumal eine Ruhestrom-Arbeitsstrorumschaltung vorgesehen ist. Aber auch bei dieser "hybriden" Speicher-

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zelle besteht das bipolaren Speichern eigentümliche Erfordernis, die kreuzgekoppelten Speichertransistoren in gegeneinander isolierte und damit flächenaufwendige Kalbleiterbereiche einzubetten. Darüber hinaus kann über die hochohmigen Last-FETs zwar ein geringer Dauerverluststroir im Ruhezustand eingeprägt v/erden, dann ist aber für den Lesebetrieb eine beträchtliche Arbeitsstromerhöhung nicht mehr ohne weiteres möglich. Je nachdem worauf angesichts dieser beiden nachteiligen Eioenschaften (Isolations er fordernis, gerinaes Arbeits-/Puhestrojnverhältnis) der Schwerpunkt gelegt wird, würde man demnach zwangsläufig wieder zu nicht hybriden Speicherkonzepten kommen, d.h. zu ganz aus bipolaren oder ganz aus Feldeffekttransistoren aufgebauten Speicherzellen bzw. Anordnungen daraus.

Die Aufgabe der Erfindung besteht in der Angabe einer Speicherschaltung, die den oben genannten Bedingungen möglichst optimal Rechnung trägt, d.h. die die Vorteile der reinen FKT-Speicher mit den Vorteilen von aus bipolaren Transistoren aufgebauten Speicherzellen zu verbinden gestattet. Die anzugebende Speicherzelle soll sich zu einer umfangreichen Speicheranordnung zusammenfassen lassen, die einen niedrigen Halbleiterflächenaufwand und damit eine hohe Packungsdichte bei gleichzeitig geringer Dauerverlustleistung bietet und dabei trotzdem eine gegenüber FET-Schaltungen erhöhte Arbeitsstromanhebuna im Adressierungsfall ermöglicht.

Erfindungsgemäß wird diese Aufgabe gelöst durch eine Halbleiterspeicherzelle nach dem FlipfloO-Prinzip, bei der die kreuzgekoppelten Speichertransistoren Feldeffekttransistoren und die Lasttransistoren bipolare Transistoren sind. Hierbei handelt es sich im Prinzip um eine F^T-Speicherzelle, deren aktive Speichertransistoren Feldeffekttransistoren darstellen, die irr. Gegensatz zu bipolaren Speichertransistoren keine besondere gegenseitige Isolation benötigen und damit eine demgegenüber geringere Halbleiterfläche einnehmen. Mittels der bipolaren Lasttransistoren kann in außerordentlich vorteil-

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hafter Weise ein sehr geringer Ruhestrom in der Größenordnung des Leckstroms eingeprägt werden, der jedoch im Gegensatz zu FET· Lastelementen in einen beim Lesebetrieb wünschenswerten hohen Arbeitsstrom umschaltbar ist. überdies brauchen die binolaren Transistoren in den Lastzweigen dort auch nicht gegeneinander isoliert zu werden, so daß sich bei etwa mit den CMOS-Speichern vergleichbarer geringer Dauerverlustleistuna eine deraegenüber weiter verringerte Halbleiterzellflache erzielen läßt.

In vorteilhafter Weiterbildung der Erfindung können die Bitleitungen direkt auf die Speichertransistoren gekoppelt werden, so daß zusätzliche Selektionstransistoren zum Lesen und Schreiben entbehrlich sind. Gemäß einem weiteren vorteilhaften Ausführungsbeispiel der ErfindunQ ist vorgesehen, daß die bipolaren Transistoren PNP-Transistoren sind und bezüglich ihrer Basisanschlüsse miteinander verbunden an eine Referenzspannung angeschlossen sind, die etwa gleich groß oder größer als die Schwellenspannung der Speichertransistoren ist, und daß die den Speichertransistoren abgewandten Emitteranschlüsse gemeinsam mit der Wortleitung verbunden sind.

Im Ruhezustand werden alle Zellen an einer gemeinsamen Wortleitung mit einem kleinen Ruhestrom versorgt, wobei die Potentiale der Bitleitungen auf etwa 0 Volt festgehalten werden. Beim Lesen wird der selektierten Wortleitung ein erhöhter Strom zugeführt, aufgrund dessen aus der dem leitenden Transistor zugeordneten Bitleitung ein ebenfalls erhöhter Strom zur Aufladung der Bitleitungskapazität fließt. Durch Abfragen der Strombzw. Spannungsdifferenz der Pitleitungen kann der Zustand der Zelle eindeutige festgestellt werden. Die nichtselektierten Wortleitungen können dabei vorteilhafter ^weise abgeschaltet werden, um ein größeres Lesesignal zu erhalten. Beim Schreiben wird der selektierten Wortleitung ebenfalls ein erhöhter Strom zugeführt und zusätzlich die Bitleitung des leitenden Speichertransistors soweit angehoben, daß dieser ausschaltet und als Folge davon der andere Speichertransistor einschaltet.

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Weitere Merkmale von vorteilhaften Ausnestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 das elektrische Schaltbild der erfindungsge-

mäßen Speicherzelle;

Fig. 2 die Draufsicht auf die Speicherzelle als Aus

schnitt aus einer integrierten Speicheranordnung unter Verwendung der Speicherzellenschaltuna von Fig. 1;

Fig. 3 eine Schnittdarstellung entlana der Linie

3-3 in Fig. 2 und

Fig. 4 eine Schnittdarstellung entlang der Linie

4-4 in Fig. 2.

In Fig. 1 ist ein Schaltbild der erfindungsgemäßen Speicherzelle dargestellt, die als aktive Speicherelemente IT-Kanal FETs Tl und T2 und als Lastelemente bipolare PNP-Transistoren T3 und T4 benützt. Die Speicher-FETs Tl und T2 sind bezüglich ihrer Gate- und Drainanschlüsse nach Art bekannter Flipflop-Schaltungen kreuzgekoppelt. Im Lastzweig eines jeweiligen Speicher-FETs Tl bzw. T2 liegt je ein bipolarer PNP-Transistor T3 bzw. T4. Der Kollektor des bipolaren Lasttransistors T3 ist über den Knoten b mit dem Drainanschluß von Tl verbunden. Entsprechend ist der Kollektor von T4 über den Knoten a mit dem Drainanschluß von T2 verbunden. Die Basis- und Emitteranschlüsse der bipolaren Lasttransistoren T3 und T4 sind miteinander gekoppelt, wobei die Easisanschlüsse an einer Bezugsspannung Vref liegen. Die Emitteranschlüsse von T3 und T4 sind an die Wortleitung WL angeschlossen. Der

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Zugang für den Lese- und Schreibbetrieb der Speicherzelle erfolgt über die Eitleitungen BO und Bl, wobei BO mit dem Sourceanschluß von T2 und Bl mit dem Sourceanschluß von Tl verbunden ist. Im Schaltbild nach Fig. 1 sind weiterhin an den Knotenpunkten a und b in unterbrochenen Linien Kapazitäten C2 und Cl eingezeichnet, die jeweils zwischen dem Knoten a bzw. b und Masse liegen. Diese Kapazitäten werden normalerweise durch die Transistordotierungsgebiete dargestellt' und brauchen daher nicht gesondert vorgesehen zu werden. Ihre Funktion wird später noch näher erläutert werden.

Aus einer derartigen Speicherzelle lassen sich umfangreiche Matrixspeicher aufbauen, deren Selektion bzw. Adressierung über die Wortleitung V⁷L sowie die Bitleitunqen BO und El erfolgt. Durch Aktivierung der Wortleitung WL werden jeweils alle Speicherzellen eines Portes adressiert. Im Rahmen des ^usführungsbeispiels nach Fig. 1 ist angenommen, daP über die Wortleitung WL η Speicherzellen adressiert werden können, d.h. parallel zu der dargestellten Speicherzelle lieoen n-1 weitere Speicherzellen an der selben Wortleitung, was durch die n-1 Abzweigungen von der Wortleitung WL anaedeutet ist. Von den η Speicherzellen eines Wortes kann eine bestimmte Speicherzelle durch Adressierung eines bestimmten Bitleitunaspaares Bl, BO ausgewählt werden, wobei dieses Bitleitungspaar Bl, Bp v/eitere Abgriffe für entsprechende Speicherzellen innerhalb eines anderen Wortes aufweist. Das ist durch die k-1 Abzweigungen von dem Bitleitungspaar Bl, RO angedeutet. Schließlich sind noch die mit den Bitleitungen verbundenen Kapazitäten CPl und CPO in unterbrochenen Linien dargestellt.

Im folgenden soll die Arbeitsweise der erfindungsgemäßen Speicherzelle näher erläutert v/erden. Um eine möglichst geringe Dauerverlustleistung einer Speicherzelle zu erzielen, ist es bekannt, die Speicherzelle(n) im nichtadressierten Zustand, d.h. im Ruhezustand, mit einer, sehr geringen Strom zu betreiben, der gerade zur Aufrechterhaltung des jeweiligen Speicher-

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zustandes ausreicht. Bein Lese- bzw. Schreibbetrieb wird dann eine Umschaltung auf einen höheren Arbeitsstrom vorgenommen, so daß sich insoesamt eine relativ niedrige Dauerverlustleitung ergibt. Dieses bekannte Betriebsverfahren läßt sich auch auf die erfindungsgemäße Speicherzelle anwenden.

Für den Ruhezustand der Speicherzelle ergeben sich die folgenden Verhältnisse. Alle Zellen desselben Wortes werden durch den gereinsamen Strom Iw auf der Wortleitung WL gespeist. Der Strom I für eine Zelle ergibt sich dann zu I=Iw/n mit η Speicherzellen pro Wort. Alle PNP-Transistören liegen auf dem gemeinsamen Basispotentional Vref. Da bei integrierter Ausführung der Speicherzellen die Vbe-Spannungen der PNP-Transistoren relativ zueinander außerordentlich gleich sind (gutes '"tracking") , erhalten alle Zellen etwa den gleichen Strom I. Wenn man einmal annimmt, daß der Speicher-FET T2 gesperrt ist, ist sein Drainstrom 12 praktisch Null (bzw. genauer: lediglich gleich dem Leckstrom IL des Knotens a) und der PNP-Transistor T4 ist stark sättigungsleitend. Für diesen angenommenen Speicherzustand ist der Speicher-FET Tl leitend (und zwar im linearen Bereich seiner Kennlinie) und T3 ist im aktiven Bereich leitend. Nimmt man Vbe für T3 und T4 voraussetzungsgemäß als gleich an, gilt:

13/14 = 1/(1 - a_N · (X₁)

Dabei bedeuten cl, bzw. α_τ die normale bzw. inverse Stromver-

N I

Stärkung von T3 und T4 in Basisschaltung. Der Strom 14 fließt vollständig über die Basis von T4 nach Vref. Der Basisstrom von T3 beträgt 13 (1-a ) und fließt ebenfalls nach Vref, während Ι1=α ·Ι3 in den Drainanschluß von Tl fließt.

Weiterhin gilt:

13 + 14 = I

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13 =
erhält man somit für 13:

1/2 < 13 < I

Über die Wortleitung kann ein beliebig kleiner Zellstror I eingeprägt werden. Der minimale Stror· I min ist durch den Leck strom IL bestimmt. Es gilt:

V⁴ > ^IL

V1/2 > ^IL
I > 2

Das niedrigste Spannungspotential Vref bezogen auf das Bitleitungspotential ist gegeben durch:

Vg - Vt > 0

Dabei bedeutet Vg die Gatespannung und Vt die Schv.'ellenspannung des Speicher-FETs. Die letztgenannte Bedingung muP erfüllt sein, damit der Speicher-FET leitend ist.

Aus der Schaltung von Fig. 1 folot ferner

Vg = Vref + Vf
und damit

Vref > Vt-Vf

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In dieser Beziehung bedeutet Vf die Diodensoannunq der Kollektor/Fasisdiode des jeweiligen PFP-Transistors. Typische Werte sind Vt = IV und Vf = 0,7 V.

Ausgehend von diesen Bedingungen für den Ruhezustand wird im selektierten Zustand zur Vergrcßeruna der Lese- und Schreibgeschv.'indigkeit der Zellenstrom zv/eckmaPicerweise heraufgesetzt. Durch die sehr star]; nichtlineare Eingancrscharakteristik der bipolaren PUP-Trans.istoren T3 unc" T4 wird dabei das Potential der Wortleitung V¹L nur unwesentlich erhöht, etwa um 6Oir.V bei einer Vergrößeruna des Tiellenstromes I um den Faktor IC. Das bedeutet, daß zur Adressieruna einer Speicherzelle der Spannungshub der Viortleitung nur einiae 100 mV beträgt. Dadurch kennen wesentliche schnellere Treiberschaltkreise mit ebenfalls kleinerer Verlustleistung auf demselben Halbleiterplättchen entworfen v/erden. Da normalerweise die V^Tortleitung eine erhebliche Kapazität aufweist, müßten bei einer Ausführung der Lastelemente als Feldeffekttransistoren aufgrund der für Feldeffekttransistoren benötigten relativ hohen Spannungshübe normalerweise starke Geschwindigkeitseinbußen in Kauf genommen werden. Gegenüber den in der erfindungsgemäßen Schaltung auftretenden geringen Spannungen in der Größenordnung von einigen zig mV würden bei Feldeffekttransistoren Spannungshübe von ca. 5 Volt und größer benötigt.

Zur Abschätzung des maximalen Stromes Ilirax des Transistors Tl im adressierten Zustand muß auseegangen werden von der Beziehung

Vds < Vt,

damit der nichtleitende Speicher-FET nicht einschaltet. Vds bedeutet dabei die Spannung zwischen Drain und Source des leitenden Speicher-FETs, d.h. bei der oben getroffenen Annahme, daß Tl leitend und T2 gesperrt ist des Speicher-FETs Tl.

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Weiterhin gilt:

Il = Y(VVL) · (Vg - Vt - Vds/2) · Vds

In der letztgenannten Beziehung bedeutet γ die normierte Steilheit und W/L das Breiten~/Längenverhältnis für den Kanal eines Speicher-FETs.

Vg = Vref + Vf sovrie Vds/2 << Vg - Vt

ergibt sich:

Il = γ(W/L) . (Vref +Vf- Vt) · Vds d.h.

Il <γ (W/L) · (Vref + Vf -Vt)-Vt

2 Zum Beispiel erhält man rait γ = 30 |iA/V , W/L = 2, Vt = 1 V, Vf = 0,7 V und Vref = 5 V.

Umax <30μΑ · 2 -(5+0,7-1) · 1 d.h. Umax < 282 μΑ

Nimmt man für den Leckstroin z.B. 10 nA an, so daß der minimale Zellstrom im Ruhezustand Imin ungefähr 20 nA (α ^l) gewählt werden kann, dann kann der Strom iir. adressierten Zustand um mehr als vier Größenordnungen höher gev/ählt werden. Dies ist bei einer Zelle mit FET-Lastelementen nicht möglich weaen der wesentlich geringeren Nichlinearität der Strom-/Spannungscharakteristik und wegen der Toleranzen der Parameter, insbesondere der Schwellenspannung Vt. Daraus resultiert ein wesentlicher Vorteil bei der erfindungsgeiräßen Verwenduna von bipolaren Lastelementen für die FET-Speicherzelle nach Fig. 1.

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Das Potential Vref kann auch für den Ruhezustand bzw. den adressierten Zustand unterschiedlich gewählt werden, z.B. für den Ruhezustand Vref = 1,5 Volt und für den adressierten Zustand Vref = 5 Volt. Dadurch kann für die Ruheleistunq des Speichers von einer niedrigeren Spannung ausgegangen werden, wodurch eine v/eitere Verbesserung der Speicherzelle erzielbar ist.

Zur¹ Lesen wird der selektierten Speicherzelle über die jeweilige Fortleitung V7L ein erhöhter Stromimpuls I einaeprägt. Die nichtselektierten Zellen werden vorzugsweise von der Stromversorgung abgeschaltet, so daß der Strom in den Bitleitunqen nur von den selektierten Zellen eines Wortes herrührt. Während im Ruhezustand das Potential der Bitleitungen festgehalten wird, z.E. auf OV, wird beim Lesen diese Bezugs sr>annunascuelle für das Bit- · leitungspotential abgeschaltet, so öaE der Zellenstron die entsprechende Eitleitungskapazität aufladen kann. Beim oben angenommenen Fall, daß Tl leitend ist, kann sich somit CBl aufladen. Sobald die Bitleitung Bl um einige mV, z.B. 10 - 100 mV, aufgeladen ist, kann der Zustand der Speicherzelle mit Hilfe eines Leseverstärkers festgestellt werden. Dazu kann entweder das Potential an einer Bitleitung oder die Differenzsrarmung zwischen beiden Bitleitungen BO-Bl gemessen und ausgewertet werden. Der an die Bitleitungen angeschlossene Leseschaltkreis muß außerdem dafür sorgen, daß die Spannunr der Bitleituna nicht zu sehr anwächst (VCB + Vds < Vt), damit der nichtleitende Transistor T2 nicht eingeschaltet werden kann.

Die Leseoperation läßt sich auch durchführen, ohne die nichtselektierten Zellen von der Stromversorgung abzuschalten. In diesem Fall tragen die nichtselektierten Speicherzellen, in die der sehr geringe Ruhezustandsstrom eingeprägt ist, geringfügig zum resultierenden Strom in den Bitleitungen bei. Für diesen Fall muß verhindert werden, daß die mit den Bitleitungen verbundene Kapazität CBl bzw. CBO nicht über einen längeren Zeitraun, aufgeladen wird, so daß beim Auslesen ein Umschreiben des Speicherinhaltes auftreten könnte. Der damit verbundenen Problem

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kann einmal durch Begrenzung der Bitleitungsspannung Rechnung getragen werden bzw. dadurch, daß man die Zuariffszeit so kurz hält* daß während der Zugriffszeit keine nennensv/erte Aufladung durch den von den nichtselektierten Speicherzellen gelieferten Strom erfolgt.

Wie beim Lesen erhalten auch beim Schreiben die selektierten Speicherzellen einen erhöhten Strom, während die nichtselektierten Zellen vorzugsweise von der Stromversorgung abaeschaltet werden. Wenn wieder die frühere Annahme zugrundegelegt wird, daß Tl leitend und T2 gesperrt ist, wird durch einen genügend positiven Spannungsimpuls an der Bitleitung Bl der Transistor Tl gesperrt oder zumindest weniger leitend gemacht, während das Potential der Bitleitung BO auf dem Ruhepotential von OV verbleibt. Wenn Tl durch diesen Bitleitungsinpuls gesperrt wird, kann der Kollektorstrom des PNP-Lasttransistors T3 den Knoten b aufladen. Sobald die Schwellenspannung des Speicher-FETs T2 überschritten wird, wird dieser durch den dann einsetzenden Rückkopplungsvorgang sehr schnell eingeschaltet. Dieser neueingeschriebene Speicherzustand, nämlich Tl gesperrt und.T2 leitend, bleibt erhalten, wenn nach Einschalten von T2 das Pitleitungspotential von Bl wieder auf das Ruhepotential reduziert wird,

Die nichtselektierten Speicherzellen können nicht umschalten, da kein Aufladestrom vom Lastelement geliefert wird. Die Kapazität Cl, die als innere Kapazität der Transistoren meist ausreicht, verhindert, daß über eine kapazitive Kopplung über die internen Kapazitäten von Tl und damit über die Drain-Source-Strecke das Potential des Knotens b erhöht wird. Auch die Funktion der weiteren Kapazität C2 kann bei dem genannten Schreibvorgang ersehen werden, über diese Kapazität C2 wird das Gate von Tl potentialmäßig festgehalten, so daß durch Anheben des Potentials auf der Bitleitung Bl und damit am SourceanschluC von Tl der Transistor Tl sicher ausgeschaltet werden kann. Die Kapazitäten Cl und C2 sind in Fig. 1 in unterbrochenen Linien eingezeichnet. Damit soll zum Ausdruck kommen, daß sie

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normalerweise nicht extra vorgesehen werden müssen, sondern durch die Drain- sowie Kollektorkapazitaten der Speicher- und Lasttransistoren gebildet werden.

Schließlich ist es auch möglich, die Speicherzelle dadurch umzuschreiben, daß man den jeweils gesperrten Speicher-FET durch einen negativen Bitleitungsimpuls leitend steuert. Für den angenommenen Fall demnach über die Bitleitung BO.

In Fig. 2 ist eine Draufsicht auf einen Ausschnitt einer integrierten Speicheranordnung unter Verwendung einer Speicherzelle nach Fig. 1 dargestellt. Zur Erläuterung werden die Schnittdarstellungen nach den Fign. 3 und 4 herangezogen. In einer zu Halbleiterschaltungen mit komplementären Feldeffekttransistoren ähnlichen Weise sind in einem Halbleitergrundmaterial 1 vom N-Leitungstyp langgestreckte P-leitende Dotierungsbebereiche 2 eingebracht. Während die bipolaren Lasttransistoren T3 und T4 im N-leitfähigen Grundmaterial 1 ausgebildet sind, liegen die Speicher-FETs T2 und Tl innerhalb des P-leitfähigen Halbleitergebietes 2. In Fig. 2 ist die Grenze zwischen den N- und P-leitenden streifenförmigen Bereichen mit 3 bezeichnet. Obwohl in Fig. 2 nur die Anordnung einer einzelnen Speicherzelle dargestellt ist, ist festzustellen, daß alle Speicherzellen der Speicheranordnung ohne gegenseitige Isolation einander benachbart angeordnet sind. Innerhalb eines solchen langgestreckten P-Bereiches 2 verlaufen die Bitleitungen Bl und BO als N+ dotierte Streifen 4 und 5. Diese Dotierungsstreifen 4 und 5 bilden gleichzeitig die Source-Gebiete der Speicher-FETs Tl und T2. Die zugehörigen Drain-Gebiete der Speicher-FETs Tl und T2 werden durch die weiteren zu den Gebieten 4 und 5 beabstandeten N+- Bereiche 6 und 7 gebildet. Wie aus der Querschnittsdarstellung in Fig. 3 hervorgeht, ist über den Halbleiterkörper mit den darin vorgesehenen Dotierungsgebieten eine Isolationsschicht aufgebracht, die vorzugsweise aus Siliziumdioxyd und/oder Siliziumnitrid besteht. An den Stellen, an denen ein Kanal für den Speicher-FET entstehen soll, ist in bekannter Weise die Isolier-

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schicht sehr dünn ausgelegt, was in der Schnittdarstellung nach Fig. 3 für den Speicher-FET T2 durch die dünne Isolierschicht 9 zum Ausdruck kommen soll.

Im Gegensatz zu den Speicher-FETs Tl und T2 sind die bipolaren Lasttransistoren T3 und T4 im N-leitenden Halbleitergrundmaterial 1 angeordnet. Bei dem gewählten Ausführungsbeispiel handelt es sich um sogenannte laterale Bipolartransistoren, die im Gegensatz zu vertikalen Bipolartransistoren aus nebeneinander in einem Abstand (Basisweite) angeordneten Dotierungsgebieten für die Emitter- bzw. Kollektorbereiche bestehen. In Fig. 4 ist eine Schnittdarstellung entlang der Linie 4-4 in Fig. 2 durch die bipolaren Lasttransistor-Strukturen dargestellt. Dabei stellt das N-leitende Halbleitergrundmaterial 1 die gemeinsamen Basisbereiche dar, die (an einer nicht dargestellten Stelle der Halbleiterschaltung) mit der Referenzspannungsquelle Vref verbunden sind. In den N Halbleitergrundmaterial 1 sind die P-dotierten Bereiche 10, 11 und 12 beabstandet vorgesehen. Dabei bildet das P-Gebiet 10 den Kollektor von T3, entsprechend bildet das P-Gebiet 12 den Kollektor von T4. Der für beide Transistoren T3 und T4 gemeinsame Emitterbereich wird durch das P dotierte Gebiet 11 dargestellt. Die bereits erwähnte Isolierschicht 8 erstreckt sich ebenfalls über die bipolaren Transistorstrukturen.

Schließlich ist den Fign. 2 bis 4 noch die gegenseitige schaltungsmäßige Verbindung der Elemente der Speicherzelle durch Leiterzüge angedeutet. Die gemeinsamen Emitterbereiche aller Speicherzellen eines Wortes werden über die Wortleituna WL kontaktiert. Die Kontaktstelle für die dargestellte Speicherzelle ist mit 13 bezeichnet, über die Metallisierunasstreifen 14 bzw. 15 erfolgt die Kreuzkopplung der Speicher-FETs Tl und T2 sowie deren Verbindung mit den zugehörigen Lasttransistoren T3 und T4. Mit der gleichen Metallisierung wird auch die jeweilige Gateelektrode 16 bzw. 17 über den dünnen Isolierschichtbereichen gebildet. Die in Fig. 1 als Knoten a bzw. b

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bezeichneten Schaltungspunkte werden durch die Kontaktstellen der Metallisierungsstreifen 14 bzv. 15 mit den 11+ Dotierungsgebieten 6 bzv/. 7 gebildet. Die Kontaktierung der Kollektorgebiet 10 und 12 der bipolaren Lasttransistoren T3 und T4 erfolgt an den Stellen 18 und 19.

Durch die ir. linken Teil der Fig. 2 in unterbrochenen Linien dargestellten Dotierungsbereiche 1O¹, II¹, 12' soll angedeutet werden, daß die Speicherzellen einer unfangreichen Speicheranordnung in Streifen jeweils so nebeneinander angeordnet werden können, öa£ die Lasttransistoren in einen geneinsar.en Π-Streifen zu liegen koirjnen, wobei das Er¹Ittergebiet 11, II¹ für jeweils 4 Lasttransistoren gemeinsam ausgebildet sein kann.

Bezüglich der Herstellung der Halbleiterschaltung können die an sich bekannten Verfahren Anwendung finden. Es sei schließlich betont, daß eine Prozeßvereinfachunc dadurch erreicht werden kann, daß iran die P-Gebiete 10, 11 und 12 für die Bipolartransistoren gleichzeitig mit den P dotierten Streifen 2 für die Speicher FETs ausbildet.

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Claims

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PATE N T Λ IT 5 P R U C Γι Ε

Halbleiterspeicherschaltunn- nit kleiner Dauerverlustleistung unter Verwendung von bipolaren und unipolaren d.h. Feldeffekttransistoren rit zwei kreuzgeko^relten Transistoren als aktiven Speicnertransistoren, in deren Lastzweigen je ein weiterer Transistor eingeschaltet ist, wobei die Speicher- und Lasttransistoren von unterschiedlicher Transistortyp sind, dadurch gekennzeichnet, daß die kreuzgekoppelten Speichertransistcren (Tl, T2) Feldeffekttransistoren und die Lasttransistcren (T?, "4) bipolare Transistoren sind.

Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß an die Source-Elektroden der FET-Speichertransistoren (Tl, T2) die Bitleitungen (Pl, BO) angeschlossen sind und' die Wortleitung (I⁷L) ir.it den bipolaren Lasttransistoren (T3, T4) gekoppelt ist.

Speicherschaltung nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß die bipolaren Transistoren (T3, T4) im Lastzweig der FET-Speichertransistoren (Tl, T2) bezüglich ihrer Basisanschlüsse miteinander verbunden und an eine Referenzspannuna (Vref) angeschlossen sind, die etwa gleich groß oder größer als die Schv/ellenspannung der Speichertransistoren (Tl, T2) ist, und daß die den Speichertransistoren (Tl, T2) abgewandten Fr.itteranschlüsse der bipolaren Transistoren (T3, T4) gemeinsam reit der Wortleitung ('7L) verbunden sind.

Speicherschaltung mindestens nach Anspruch 1, dadurch gekennzeichnet, daß die bipolaren Lasttransistoren (T3, T4) als laterale Transistoren mit jeweils seitlich beabstandeten Emitter- und Kollektorgebieten ausgebildet sind.

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5. Speicherschaltung mindestens nach Anspruch 1, dadurch gekennzeichnet, daß die bipolaren Lasttransistoren (T3, T4) hinsichtlich ihres Leitfähigkeitstyps gegenüber den kreuzgekoppelten Speichertransistoren (Tl, T2) komplementär sind, d.h. dal? Speichertransistoren N-Kanal FET's und die Lasttransistoren PNP-Transistoren bzw. die Speichertransistoren P-Kanal FFT's und die Lasttransistoren NPM-Transistoren sind.

6. Speicherschaltung nach einen der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß im nichtadressierten Zustand allen Speicherzellen über die Wortleitung und die bipolaren Lasttransistoren ein iir. Vergleich zum im adressierten Zustand angelegten Arbeitsstrom sehr kleiner Ruhestrom zugeführt wird, während die mit den Speichertransistoren verbundenen Bitleitungen auf festem Potential gehalten werden.

7. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß im adressierten Zustand den selektierten Speicherzellen über die V7ortleitung und die bipolaren Lasttransistoren ein stark erhöhter Arbeitsstrom zugeführt wird, wobei gleichzeitig zum Auslesen der gespeicherten Information die sich einstellende Strom- bzw. Spannungsdifferenz der Bitleitungen dieser Speicherzelle herangezogen wird bzw. zum Einschreiben das Potential einer Bitleitung soweit angehoben bzw. abgesenkt wird, daß die Schwellenspannung des leitenden Speicher-FETs unter- bzw. des nichtleitenden Speicher-FETs überschritten wird.

8. Speicherschaltung nach Anspruch 7, dadurch gekennzeichnet, daß im Adressierungsfall die nichtadressierten Speicherzellen vom Ruhestrom abgeschaltet werden.

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— lc -

9. Speicherschaltung nach einen der vorheraehenden Ansprüche, dadurch gekennzeichnet, daß an den Knotennunkten (a, b) der Speicher- und Lasttransistcren Kapazitäten (Cl, C2) vorgesehen sind, deren Größe zur Fixierung des Gatepotentials des beim Schreiben auszuschaltenden Speicher-FETs über dessen Schaltzeit ausreicht.

10. Speicherschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Kapazitäten (Cl, C2) an den Knotenpunkten (a, b) von den internen Drain- bzw. Kollektorkapazitäten der Speicher-FETs bzw. der bipolaren Lasttransistoren gebildet werden.

11. Speicherschaltung mindestens nach Anspruch 1, dadurch gekennzeichnet, daß die Referenzspannung (Vref) für die Basisgebiete der bipolaren Lasttransistoren (T3, T4) im Adressierungsfall gegenüber dem Ruhezustand unterschiedlich und vorzugsweise höher gewählt ist.

12. Speicherschaltung mindestens nach Anspruch 1, dadurch gekennzeichnet, daß die Dotierungsbereiche (10, 11, 12, 2) desselben Leitfähigkeitstyps für die bipolaren Lasttransistoren sowie die Speicher-FETs gleichzeitig ausgebildet sind.

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