JP3958388B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、レトログレードウェル構造を有する半導体装置に関するものである。
【0002】
【従来の技術】
DRAMなどの記憶保持を目的とする集積回路においては、保持されていた情報が偶発的に失われる、いわゆるソフトエラーが問題となってきた。このソフトエラーを引き起こす代表的なものとしてα線があげられる。
【0003】
例えば、P型基板上にNMOSFETからなる記憶素子を形成した場合、基板内にα線が入射すると、α線が基板内原子と相互作用してエネルギーを失い減速する。その過程で、多数の電子正孔対を発生するが、この発生した電子正孔対のうち、少数キャリアである電子がNMOSFETのN型拡散層に到達することによって、保持されている情報(電位)を反転させてしまうことがある。
【0004】
また、CMOS構造においては、PMOSのソース/ドレインとNウェルおよびPウェルからなる寄生PNPバイポーラトランジスタと、NMOSのソース/ドレインとPウェルおよびNウェルからなる寄生NPNバイポーラトランジスタが導通状態になることによって、サイリスタが形成され、CMOS回路の電源端子間などに大電流を生じるラッチアップ現象を引き起こしやすい。特に、ウェルの不純物濃度が低いと、ウェル領域に電流が流れた時の抵抗が高くなり、電圧降下が大きくなるため、ラッチアップ現象が起こりやすくなる。このラッチアップが起こると、回路動作が阻害されるだけでなく、場合によっては、集積回路自体が破壊されるという不具合を生じる。
【0005】
これらの問題点を解決する手段としては、ウェル底部の不純物濃度を高めた、いわゆるレトログレードウェル構造が採用されている。このレトログレードウェルは、不純物を半導体基板内に高エネルギーでイオン注入することによって形成されることが多い。
【0006】
不純物を高エネルギーでイオン注入することによって形成されたレトログレードウェルの構造およびその製造方法は、例えば、K.Tsukamoto et al.,”High energy iron Implantation for ULSI”Nucl.Instr.and Meth. pp584−591 1991に開示されている。
【0007】
図77は、レトログレードウェルが形成されたCMOS構造の半導体装置を示す断面図である。図を参照して、101はP型半導体基板、103はレトログレードPウェル、104はレトログレードNウェル、124は素子分離酸化膜、125はソース/ドレイン、126はゲート酸化膜、127はゲート電極である。また、図78は図77に示された半導体装置のX−X’断面の基板部分における深さ方向の不純物密度分布を示す図、図79は、X−X’断面における内部ポテンシャルを示す図である。
【0008】
これらの図からわかるように、レトログレードPウェルは、高エネルギーイオン注入で不純物を注入するため、基板内の所望の深さに不純物濃度のピークを形成することができる。そのため、レトログレードPウェル上にCMOS構造のトランジスタが形成される場合、レトログレードPウェル底部の高濃度部分では、抵抗が抑制され、電圧降下が小さくなる。それによって、寄生バイポーラトランジスタの電流増幅率が小さくなり、ラッチアップを起こしにくくなる。
【0009】
また、CMOS構造ではなく、レトログレードPウェル上にメモリセルを形成する場合、レトログレードウェル底部の不純物濃度のピークと基板不純物領域とのフェルミ準位の差から生じるポテンシャルバリアによって、少数キャリアである電子が基板表面のソース/ドレイン125に到達することを妨げ、ソフトエラー耐性が向上する。
【0010】
さらに、ソフトエラー耐性を向上させるために、レトログレードPウェルをN型不純物層で囲んだ半導体基板の不純物構造とその製造方法が、例えば、特開平4−212453号に開示されている。
【0011】
図80は、レトログレードPウェルを囲むようにN型不純物層が形成された半導体装置の基板部分を示す断面図である。この図において105はN型不純物層である。レトログレードPウェル上にはNMOSが形成され、メモリ領域となる。図81は、図80中のY−Y’断面における深さ方向の不純物密度分布を示す図である。
【0012】
この構造によれば、α線などによって基板内で発生した少数キャリア、すなわち電子は、このN型不純物層により吸収されるため、レトログレードPウェル領域103の表面に形成されるソース/ドレイン層(図示せず)への到達が妨げられ、ソフトエラー耐性が向上する。
【0013】
また、ラッチアップ耐性を向上させるためには、非常に高い不純物濃度の基板表面に低濃度ウェルを形成した構造が、例えば、F.S.Lai et al.,”A Highly latchup−immune 1 μm CMOS technology fabricated with 1 MeV ion implantation and self−aligned TiSi2 ”IEDM Tech.Dig.pp513−516 1985に開示されている。
【0014】
図82は、非常に高いP型不純物濃度を有する基板の表面に、不純物層を設けた半導体装置の基板部分を示す断面図である。この図において106は高濃度P型基板、113はPウェル、104はレトログレードNウェルである。レトログレードNウェル104上にはPMOS、Pウェル113上にはNMOSが形成され、CMOS回路を構成する。図83は、図82中のZ−Z’断面における深さ方向の不純物密度分布を示す図である。
【0015】
この構造では、高濃度P型基板106を用いることによって、基板抵抗を減少させ、基板内の電流による電圧降下を小さくするため、CMOS回路のラッチアップを抑制することができる。
【0016】
【発明が解決しようとする課題】
しかし、集積回路の微細化に伴って、従来のようなレトログレードウェル構造では、ソフトエラー耐性およびラッチアップ耐性がともに低下する。
【0017】
さらに、レトログレードPウェルをN型不純物層で囲んだ不純物構造の場合、中間層となるN型不純物層の電位を決めるための端子が必要となるため、微細化によって構造上の複雑さを増す。
【0018】
また、集積回路の設計やプロセス技術の進歩により、高密度の記憶素子と高密度の演算回路を同一チップ内に搭載した集積回路の製造が可能になってきているが、このような集積回路では、高いソフトエラー耐性と高いラッチアップ耐性が同時に必要とされる。
【0019】
そこで、高不純物濃度基板に低不純物濃度表面層を形成した構造を用いると、高いラッチアップ耐性を示すため、CMOS構造において有効であるが、ソフトエラー耐性の向上には効果が無く、むしろ2層間のフェルミ準位の差がポテンシャルバリアを形成して、少数キャリアの基板への拡散を妨げ、逆に素子形成領域へ拡散させるためソフトエラー耐性が劣化する。
【0020】
本発明は、上記した点に鑑みてなされたものであり、微細化されても、ソフトエラー耐性強化に有効なだけでなく、ソフトエラー耐性とラッチアップ耐性を合わせ持ち、回路の誤動作を防止する基板不純物構造を有する半導体装置およびその製造方法を得ることを目的とするものである。
【0021】
【課題を解決するための手段】
この発明に係る半導体装置は、第1不純物濃度を有する第1導電型の半導体基板と、第2不純物濃度の不純物濃度ピークを有し、半導体基板の主表面に形成される第1導電型のレトログレードウェルと、レトログレードウェルの下側に接し、濃度が第1不純物濃度および第2不純物濃度の濃度ピークよりも小さい第3不純物濃度を最大値とする第1の不純物層と、レトログレードウェル上に形成されるMOS型トランジスタと、半導体基板の主表面における、レトログレードウェルとは別の領域に形成され、第1導電型の第4不純物濃度の不純物濃度ピークを有する第2の不純物層と、この第2の不純物層に隣接して半導体基板の主表面に形成され、第2導電型の第5不純物濃度の不純物濃度ピークを有する第3の不純物層と、少なくとも第2および第3の不純物層上に形成され、MOS型トランジスタを制御するためのCMOSトランジスタを含むものである。
【0022】
また、少なくとも第2および第3の不純物層下に形成された第1導電型の第4の不純物層をさらに備えたことを特徴とするものである。
【0023】
また、第1の不純物層は第2導電型であることを特徴とするものである。
また、第1の不純物層は、第3不純物濃度の不純物濃度ピークを有し、第2不純物濃度および第3不純物濃度は濃度が第1不純物濃度よりも小さいことを特徴とするものである。
【0024】
ここで、第1導電型の第4の不純物層が少なくとも第2および第3の不純物層下に形成されることを特徴とするものである。
【0025】
そして、第1の不純物層は第2導電型であることを特徴とするものである。
そして、MOS型トランジスタはメモリセルを構成するトランジスタであることを特徴とするものである。
【0026】
さらに、第1の不純物層は半導体基板の主表面に形成される分離絶縁膜よりも深く形成されることを特徴とするものである。
【0027】
また、MOS型トランジスタはメモリセルを構成するトランジスタであることを特徴とするものである。
【0028】
また、第1の不純物層は半導体基板の主表面に形成される分離絶縁膜よりも深く形成されることを特徴とするものである。
【0029】
また、第2不純物濃度の不純物濃度ピークおよび第4不純物濃度の不純物濃度ピークは半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有することを特徴とするものである。
【0030】
さらに、第2不純物濃度および第3不純物濃度は第1不純物濃度よりも小さいことを特徴とするものである。
【0031】
また、第1の不純物層は、第3不純物濃度の不純物濃度ピークを有する第2の導電型の不純物層であることを特徴とするものである。
【0032】
さらに、少なくとも第2および第3の不純物層下に形成された第1導電型の第4の不純物層を備えたことを特徴とするものである。
【0033】
また、MOS型トランジスタはメモリセルを構成するトランジスタであることを特徴とするものである。
【0034】
さらに、第1の不純物層は半導体基板の主表面に形成される分離絶縁膜よりも深く形成されることを特徴とするものである。
【0035】
加えて、第3不純物濃度は第2不純物濃度よりも小さいことを特徴とするものである。
【0036】
そして、第4不純物濃度の不純物濃度ピークと、第2不純物濃度の不純物濃度ピークとは半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有することを特徴とするものである。
【0037】
また、本発明の半導体装置は、第1不純物濃度を有する第1導電型の半導体基板と、
第2不純物濃度の不純物濃度ピークを有し、半導体基板の主表面に形成されるレトログレードウェルと、第3不純物濃度の不純物濃度ピークを有し、レトログレードウェルの下側に接する第1の不純物層とを含み、第3不純物濃度は第1不純物濃度および第2不純物濃度よりも小さく、さらに、レトログレードウェルの主表面に形成されるメモリセルトランジスタと、半導体基板の主表面における、レトログレードウェルとは別の領域に形成され、第1導電型の第4不純物濃度の不純物濃度ピークを有する第2の不純物層と、第2の不純物層に隣接して半導体基板の主表面に形成され、第2導電型の第5不純物濃度の不純物濃度ピークを有する第3の不純物層と、少なくとも第2および第3の不純物層に形成されるCMOS型トランジスタとを含むことを特徴とするものである。
【0038】
また、少なくとも第2および第3の不純物層下に形成される、第1導電型の第4の不純物層をさらに含むことを特徴とするものである。
【0039】
さらに、第1の不純物層は半導体基板の主表面に形成される分離絶縁膜よりも深く形成されることを特徴とするものである。
【0040】
また、第2不純物濃度および第3不純物濃度は第1不純物濃度よりも小さいことを特徴とするものである。
【0041】
また、少なくとも第2および第3の不純物層下に形成される、第1導電型の第4の不純物層をさらに含むことを特徴とするものである。
【0042】
さらに、第2不純物濃度の不純物濃度ピークおよび第4不純物濃度の不純物濃度ピークは半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有することを特徴とするものである。
【0043】
さらに、第2不純物濃度および第3不純物濃度は第1不純物濃度よりも小さいことを特徴とするものである。
【0044】
【発明の実施の形態】
参考例1.
図1はこの発明に関連する参考例1を示す半導体装置の断面図である。以下図を参照して、1はP型半導体基板、2はP型半導体基板1中に形成されたP型不純物層、3はP型半導体基板1中に形成されたレトログレードPウェル、21はセルプレート、22はストレージノード、23はキャパシタ絶縁膜、24は素子分離酸化膜、25はソース/ドレイン、26はゲート酸化膜、27はゲート電極、28はシリコン酸化膜、30は層間絶縁膜、31はビット線である。ストレージノード22、キャパシタ絶縁膜23およびセルプレート21からキャパシタが構成されている。
【0045】
図2は、図1に示した半導体装置の半導体基板を示す断面図、図3は、図2に示した半導体基板のA−A’断面における不純物密度分布を示す図、図4は、図2に示した半導体基板のA−A’断面における基板の内部ポテンシャルを示す図である。
【0046】
この半導体装置の基板は、ボロン濃度1×1015〜1×1016/cm3程度のP型半導体基板1と、ボロン濃度1×1015/cm3程度のP型不純物層2と、ボロン濃度1×1018/cm3程度のレトログレードPウェル3からなっている。
【0047】
図1においては、レトログレードPウェル3表面に形成されたトランジスタは二つであるが、実際の構造としては、多数個形成されることが多い。また、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が、必要によって形成される。P型不純物層2は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0048】
この半導体装置の基板構造によれば、図4からわかるように、P型不純物層2の存在によって、半導体基板1中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードPウェル3表面に形成されたソース/ドレイン領域25に到達するのを妨げるため、電子によるソフトエラーを抑制することができる。
【0049】
また、半導体基板1、P型不純物層2およびレトログレードPウェル3は、同一導電型であるので、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0050】
図5〜7は、参考例1の半導体装置の基板の製造方法を示す断面図である。図を参照して、29は下敷き酸化膜である。
【0051】
図8は、図5に示した半導体基板のA−A’断面における不純物密度分布を示す図である。
【0052】
まず、図5に示すように、ボロン濃度1×1016/cm3程度のP型半導体基板1の表面上に、エピタキシャル成長によって、ボロン濃度1×1015/cm3程度のP型不純物層2を2〜10μm形成する。次に図6に示すように、P型不純物層2の表面の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0053】
次に、図7に示すように、必要で有れば、レジストをパターニングしてレトログレードPウェル3形成領域上部を開口するようにマスクした後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、レトログレードPウェル3を形成する。この後トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。(図示せず)
以上説明したように、この半導体装置の製造方法によれば、半導体基板1中でα線などにより発生した電子の、レトログレードウェル3の上部に対するポテンシャルバリアが大きくなり、レトログレードPウェル3表面に形成されるソース/ドレイン領域25に到達するのを妨げて、電子によるソフトエラーが抑制された半導体装置を得ることができる。
【0054】
また、半導体基板1、P型不純物層2およびレトログレードPウェル3を、同一導電型にすることによって、電気的に導通させているため、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【0055】
さらに、エピタキシャル成長によってP型不純物層2を形成するため、半導体基板1の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板1とレトログレードPウェル3を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
参考例2.
図9はこの発明に関連する参考例2を示す半導体装置の基板の断面図である。以下図を参照して、1はP型半導体基板、5はN型不純物層、3はレトログレードPウェルで、N型不純物層5のN型不純物密度は十分に低く、P型半導体基板1とレトログレードPウェル3は電気的に絶縁されていない。このレトログレードPウェル3上には、参考例1と同様の素子が形成される。(図示せず)
図10は、図9に示した半導体基板のA−A’断面における不純物密度分布を示す図、図11は、図9に示した半導体基板のA−A’断面における基板の内部ポテンシャルを示す図である。
【0056】
この半導体装置の基板は、ボロン濃度1×1015〜1×1016/cm3程度のP型半導体基板1と、リン濃度1×1015/cm3程度のN型不純物層5と、ボロン濃度1×1018/cm3程度のレトログレードウェル層3からなっている。
【0057】
レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が必要によって形成される。また、N型不純物層5は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0058】
図11からわかるように、N型不純物層5の存在によって、半導体基板1中でα線などにより発生した電子のレトログレードウェル3の上部に対するポテンシャルバリアがさらに大きくなり、レトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを妨げるため、電子によるソフトエラーを抑制することができる。
【0059】
また、N型不純物層5は、半導体基板1およびレトログレードPウェル3と異なる導電型であるが、N型不純物層5は半導体基板1とレトログレードPウェル3が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0060】
図12〜15は、参考例2の半導体装置の基板の製造方法を示す断面図、図16は、図14に示した半導体基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図、図17は、図15に示した半導体基板の深さ方向に対するボロンとリンの不純物密度分布を示す図である。
【0061】
まず、図12に示すように、ボロン濃度1×1015/cm3程度のP型半導体基板1主表面上の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0062】
次に、図13に示すように、必要であれば、P型半導体基板1表面にレジストをパターニングしてN型不純物層5形成領域上部を開口するようにマスクした後、N型の不純物イオンであるリンを50keV〜200keV、1×1011〜5×1012/cm2の条件で注入して、N型不純物層51を形成する。
【0063】
その後、図14に示すように、1100℃〜1200℃、0.5時間から3時間程度の熱処理でリンを拡散させてN型不純物層5を形成する。
【0064】
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、N型不純物層5が形成される領域に参考例1に示したようなP型不純物層2が形成されることがあるが、P型不純物層2が形成されても特に問題はない。
【0065】
そして、図15に示すように、必要であれば、P型半導体基板1表面にレジストをパターニングしてレトログレードPウェル3形成領域上部を開口するようにマスクした後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、レトログレードPウェル3を形成する。このレトログレードPウェル3上には、この後、参考例1と同様の素子が形成される。(図示せず)
以上説明したように、この半導体装置の製造方法によれば、半導体基板1とレトログレードPウェル3との間にN型層を挟みつつ導通を保つことができる半導体装置の製造が可能となる。よって、半導体基板1中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアがさらに大きくなり、レトログレードPウェル3表面に形成されたソース/ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【0066】
また、N型不純物層5は、半導体基板1およびレトログレードPウェル3と異なる導電型であるが、N型不純物層5は半導体基板1とレトログレードPウェル3が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【0067】
図18〜図20は、参考例2の半導体装置の基板の別の製造方法を示す断面図、図21は、図19に示した半導体基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図、図22は、図20に示した半導体基板の深さ方向のボロンとリンの不純物密度分布を示す図である。
【0068】
まず、参考例1と同様にして、ボロン濃度1×1016/cm3程度のP型半導体基板1の表面上に、エピタキシャル成長によって、ボロン濃度1×1015/cm3程度のP型不純物層2を2〜10μmを形成した後、P型不純物層2の表面の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0069】
次に、図18に示すように、必要であれば、レジストをパターニングしてN型不純物層5形成領域上部を開口するようにマスクした後、N型の不純物イオンであるリンを50keV〜200keV、1×1011〜1×1013/cm2の条件で注入してN型不純物層51を形成する。
【0070】
その後、図19に示すように、1100℃〜1200℃、0.5時間から3時間程度の熱処理でリンを拡散させてN型不純物層5を形成する
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、N型不純物層5が形成される領域に参考例1に示したようなP型不純物層2が形成されることがあるが、P型不純物層2が形成されても特に問題はない。
【0071】
そして、図20に示すように、必要であれば、レジストをパターニングしてレトログレードPウェル3形成領域上部を開口するようにマスクした後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、レトログレードPウェル3を形成する。このレトログレードPウェル3上には、この後、参考例1と同様の素子が形成される。(図示せず)
以上説明したように、この半導体装置の製造方法によれば、半導体基板1中でα線などにより発生した電子の、レトログレードウェル3上部に対するポテンシャルバリアが大きくなり、レトログレードPウェル3表面に形成されたソース/ドレイン領域に到達するのを妨げて、電子によるソフトエラーが抑制された半導体装置の製造方法を得ることができる。
【0072】
さらに、エピタキシャル成長させた後にN型不純物層5を形成するため、半導体基板1の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板1とレトログレードPウェル3を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【0073】
また、N型不純物層5は、半導体基板1およびレトログレードPウェル3と異なる導電型であるが、N型不純物層5は半導体基板1とレトログレードPウェル3が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【0074】
図23〜図24は、参考例2の半導体装置の基板の別の製造方法を示す断面図である。図25は、図23に示した半導体装置の基板のA−A’断面におけるボロンとリンとの不純物プロファイルを示したものである。図26は図24に示した半導体装置の基板の深さ方向のボロンとリンの不純物密度分布を示す図である。
【0075】
まず、図23に示すように、ボロン濃度1×1016/cm3程度のP型シリコン基板1上にリン濃度1×1015/cm3程度のN型エピタキシャル層5を2〜5μm成長させた後、P型不純物層2の表面の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0076】
次に、図24に示すように、必要であれば、レジストをパターニングしてレトログレードPウェル3形成領域上部を開口するようにマスクした後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、レトログレードPウェル3を形成する。この後、参考例1と同様の素子が形成される。(図示せず)
以上説明したように、この半導体装置の製造方法によれば、半導体基板1中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードPウェル3表面に形成されたソース/ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置を得ることができる。
【0077】
さらに、エピタキシャル成長によってN型不純物層5を形成するため、半導体基板1の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板1とレトログレードPウェル3を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、工程の簡略化が図れる上、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【0078】
また、N型不純物層5は、半導体基板1およびレトログレードPウェル3と異なる導電型であるが、N型不純物層5は半導体基板1とレトログレードPウェル3が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
参考例3.
図27は、この発明に関連する参考例3を示す半導体装置の基板を示す断面図である。以下図を参照して、6はP型半導体基板、2はP型半導体基板中に形成されたP型不純物層、3はP型半導体基板6中に形成されたレトログレードPウェルである。
【0079】
図28は、図27に示した半導体基板のA−A’断面における不純物密度分布を示す図である。
【0080】
この半導体装置の基板は、図28に示すように、ボロン濃度1×1019/cm3程度の高濃度P型半導体基板6と、ボロン濃度1×1015/cm3程度のP型不純物層2と、ボロン濃度1×1018/cm3程度のレトログレードPウェル3からなっている。
【0081】
また、レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。P型不純物層2は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0082】
この基板構造上に記憶素子が形成される場合(図示せず)、図28に示した不純物密度分布からわかるように、P型半導体基板6中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、P型不純物層2の存在によって大きくなるだけでなく、P型半導体基板6中では電子のライフタイムが短くなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーをより抑制する効果を有する。
【0083】
また、この基板構造の上に制御回路となるCMOSトランジスタが形成される場合、P型半導体基板6によって、基板抵抗が低くなり、あわせて、レトログレードPウェル3が形成されているため、ラッチアップ耐性を向上させるという効果を有する。
【0084】
さらに、P型半導体基板6、P型不純物層2およびレトログレードPウェル3は、同一導電型で、電気的に導通しているので、それぞれ独立に電位を固定する必要がない。よって、記憶素子およびCMOSトランジスタのいずれを形成する場合にも、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0085】
加えて、P型半導体基板6の濃度は高いが、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度は低いので、P型半導体基板6とレトログレードPウェル3を導通しやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化が抑制されるという効果がある。
【0086】
図29〜図30は、参考例3の半導体装置の基板の製造方法を示す断面図で、図31は、図29に示した半導体基板のA−A’断面における不純物密度分布を示す図である。
【0087】
まず、図29に示すように、ボロン濃度1×1019/cm3程度の高濃度P型半導体基板6の表面上にボロン濃度1×1015/cm3程度のP型エピタキシャル層2を2〜10μm形成する。
【0088】
その後、P型不純物層2の表面の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0089】
次に、図30に示すように、必要であれば、レジストをパターニングしてレトログレードPウェル3形成領域上部を開口するようにマスクした後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、ボロン濃度1×1018/cm3程度のレトログレードPウェル3を形成する。この後トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。(図示せず)
レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0090】
P型不純物層2は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0091】
以上説明したように、この半導体装置の製造方法によれば、P型半導体基板6中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、P型不純物層2の存在によって大きくなるだけでなく、P型半導体基板6中では電子のライフタイムが短くなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラー耐性がさらに向上した半導体記憶装置の製造方法を得ることができる。
【0092】
また、この基板構造の上にCMOSトランジスタが形成される場合、半導体基板6の濃度が高いため、基板抵抗が低くなるともに、レトログレードPウェル3が形成されているため、ラッチアップ耐性をより一層向上させるという効果を有する。
【0093】
さらに、P型半導体基板6、P型不純物層2およびレトログレードPウェル3は、同一導電型で、電気的に導通しているので、それぞれ独立に電位を固定する必要がない。よって、記憶素子およびCMOSトランジスタのいずれを形成する場合にも、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造が可能になる。
【0094】
加えて、P型不純物層2をエピタキシャル成長によって形成しているので、P型半導体基板6の濃度は高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度は低くなり、P型半導体基板6とレトログレードPウェル3を導通しやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化が抑制されるという効果がある。
参考例4.
図32は、この発明に関連する参考例4を示す半導体装置の基板を示す断面図である。以下図を参照して、6はP型半導体基板、5はP型半導体基板中に形成されたN型不純物層、3はP型半導体基板6中に形成されたレトログレードPウェルである。
【0095】
図33は図32に示した半導体基板のA−A’断面における不純物密度分布を示す図である。
【0096】
この半導体装置の基板は、図33に示すように、ボロン濃度1×1019/cm3程度の高濃度P型半導体基板6と、リン濃度1×1015/cm3程度のN型不純物層5と、ボロン濃度1×1018/cm3程度のレトログレードPウェル3からなっている。
【0097】
また、レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。N型不純物層5は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0098】
この基板構造上に記憶素子が形成される場合、図33に示した不純物密度分布からわかるように、P型半導体基板6中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、N型不純物層5の存在によって大きくなるだけでなく、P型半導体基板6中では電子のライフタイムが短くなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーをより抑制する効果を有する。
【0099】
また、この基板構造の上に制御回路となるCMOSトランジスタが形成される場合、P型半導体基板6によって、基板抵抗が低くなり、あわせて、レトログレードPウェル3が形成されているため、ラッチアップ耐性を向上させるという効果を有する。
【0100】
さらに、N型不純物層5は、半導体基板6およびレトログレードPウェル3と異なる導電型であるが、N型不純物層5は半導体基板6とレトログレードPウェル3が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0101】
加えて、P型半導体基板6の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度が低いので、P型半導体基板6とレトログレードPウェル3を導通しやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化が抑制されるという効果がある。
【0102】
図34〜図35は、この発明に関連する参考例4を示す半導体装置の基板の製造方法を示す断面図、図36は図34に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図、図37は図35に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示した図である。
【0103】
まず、図34に示すように、ボロン濃度1×1018〜1019/cm3程度のP型半導体基板6上にリン濃度1×1015/cm3程度のN型不純物層5を2〜10μmエピタキシャル成長させる。
【0104】
その後、N型不純物層5の表面の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0105】
次に、図35に示すように、必要で有ればレジストをパターニングしてレトログレードPウェル3形成領域上部を開口するようにマスクした後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、ボロン濃度1×1018/cm3程度のレトログレードPウェル3を形成する。この後トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。
【0106】
レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0107】
N型不純物層5は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0108】
以上説明したように、この半導体装置の製造方法によれば、P型半導体基板6中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、N型不純物層5の存在によって大きくなるだけでなく、P型半導体基板6中では電子のライフタイムが短くなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラー耐性がさらに向上した半導体記憶装置の製造方法を得ることができる。
【0109】
また、この基板構造の上にCMOSトランジスタが形成される場合、半導体基板6の濃度が高いため、基板抵抗が低くなり、半導体基板6とレトログレードPウェル3を導通させやすくなるとともに、より一層ラッチアップ耐性を向上させた半導体装置の製造方法を得ることができる。
【0110】
さらに、N型不純物層5は、半導体基板6およびレトログレードPウェル3と異なる導電型であるが、N型不純物層5は半導体基板6とレトログレードPウェル3が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造が可能になる。
【0111】
加えて、N型不純物層5をエピタキシャル成長によって形成しているので、P型半導体基板6の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度が低い半導体装置を得ることができ、P型半導体基板6とレトログレードPウェル3を導通しやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化が抑制されるという効果がある。
参考例5.
図38は、この発明に関連する参考例5を示す半導体装置の基板を示す断面図である。以下図を参照して、6はP型半導体基板、7はP型半導体基板中に形成されたN型不純物層、3はP型半導体基板6中に形成されたレトログレードPウェルである。
【0112】
図39は図38に示した半導体基板のA−A’断面における不純物密度分布を示す図である。
【0113】
この半導体装置の基板は、図39に示すように、ボロン濃度1×1019/cm3程度の高濃度P型半導体基板6と、リン濃度1×1018/cm3程度のN型不純物層7と、ボロン濃度1×1018/cm3程度のレトログレードPウェル3からなっている。
【0114】
また、レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。N型不純物層7は、レトログレードPウェル3の周囲を取り囲むように形成されている。
【0115】
この基板構造上に記憶素子が形成される場合、図39に示した不純物分布からわかるように、P型半導体基板6中では電子のライフタイムが短くなるだけでなく、P型半導体基板6中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、N型不純物層7の存在によってより大きくなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【0116】
また、この基板構造の上に制御回路となるCMOSトランジスタが形成される場合、P型半導体基板6によって、基板抵抗が低くなり、あわせて、レトログレードPウェル3の周囲を取り囲むようにN型不純物層7が形成され、P型基板6とレトログレードPウェル3が分離されているため、ラッチアップ耐性を向上させるという効果を有する。
【0117】
図40〜図41は、参考例5の半導体装置の基板の製造方法を示す断面図、図42は図40に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示した図、図43は図42に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示したものである。
【0118】
まず、参考例3と同様にして、ボロン濃度1×1018/cm3程度のP型半導体基板6上にボロン濃度1×1015/cm3程度のP型不純物層2を2〜10μmエピタキシャル成長によって形成する。
【0119】
その後、P型不純物層2の表面の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0120】
次に、図40に示すように、必要で有ればレジストをパターニングしてN型不純物層7形成領域上部を開口するようにマスクした後、N型の不純物イオンであるリンを500keV〜10MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、N型不純物層7を形成する。
【0121】
そして、図41に示すように、必要であればレジストをパターニングしてレトログレードPウェル3形成領域上部を開口するようにマスクした後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、レトログレードPウェル3を形成する。
【0122】
この後トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。
【0123】
なお、N型不純物層7形成とレトログレードPウェル3形成は、N型不純物層7がレトログレードPウェル3を取り囲むように形成されれば、どちらを先に行なっても良い。
【0124】
レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層を形成する場合もある。
【0125】
以上説明したように、この半導体装置の製造方法によれば、P型半導体基板6中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、N型不純物層7の存在によって大きくなるだけでなく、P型半導体基板6中では電子のライフタイムが短くなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラー耐性がさらに向上した半導体記憶装置の製造方法を得ることができる。
【0126】
また、この基板構造の上にCMOSトランジスタが形成される場合、P型半導体基板6上に、エピタキシャル成長によってP型不純物層2を形成した後にN型不純物層7およびレトログレードPウェル3を形成するため、半導体基板6の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度の低い半導体装置を得ることができる。したがって、しきい値電圧などのトランジスタ特性の劣化が抑制されるとともに、低い基板抵抗と、レトログレードPウェル3によって、ラッチアップ耐性を向上させた半導体装置の製造方法を得ることができる。
参考例6.
図44はこの発明に関連する参考例6を示す半導体装置の基板の断面図である。以下図を参照して、11はN型半導体基板、2はN型半導体基板中に形成されたP型不純物層、3はN型半導体基板11中に形成されたレトログレードPウェルである。図45は図44に示した半導体基板のA−A’断面における不純物密度分布を示す図、図46は、図44に示した半導体基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図である。
【0127】
この半導体装置の基板は、図45に示すように、リン濃度1×1016/cm3程度のN型半導体基板11と、ボロン濃度1×1015/cm3程度のP型不純物層2と、ボロン濃度1×1018/cm3程度のレトログレードウェル層3からなっている。
【0128】
また、レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。P型不純物層2は、レトログレードPウェル3の底面に接するように形成されているが、側面については形成されてもされなくてもよい。
【0129】
この基板構造によれば、レトログレードPウェル3と半導体基板11との電界が緩和されるため、耐圧が向上するという効果を有する。
【0130】
また、半導体基板11の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぐことができる。
【0131】
次に、この参考例6の半導体装置の基板の製造方法を説明する。
まず、リン濃度1×1016/cm3程度のN型半導体基板11上に参考例1と同様にして、ボロン濃度1×1015/cm3程度のP型不純物層2を2〜10μmエピタキシャル成長によって形成した後、素子分離酸化膜24、下敷き酸化膜29を形成する。図47は、この時のボロンとリンの深さ方向の不純物密度分布を示す図である。
【0132】
その後、参考例1と同様にして、レトログレードPウェル3、トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。
【0133】
レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層を形成する場合もある。
【0134】
以上説明したように、この半導体装置の製造方法によれば、レトログレードPウェル3と半導体基板11との電界が緩和されるため、耐圧が向上するという効果を有する半導体装置の製造方法を得ることができる。
【0135】
また、半導体基板11の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
参考例7.
図48はこの発明に関連する参考例7を示す半導体装置の基板の断面図である。以下図を参照して、11はN型半導体基板、5はN型半導体基板11中に形成されたN型不純物層、3はN型半導体基板11中に形成されたレトログレードPウェルである。図49は図48に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図、図50は図48に示した半導体装置の基板のA−A’断面におけるボロンとリンの深さ方向の不純物密度分布を示す断面図である。
【0136】
この半導体装置は、リン濃度1×1016/cm3程度のN型半導体基板11と、リン濃度1×1015/cm3程度のN型不純物層5と、ボロン濃度1×1018/cm3程度のレトログレードウェル層3からなる基板構造を有している。
【0137】
N型半導体基板11は、リン濃度1×1018/cm3程度のものを用いてもよい。この時、図51は図48に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図であり、図52は図48に示した半導体装置の基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図である。
【0138】
また、レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。N型不純物層5は、レトログレードPウェル3の底面に接するように形成されているが、側面については形成されてもされなくてもよい。
【0139】
この基板構造によれば、N型不純物層5によって、レトログレードPウェル3と半導体基板11との電界が緩和されるため、耐圧が向上するという効果を有する。
【0140】
また、半導体基板11の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぐことができる。
【0141】
さらに、N型半導体基板11のリン濃度が1×1018/cm3程度のものの場合、基板抵抗が低くなり、あわせてレトログレードウェルが形成されているため、CMOSトランジスタを形成した場合に、ラッチアップ耐性がより一層向上するという効果を奏する。
【0142】
次に、この参考例7の半導体装置の基板の製造方法を説明する。
まず、リン濃度1×1016/cm3程度のN型半導体基板11上に参考例2と同様にして、リン濃度1×1015/cm3程度のN型不純物層5を2〜10μmエピタキシャル成長によって形成した後、素子分離酸化膜24、下敷き酸化膜29を形成する。
【0143】
その後、参考例2と同様にして、レトログレードPウェル3、トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。
【0144】
レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層を形成する場合もある。
【0145】
以上説明したように、この半導体装置の製造方法によれば、レトログレードPウェル3と半導体基板11との電界が緩和されるため、耐圧が向上するという効果を有する半導体装置の製造方法を得ることができる。
【0146】
また、半導体基板11の濃度が高く、トランジスタが形成されるレトログレードPウェル3の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【0147】
さらに、N型半導体基板11をリン濃度1×1018/cm3程度のものにすれば、基板抵抗が低くなり、あわせてレトログレードウェルが形成されているため、CMOSトランジスタを形成する場合に、ラッチアップ耐性がより一層向上するという効果を有する半導体装置の製造方法を得ることができる。
実施の形態1.
図53は、この発明の実施の形態1を示す半導体装置を示す断面図である。以下図を参照して、1はP型半導体基板、5はP型半導体基板1中に形成されたN型不純物層、3および8はP型半導体基板1中に形成されたレトログレードPウェル、4および9はレトログレードNウェル、24は素子分離酸化膜、25はソース/ドレイン、26はゲート酸化膜、27はゲート電極である。
【0148】
また、図54はこの発明の実施の形態1を示す半導体装置の基板を示す断面図である。
【0149】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域(メモリセル領域)と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域(ロジック回路領域)に大別される。
【0150】
メモリセル領域は主にNMOSFETから構成され、ロジック回路領域は主にCMOSFETで構成される。
【0151】
図55は、図54に示した半導体基板のC−C’断面における不純物密度分布を示す図である。また、図54に示した半導体基板のB−B’断面における不純物密度分布は図10のようになっている。図54からわかるように、メモリセル領域は参考例2と同様の基板構造を有している。
【0152】
レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。N型不純物層5は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0153】
レトログレードPウェル8、レトログレードNウェル4およびレトログレードNウェル9上には、トランジスタが複数個または単数個形成され(図示せず)、ロジック回路領域のCMOSを形成する。この場合も、レトログレードウェル内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0154】
また、レトログレードNウェル4とレトログレードPウェル3上にそれぞれ形成されたトランジスタによって、ロジック回路となるCMOSを形成してもよい。その際には、レトログレードPウェル3上にはメモリセルとなるトランジスタも形成される。このとき、図56に示すようにN型不純物層5が形成されていない領域まで広げてレトログレードPウェルを形成してもよく、それによってロジック回路領域のラッチアップ耐性が維持できる。
【0155】
ロジック回路領域のCMOSためのウェルは、レトログレードPウェル3の一部とレトログレードNウェル4だけでもよいし、逆に、この実施の形態に記載されたものより多くてもよい。
【0156】
メモリセル領域の基板構造によれば、図10からわかるように、P型半導体基板1中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、N型不純物層5の存在によって大きくなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【0157】
また、半導体基板1、N型不純物層5およびレトログレードPウェル3は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0158】
図57〜図63は、この発明の実施の形態1の半導体装置の基板の製造方法を示す断面図である。
【0159】
まず、図57に示すように、ボロン濃度1×1015/cm3程度のP型半導体基板1主表面上の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0160】
次に図58に示すようにレジスト40をパターニングしてメモリセル領域を開口した後、N型の不純物イオンであるリンを50keV〜200keV、1×1011〜5×1012/cm2の条件で注入して、基板表面にN型層51を形成する。レジストを除去した後、図59に示すように、1100℃〜1200℃、0.5時間から3時間程度の熱処理でリンを拡散させて低濃度N型領域5を形成する。
【0161】
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、図60に示すようにN型不純物層5が形成される領域に参考例1に示したようなP型不純物層2が形成されることがあるが、P型不純物層2が形成されても特に問題はない。
【0162】
そして、図61に示すように、再度レジスト40をパターニングしてメモリセル領域のレトログレードPウェル形成領域を開口した後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、レトログレードPウェル3を形成する。
【0163】
その後、図62に示すように、レジスト40をパターニングしてロジック回路領域内のNMOSFET形成部を開口した後、P型の不純物イオンであるボロンを200keV〜1.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、レトログレードPウェル8を形成する。
【0164】
次に、図63に示すように、レジスト40をパターニングしてロジック回路領域内PMOSFET形成部を開口した後、N型の不純物イオンであるリンを300keV〜2.5MeV、1×1012〜1×1014/cm2の条件で高エネルギー注入し、レトログレードNウェル4および9を形成する。この後トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。(図示せず)
なお、レトログレードPウェル3、8とレトログレードNウェル4、9はそれぞれ同時に形成しても、単独に形成してもかまわない。また、その形成順序も適宜変更可能である。
【0165】
以上説明したように、この半導体装置の製造方法によれば、半導体基板1中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードPウェル3表面に形成されたソース/ドレイン領域25に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置を得ることができる。
【0166】
また、半導体基板1、レトログレードPウェル3およびP型不純物層2あるいはN型不純物層5を、電気的に導通させることによって、それぞれ独立に電位を固定する必要がなくなる。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
実施の形態2.
図64は、この発明の実施の形態2を示す半導体装置の基板を示す断面図であり、図65は、この発明の実施の形態2を示す半導体装置の別の基板を示す断面図である。以下図を参照して、1はP型半導体基板、5はP型半導体基板1中に形成されたN型不純物層、3および8はP型半導体基板1中に形成されたレトログレードPウェル、4および9はレトログレードNウェル、10はP型不純物層である。
【0167】
図66は、図64に示した半導体基板のC−C’断面における不純物密度分布を示す図である。ある。また、図64に示した半導体基板のB−B’断面における不純物密度分布は図10のようになっている。
【0168】
この半導体装置は、実施の形態1と同様に、主に大容量の情報を蓄えることを目的とする素子領域(メモリセル領域)と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域(ロジック回路領域)に大別される。
【0169】
メモリセル領域は主にNMOSFETから構成され、実施の形態1と同様の構成である。ロジック回路領域は主にCMOSFETで構成される。
【0170】
レトログレードPウェル8、レトログレードNウェル4およびレトログレードNウェル9上には、トランジスタが複数個または単数個形成され(図示せず)、ロジック回路領域のCMOSを形成する。この場合も、レトログレードウェル内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0171】
また、レトログレードNウェル4とレトログレードPウェル3上にそれぞれ形成されたトランジスタによって、ロジック回路となるCMOSを形成してもよい。その際にも、レトログレードPウェル3上にはメモリセルとなるトランジスタが形成される。このとき、図65に示すようにP型不純物層10が形成されている領域上まで広げてレトログレードPウェル3を形成してもよく、それによってロジック回路領域のCMOSFETのラッチアップ耐性が維持できる。
【0172】
この半導体装置のメモリセル領域の基板構造によれば、P型半導体基板1中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、N型不純物層5の存在によって大きくなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【0173】
また、半導体基板1、レトログレードPウェル3、8、P型不純物層10およびN型不純物層5あるいはP型不純物層2は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0174】
さらに、ロジック回路領域にはP型埋込層10が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる。ここで、ラッチアップ耐性を向上させる観点からP型埋込層のピーク濃度はPウェルのピーク濃度より高い方が望ましい。
【0175】
図67は、この発明の実施の形態2の半導体装置の基板の製造方法を示す断面図である。
【0176】
まず、実施の形態1と同様にして、ボロン濃度1×1015/cm3程度のP型半導体基板1主表面上の素子分離領域に素子分離酸化膜24、活性領域に下敷き酸化膜29を形成した後、メモリセル領域に低濃度N型層5を形成する。
【0177】
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、図60に示すようにN型不純物層5が形成される領域に実施の形態1に示したようなP型不純物層2が形成されることがあるが、P型不純物層2が形成されても特に問題はない。
【0178】
次に、図67に示すように、レジスト40をパターニングしてロジック回路領域を開口した後、P型の不純物イオンであるボロンを500keV〜10MeV、5×1012〜1×1016/cm2の条件で高エネルギー注入し、P型不純物層10を形成する。
【0179】
その後、実施の形態1と同様にして、レトログレードPウェル3、レトログレードPウェル8、レトログレードNウェル4および9を形成する。
【0180】
ここで、レトログレードウェル3、4、8および9と、P型不純物層10の形成順序は逆でもかまわない。
【0181】
そして、トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。(図示せず)
以上説明したように、この半導体装置の製造方法によれば、半導体基板1中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードPウェル3表面に形成されたソース/ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置を得ることができる。
【0182】
また、半導体基板1、レトログレードPウェル3、8、P型不純物層10およびN型不純物層5あるいはP型不純物層2を、同一導電型にすることによって、電気的に導通させ、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【0183】
さらに、ロジック回路領域にはP型埋込層10が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる半導体装置の製造方法を得ることができる。ここで、ラッチアップ耐性を向上させる観点からP型埋込層のピーク濃度はPウェルのピーク濃度より高い方が望ましい。
実施の形態3.
図68は、この発明の実施の形態3を示す半導体装置の基板を示す断面図である。以下図を参照して、6はP型半導体基板、5はP型半導体基板6中に形成されたN型不純物層、2はP型半導体基板6中に形成されたP型不純物層、3および8はP型半導体基板6中に形成されたレトログレードPウェル、4および9はレトログレードNウェルである。
【0184】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域(メモリセル領域)と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域(ロジック回路領域)に大別される。メモリセル領域は主にNMOSFETから構成され、ロジック回路領域は主にCMOSFETで構成される。
【0185】
また、半導体基板の不純物構造は、メモリセル領域は実施の形態3と同様に、ロジック回路領域は参考例4と同様になっている。
【0186】
レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。N型不純物層5は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0187】
レトログレードPウェル8、レトログレードNウェル4およびレトログレードNウェル9上には、トランジスタが複数個または単数個形成され(図示せず)、ロジック回路領域のCMOSを形成する。この場合も、レトログレードウェル内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0188】
また、レトログレードNウェル4とレトログレードPウェル3上にそれぞれ形成されたトランジスタによって、ロジック回路となるCMOSを形成してもよい。その際には、レトログレードPウェル3上にはメモリセルとなるトランジスタも形成される。このとき、実施の形態2に示したようにP型不純物層2が形成されている領域上まで広げてレトログレードPウェル3を形成してもよく、それによってロジック回路領域のCMOSFETのラッチアップ耐性が維持できる。
【0189】
このメモリセル領域の基板構造によれば、P型半導体基板6中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、N型不純物層5の存在によって大きくなるだけでなく、P型半導体基板6中では電子のライフタイムが短くなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【0190】
また、半導体基板6、P型不純物層2、N型不純物層5、レトログレードPウェル3および8は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0191】
さらに、半導体基板6の不純物濃度が高いため基板抵抗が低くなり、ロジック回路領域におけるラッチアップ耐性を向上させることができる。
【0192】
加えて、エピタキシャル成長によってN型不純物層5を形成するため、半導体基板6の濃度が高く、トランジスタが形成されるレトログレードウェルの表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板6とレトログレードウェルを導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぐことができる。
【0193】
図69は、この発明の実施の形態3を示す半導体装置の基板の製造方法を示す断面図である。
【0194】
まず、図69に示すように、ボロン濃度1×1018/cm3程度のP型シリコン基板6の表面上にボロン濃度1×1015/cm3程度のP型エピタキシャル層2を2〜10μm形成する。
【0195】
次に、P型不純物層2の表面の分離領域に素子分離酸化膜24を形成し、活性領域にゲート酸化膜となる下敷き酸化膜29を形成する。ただし、素子分離酸化膜24と下敷き酸化膜29の形成順序はどちらが先でもかまわない。
【0196】
その後、実施の形態1と同様にしてN型不純物層5、レトログレードPウェル3、8、レトログレードNウェル4、9、トランジスタなどを形成する。
【0197】
以上説明したように、この半導体装置の製造方法によれば、半導体基板6中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードPウェル3表面に形成されたソース/ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【0198】
また、半導体基板6、レトログレードPウェル3、8、P型不純物層2、N型不純物層5を、同一導電型にすることによって、電気的に導通させ、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【0199】
さらに、半導体基板6の不純物濃度が高いため基板抵抗が低くなり、ロジック回路領域におけるラッチアップ耐性を向上させることができる半導体装置の製造方法を得ることができる。
【0200】
加えて、エピタキシャル成長によってN型不純物層5を形成するため、半導体基板6の濃度が高く、トランジスタが形成されるレトログレードウェルの表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板6とレトログレードウェルを導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
実施の形態4.
図70は、この発明の実施の形態4を示す半導体装置の基板を示す断面図である。以下図を参照して、6はP型半導体基板、5はP型半導体基板6中に形成されたN型不純物層、10はP型半導体基板6中に形成されたP型不純物層、3および8はP型半導体基板6中に形成されたレトログレードPウェル、4および9はレトログレードNウェルである。
【0201】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域(メモリセル領域)と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域(ロジック回路領域)に大別される。メモリセル領域は主にNMOSFETから構成され、ロジック回路領域は主にCMOSFETで構成される。
【0202】
図71は、図70のC−C’断面における不純物密度分布を示す図である。また、図70に示した半導体基板のB−B’断面における不純物密度分布は、参考例4と同様で、図33のようになっている。
【0203】
レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。N型不純物層5は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【0204】
レトログレードPウェル8、レトログレードNウェル4およびレトログレードNウェル9上には、トランジスタが複数個または単数個形成され(図示せず)、ロジック回路領域のCMOSを形成する。この場合も、レトログレードウェル内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合がある。
【0205】
また、レトログレードNウェル4とレトログレードPウェル3上にそれぞれ形成されたトランジスタによって、ロジック回路となるCMOSを形成してもよい。その際にも、レトログレードPウェル3上にはメモリセルとなるトランジスタが形成される。このとき、実施の形態2と同様にP型不純物層10が形成されている領域上まで広げてレトログレードPウェル3を形成してもよく、それによってロジック回路領域のCMOSFETのラッチアップ耐性が維持できる。
【0206】
この半導体装置のメモリセル領域の基板構造によれば、P型半導体基板6中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、N型不純物層5の存在によって大きくなるため、電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【0207】
また、半導体基板6、レトログレードPウェル3、8、P型不純物層10およびN型不純物層5あるいはP型不純物層2は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0208】
さらに、半導体基板6の不純物濃度が高いだけでなく、ロジック回路領域にはP型埋込層10が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる。ここで、ラッチアップ耐性を向上させる観点からP型不純物層10のピーク濃度はレトログレードPウェル3のピーク濃度より高い方が望ましい。
【0209】
図72は、この発明の実施の形態4の半導体装置の基板の製造方法を示す断面図である。
【0210】
まず、実施の形態3と同様にして、ボロン濃度1×1018/cm3程度のP型半導体基板6主表面上の素子分離領域に素子分離酸化膜24、活性領域に下敷き酸化膜29を形成した後、メモリセル領域に低濃度N型層5を形成する。
【0211】
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、N型不純物層5が形成される領域に参考例1に示したようなP型不純物層2が形成されることがあるが、P型不純物層2が形成されても特に問題はない。
【0212】
次に、に示すように、レジストをパターニングしてロジック回路領域を開口した後、P型の不純物イオンであるボロンを500keV〜10MeV、5×1012〜1×1016/cm2の条件で高エネルギー注入し、P型不純物層10を形成する。
【0213】
その後、実施の形態1と同様にして、レトログレードPウェル3、レトログレードPウェル8、レトログレードNウェル4および9を形成する。
【0214】
ここで、レトログレードウェル3、4、8および9と、P型不純物層10の形成順序は逆でもかまわない。
【0215】
そして、トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。(図示せず)
以上説明したように、この半導体装置の製造方法によれば、半導体基板6中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードPウェル3表面に形成されたソース/ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置を得ることができる。
【0216】
また、半導体基板1、レトログレードPウェル3、8、P型不純物層10およびN型不純物層5あるいはP型不純物層2を、同一導電型にすることによって、電気的に導通させ、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【0217】
さらに、ロジック回路領域にはP型埋込層10が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる半導体装置の製造方法を得ることができる。ここで、ラッチアップ耐性を向上させる観点からP型埋込層のピーク濃度はPウェルのピーク濃度より高い方が望ましい。
実施の形態5.
図73は、この発明の実施の形態5を示す半導体装置の基板を示す断面図である。以下図を参照して、6はP型半導体基板、7はP型半導体基板6中に形成されたN型不純物層、2はP型半導体基板6中に形成されたP型不純物層、3および8はP型半導体基板6中に形成されたレトログレードPウェル、4および9はレトログレードNウェルである。
【0218】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域(メモリセル領域)と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域(ロジック回路領域)に大別される。メモリセル領域は主にNMOSFETから構成され、ロジック回路領域は主にCMOSFETで構成される。
【0219】
また、半導体基板の不純物構造は、メモリセル領域は参考例5と同様に、ロジック回路領域は参考例3と同様になっている。
【0220】
レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0221】
N型不純物層7は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。ただし、N型不純物層7とレトログレードNウェル4によって、レトログレードPウェル3とP型不純物層2は分離されている。
【0222】
レトログレードPウェル8、レトログレードNウェル4およびレトログレードNウェル9上には、トランジスタが複数個または単数個形成され(図示せず)、ロジック回路領域のCMOSを形成する。この場合も、レトログレードウェル内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0223】
この半導体装置の基板構造によれば、高濃度のP型半導体基板6によって、メモリセル領域のP型半導体基板6中での電子のライフタイムが短くなるだけでなく、レトログレードNウェル4、N型不純物層7によってレトログレードPウェル3が電気的に分離されているため、P型半導体基板6中でα線などにより発生した電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーをさらに抑制する効果を有する。
【0224】
また、メモリセル領域のレトログレードPウェル3とロジック回路領域のレトログレードPウェル8は、レトログレードNウェル4および9によって分離されているため、異なる電位にすることができ、異なる基板バイアスで動作させることができる。
【0225】
ロジック回路領域では、半導体基板6、P型不純物層2およびレトログレードPウェル8は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0226】
また、P型半導体基板6の濃度が高いため、基板抵抗が低くなりロジック回路領域におけるラッチアップ耐性が向上するという効果がある。
【0227】
図74は、この発明の実施の形態5の半導体装置の基板の製造方法を示す断面図ある。
【0228】
まず、実施の形態3と同様にして、ボロン濃度1×1018/cm3程度のP型半導体基板6主表面上にP型不純物層2を形成し、その表面の素子分離領域に素子分離酸化膜24、活性領域に下敷き酸化膜29を形成する。
【0229】
次に、図74に示すように、レジストをパターニングしてメモリセル領域を開口した後、N型の不純物イオンであるリンを500keV〜10MeV、1×1012〜5×1014/cm2の条件で高エネルギー注入し、N型不純物層7を形成する。
【0230】
その後、実施の形態1と同様にして、レトログレードPウェル3、レトログレードPウェル8、レトログレードNウェル4および9を形成する。
【0231】
ここで、レトログレードウェル3、4、8および9と、N型不純物層7の形成順序は逆でもかまわない。
【0232】
そして、トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。(図示せず)
この半導体装置の製造方法によれば、メモリセル領域のレトログレードPウェル3とロジック回路領域のレトログレードPウェル8は、レトログレードNウェル4および9によって分離されているため、異なる電位にすることができ、異なる基板バイアスで動作させることができる半導体装置を得ることができる。
【0233】
また、高濃度のP型半導体基板6によって、メモリセル領域のP型半導体基板6中での電子のライフタイムが短くなるだけでなく、レトログレードNウェル4、N型不純物層7によってレトログレードPウェル3が電気的に分離されているため、P型半導体基板6中でα線などにより発生した電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーをさらに抑制する半導体装置の製造方法を得ることができる。
【0234】
高濃度のP型半導体基板6はさらに、基板抵抗が低くなりロジック回路領域におけるラッチアップ耐性を向上させるという効果がある。
【0235】
さらに、エピタキシャル成長によってP型不純物層2を形成するため、ロジック回路領域では、半導体基板6の濃度が高く、トランジスタが形成されるレトログレードウェルの表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板6、P型不純物層2およびレトログレードPウェル8を電気的に導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【0236】
また、ロジック回路領域では、それぞれ独立に電位を固定する必要がないため、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
実施の形態6.
図75は、この発明の実施の形態6を示す半導体装置の基板を示す断面図である。以下図を参照して、6はP型半導体基板、7はP型半導体基板6中に形成されたN型不純物層、10はP型半導体基板6中に形成されたP型不純物層、3および8はP型半導体基板6中に形成されたレトログレードPウェル、4および9はレトログレードNウェルである。
【0237】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域(メモリセル領域)と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域(ロジック回路領域)に大別される。メモリセル領域は主にNMOSFETから構成され、ロジック回路領域は主にCMOSFETで構成される。
【0238】
また、半導体基板の不純物構造は、メモリセル領域は参考例5と同様に、ロジック回路領域は実施の形態4と同様になっている。
【0239】
レトログレードPウェル3上には、トランジスタが複数個または単数個形成される。(図示せず)そして、レトログレードPウェル3内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0240】
N型不純物層7は、レトログレードPウェル3の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。ただし、N型不純物層7とレトログレードNウェル4によって、レトログレードPウェル3とP型不純物層2は分離されている。
【0241】
レトログレードPウェル8、レトログレードNウェル4およびレトログレードNウェル9上には、トランジスタが複数個または単数個形成され(図示せず)、ロジック回路領域のCMOSを形成する。この場合も、レトログレードウェル内には、表面から0〜0.2μmの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜24の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【0242】
この半導体装置の基板構造によれば、高濃度のP型半導体基板6によって、メモリセル領域のP型半導体基板6中での電子のライフタイムが短くなるだけでなく、レトログレードNウェル4、N型不純物層7によってレトログレードPウェル3が電気的に分離されているため、P型半導体基板6中でα線などにより発生した電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーをさらに抑制する効果を有する。
【0243】
また、メモリセル領域のレトログレードPウェル3とロジック回路領域のレトログレードPウェル8は、レトログレードNウェル4および9によって分離されているため、異なる電位にすることができ、異なる基板バイアスで動作させることができる。
【0244】
ロジック回路領域では、半導体基板6、P型不純物層10およびレトログレードPウェル8は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0245】
また、P型半導体基板6およびP型不純物層10の濃度が高いため、基板抵抗が低くなりロジック回路領域におけるラッチアップ耐性が向上するという効果がある。
【0246】
図76は、この発明の実施の形態6の半導体装置の基板の製造方法を示す断面図である。
【0247】
まず、実施の形態5と同様にして、ボロン濃度1×1018/cm3程度のP型半導体基板6主表面上にP型不純物層2を形成する。そして、その表面の素子分離領域に素子分離酸化膜24、活性領域に下敷き酸化膜29を形成し、その内部のメモリセル領域にN型不純物層7を形成する。
【0248】
次に、図76に示すように、レジストをパターニングしてロジック回路領域を開口した後、P型の不純物イオンであるボロンを500keV〜10MeV、5×1012〜1×1016/cm2の条件で高エネルギー注入し、P型不純物層10を形成する。
【0249】
その後、実施の形態1と同様にして、レトログレードPウェル3、レトログレードPウェル8、レトログレードNウェル4および9を形成する。
【0250】
ここで、レトログレードウェル3、4、8、9と、N型不純物層7およびP型不純物層10の形成は、どのような順序でもかまわない。
【0251】
そして、トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。(図示せず)
この半導体装置の製造方法によれば、メモリセル領域のレトログレードPウェル3とロジック回路領域のレトログレードPウェル8は、レトログレードNウェル4および9によって分離されているため、異なる電位にすることができ、異なる基板バイアスで動作させることができる半導体装置を得ることができる。
【0252】
また、高濃度のP型半導体基板6によって、メモリセル領域のP型半導体基板6中での電子のライフタイムが短くなるだけでなく、レトログレードNウェル4、N型不純物層7によってレトログレードPウェル3が電気的に分離されているため、P型半導体基板6中でα線などにより発生した電子がレトログレードPウェル3表面に形成されるソース/ドレイン領域に到達するのを防ぎ、ソフトエラーをさらに抑制する半導体装置の製造方法を得ることができる。
【0253】
ロジック回路領域には高濃度のP型半導体基板6と合わせてP型埋込層10が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる半導体装置の製造方法を得ることができる。ここで、ラッチアップ耐性を向上させる観点からP型埋込層のピーク濃度はPウェルのピーク濃度より高い方が望ましい。
【0254】
さらに、エピタキシャル成長によってP型不純物層2を形成するため、ロジック回路領域では、半導体基板6の濃度が高く、トランジスタが形成されるレトログレードウェルの表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板6、P型不純物層10およびレトログレードPウェル8を電気的に導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【0255】
また、それぞれ独立に電位を固定する必要がないため、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【0256】
【発明の効果】
本発明は、以上説明したように構成されているので、以下のような効果を奏する。
【0257】
本発明は、半導体基板よりも低濃度の第2の不純物層の存在によって、半導体基板中でα線などにより発生した電子の素子形成領域に対するポテンシャルバリアが大きくなり、素子に到達するのを妨げるため、電子によるソフトエラーを抑制することができる。
【0258】
また、半導体基板と第1の不純物層は同一導電型であり、第2の不純物層は濃度が低いため、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0259】
さらに、半導体基板の濃度が高いため、半導体基板中で電子のライフタイムが短くなり、電子がソース/ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【0260】
また、第2導電型の第2の不純物層の存在によって、半導体基板中でα線などにより発生した電子の素子形成領域に対するポテンシャルバリアがより大きくなり、素子に到達するのを妨げるため、電子によるソフトエラーをより一層抑制することができる。
【0261】
また、第1の不純物層と半導体基板との電界が、第2の不純物層によって緩和されるため、半導体装置の耐圧が向上するという効果を奏する。
【0262】
さらに、半導体基板中に発生した電子の、トランジスタ形成領域に対するポテンシャルバリアが大きく、トランジスタが形成される第1の不純物層の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぐことができる。
【0263】
また、第2の不純物層によって、半導体基板中で発生した電子のレトログレードウェル上部に対するポテンシャルバリアが大きくなり、メモリセル領域に形成されたMOSトランジスタのソース/ドレイン領域に電子が到達するのを抑制するため、ソフトエラー耐性を向上させるという効果を奏する。
【0264】
さらに、半導体基板、第1、第2および第4の不純物層は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0265】
さらに、第5の不純物層の濃度が高いため、ロジック回路領域に形成されたCMOSのラッチアップを抑制するという効果を奏する。
【0266】
また、第2導電型の第2の不純物層によって、半導体基板中で発生した電子のレトログレードウェル上部に対するポテンシャルバリアが大きくなるだけでなく、メモリセル領域が分離されるため、メモリセル領域に形成されたMOSトランジスタのソース/ドレイン領域に電子が到達するのをより一層抑制するため、ソフトエラー耐性を向上させるという効果を奏する。
【0267】
さらに、半導体基板、第4および第5の不純物層は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【0268】
また、半導体基板よりも低濃度の第2の不純物層を形成することによって、半導体基板中でα線などにより発生した電子の素子形成領域に対するポテンシャルバリアが大きくなり、素子に到達するのを妨げるため、電子によるソフトエラーを抑制することができる。
【0269】
加えて、半導体基板と第1の不純物層は同一導電型であり、第2の不純物層は濃度が低いため、電気的に導通しており、それぞれ独立に電位を固定する必要がなく、端子数増加による素子レイアウト上の制約がなくなるため、微細化された半導体集積回路の製造も可能となる。
【0270】
また、不純物濃度ピークを有する第2導電型の第2の不純物層を形成することによって、半導体基板中でα線などにより発生した電子の素子形成領域に対するポテンシャルバリアが大きくなるだけでなく、半導体基板の不純物濃度が第2および第3の不純物濃度よりも大きく、半導体基板中での電子のライフタイムが短くなるため、電子が素子に到達するのを妨げ、より一層ソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【0271】
また、第1の不純物層によって半導体基板と第2の不純物層との電界が緩和されるため、耐圧が向上するという効果を有する半導体装置の製造方法を得ることができる。
【0272】
さらに、エピタキシャル成長によって第1の不純物層を形成するため、半導体基板の濃度が高く、素子が形成される表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板と第2の不純物層を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【0273】
また、第1の不純物層によって、半導体基板中でα線などにより発生した電子の、第2の不純物層上部に対するポテンシャルバリアが大きくなり、MOSトランジスタのソース/ドレインに到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【0274】
加えて、第1、第2、第4の不純物層および半導体基板を、電気的に導通させることによって、それぞれ独立に電位を固定する必要がなくなり、端子数増加による素子レイアウト上の制約がなくなるため、微細化された半導体集積回路の製造も可能となる。
【0275】
さらに、不純物濃度の高い第5の不純物層を形成するため、CMOSトランジスタのラッチアップを抑制するという効果を奏する。
【0276】
また、第2の不純物層によって、半導体基板中でα線などにより発生した電子の、第3の不純物層上部に対するポテンシャルバリアが大きくなり、MOSトランジスタのソース/ドレインに到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【0277】
加えて、第1、第5の不純物層および半導体基板を、電気的に導通させることによって、それぞれ独立に電位を固定する必要がなくなり、端子数増加による素子レイアウト上の制約がなくなるため、微細化された半導体集積回路の製造も可能となる。
【0278】
また、第2の不純物層の濃度が高いため、半導体基板中でα線などにより発生した電子の、第3の不純物層上部に対するポテンシャルバリアがさらに大きくなるだけでなく、MOSトランジスタが分離されるため、モストランジスタのソース/ドレインに電子が到達するのを妨げて、電子によるソフトエラーをより一層抑制する半導体装置の製造方法を得ることができる。
【0279】
さらに、不純物濃度の高い第6の不純物層を形成するため、CMOSトランジスタのラッチアップを抑制するという効果を奏する。
【0280】
さらに、エピタキシャル成長によって第1の不純物層を形成するため、半導体基板の濃度が高く、トランジスタが形成される第3、第4および第5の不純物層の表面の不純物濃度の低い半導体装置を得ることができる。したがって、第1あるいは第6の不純物層と第5の不純物層および半導体基板を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【図面の簡単な説明】
【図1】 本発明に関連する参考例1の半導体装置を示す断面図である。
【図2】 参考例1の半導体装置の基板を示す断面図である。
【図3】 図2に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図4】 図2に示した半導体装置の基板のA−A’断面における基板の内部ポテンシャルを示す図である。
【図5】 参考例1の半導体装置の製造方法を示す断面図である。
【図6】 参考例1の半導体装置の製造方法を示す断面図である。
【図7】 参考例1の半導体装置の製造方法を示す断面図である。
【図8】 図5に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図9】 本発明に関連する参考例2の半導体装置の基板を示す断面図である。
【図10】 図9に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図11】 図9に示した半導体装置の基板のA−A’断面における基板の内部ポテンシャルを示す図である。
【図12】 参考例2の半導体装置の製造方法を示す断面図である。
【図13】 参考例2の半導体装置の製造方法を示す断面図である。
【図14】 参考例2の半導体装置の製造方法を示す断面図である。
【図15】 参考例2の半導体装置の製造方法を示す断面図である。
【図16】 図14に示した半導体装置の基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図である。
【図17】 図15に示した半導体装置の基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図である。
【図18】 参考例2の半導体装置の製造方法を示す断面図である。
【図19】 参考例2の半導体装置の製造方法を示す断面図である。
【図20】 参考例2の半導体装置の製造方法を示す断面図である。
【図21】 図19に示した半導体装置の基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図である。
【図22】 図20に示した半導体装置の基板の深さ方向のボロンとリンの不純物密度分布を示す図である。
【図23】 参考例2の半導体装置の製造方法を示す断面図である。
【図24】 参考例2の半導体装置の製造方法を示す断面図である。
【図25】 図23に示した半導体装置の基板のA−A’断面におけるボロンとリンとの不純物密度分布を示したものである。
【図26】 図24に示した半導体装置の基板の深さ方向のボロンとリンの不純物密度分布を示す図である。
【図27】 本発明に関連する参考例3の半導体装置の基板を示す断面図である。
【図28】 図27に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図29】 参考例3の半導体装置の製造方法を示す断面図である。
【図30】 参考例3の半導体装置の製造方法を示す断面図である。
【図31】 図29に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図32】 本発明に関連する参考例4の半導体装置の基板を示す断面図である。
【図33】 図32に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図34】 参考例4の半導体装置の製造方法を示す断面図である。
【図35】 参考例4の半導体装置の製造方法を示す断面図である。
【図36】 図34に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図37】 図35に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示したものである。
【図38】 本発明に関連する参考例5の半導体装置の基板を示す断面図である。
【図39】 図38に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図40】 参考例5の半導体装置の製造方法を示す断面図である。
【図41】 参考例5の半導体装置の製造方法を示す断面図である。
【図42】 図40に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示す図である。
【図43】 図41に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示す図である。
【図44】 本発明に関連する参考例6の半導体装置の基板を示す断面図である。
【図45】 図44に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図46】 図44に示した半導体基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図である。
【図47】 参考例6の半導体装置の製造方法の一過程におけるボロンとリンの深さ方向の不純物密度分布を示す図である。
【図48】 本発明に関連する参考例7の半導体装置の基板を示す断面図である。
【図49】 図48に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図50】 図48に示した半導体装置の基板のA−A’断面におけるボロンとリンの深さ方向の不純物密度分布を示す断面図である。
【図51】 図48に示した半導体装置の基板のA−A’断面における不純物密度分布を示す図である。
【図52】 図48に示した半導体装置の基板のA−A’断面におけるボロンとリンの不純物密度分布を示す図である。
【図53】 本発明の実施の形態1を示す半導体装置を示す断面図である。
【図54】 本発明の実施の形態1を示す半導体装置の基板を示す断面図である。
【図55】 図54に示した半導体装置の基板のC−C’断面における不純物濃度分布を示す図である。
【図56】 本発明の実施の形態1を示す半導体装置の基板を示す断面図である。
【図57】 本発明の実施の形態1を示す半導体装置の製造方法を示す断面図である。
【図58】 本発明の実施の形態1を示す半導体装置の製造方法を示す断面図である。
【図59】 本発明の実施の形態1を示す半導体装置の製造方法を示す断面図である。
【図60】 本発明の実施の形態1を示す半導体装置の製造方法を示す断面図である。
【図61】 本発明の実施の形態1を示す半導体装置の製造方法を示す断面図である。
【図62】 本発明の実施の形態1を示す半導体装置の製造方法を示す断面図である。
【図63】 本発明の実施の形態1を示す半導体装置の製造方法を示す断面図である。
【図64】 本発明の実施の形態2を示す半導体装置の基板を示す断面図である。
【図65】 本発明の実施の形態2を示す半導体装置の基板を示す断面図である。
【図66】 図64に示した半導体装置の基板のC−C’断面における不純物密度分布を示す図である。
【図67】 本発明の実施の形態2を示す半導体装置の製造方法を示す断面図である。
【図68】 本発明の実施の形態3を示す半導体装置の基板を示す断面図である。
【図69】 本発明の実施の形態3を示す半導体装置の製造方法を示す断面図である。
【図70】 本発明の実施の形態4を示す半導体装置の基板を示す断面図である。
【図71】 図70に示した半導体装置の基板のC−C’断面における不純物密度分布を示す図である。
【図72】 本発明の実施の形態4を示す半導体装置の製造方法を示す断面図である。
【図73】 本発明の実施の形態5を示す半導体装置の基板を示す断面図である。
【図74】 本発明の実施の形態5を示す半導体装置の製造方法を示す断面図である。
【図75】 本発明の実施の形態6を示す半導体装置の基板を示す断面図である。
【図76】 本発明の実施の形態6を示す半導体装置の製造方法を示す断面図である。
【図77】 従来の半導体装置の基板を示した断面図である。
【図78】 図77に示した半導体装置の基板部分の、深さ方向の不純物プロファイルを示す図である。
【図79】 図77に示した半導体装置の、深さ方向のポテンシャルを示す図である。
【図80】 従来の半導体装置の基板を示した断面図である。
【図81】 図80に示した半導体装置の、深さ方向の不純物プロファイルを示す図である。
【図82】 従来の半導体装置の基板を示した断面図である。
【図83】 図82に示した半導体装置の、深さ方向の不純物プロファイルを示す図である。
【符号の説明】
1.P型半導体基板
2.P型不純物層
3.レトログレードPウェル
4.レトログレードNウェル
5.N型不純物層
6.P型半導体基板
7.N型不純物層
8.レトログレードPウェル
9.レトログレードNウェル
10.P型不純物層
11.N型半導体基板
21.セルプレート
22.ストレージノード
23.キャパシタ絶縁膜
24.素子分離酸化膜
25.ソース/ドレイン領域
26.ゲート酸化膜
27.ゲート電極
28.シリコン酸化膜
29.下敷き酸化膜
30.層間絶縁膜
31.ビット線
40.レジスト
101.P型半導体基板
102.P型不純物層
103.レトログレードPウェル
104.レトログレードNウェル
105.N型不純物層
113.Pウェル
124.素子分離酸化膜
125.ソース/ドレイン領域
126.ゲート酸化膜
127.ゲート電極
128.シリコン酸化膜
Claims (25)
- 第1不純物濃度を有する第1導電型の半導体基板と、
第2不純物濃度の不純物濃度ピークを有し、前記半導体基板の主表面に形成される前記第1導電型のレトログレードウェルと、
前記レトログレードウェルの下側に接し、濃度が前記第1不純物濃度および前記第2不純物濃度の不純物濃度ピークよりも小さい第3不純物濃度を最大値とする第1の不純物層と、
前記レトログレードウェル上に形成されるMOS型トランジスタと、
前記半導体基板の前記主表面における、前記レトログレードウェルとは別の領域に形成され、前記第1導電型の第4不純物濃度の不純物濃度ピークを有する第2の不純物層と、
この第2の不純物層に隣接して前記半導体基板の主表面に形成され、第2導電型の第5不純物濃度の不純物濃度ピークを有する第3の不純物層と、
少なくとも前記第2および第3の不純物層上に形成され、前記MOS型トランジスタを制御するためのCMOSトランジスタを含む、半導体装置。 - 少なくとも前記第2および第3の不純物層下に形成された前記第1導電型の第4の不純物層を備えたことを特徴とする、請求項1に記載の半導体装置。
- 前記第1の不純物層は前記第2導電型である、請求項1に記載の半導体装置。
- 前記第1の不純物層は、前記第3不純物濃度の不純物濃度ピークを有し、前記第2不純物濃度および前記第3不純物濃度が前記第1不純物濃度よりも小さい、請求項1に記載の半導体装置。
- 前記第1導電型の第4の不純物層が少なくとも前記第2および第3の不純物層下に形成される、請求項4に記載の半導体装置。
- 前記第1の不純物層は前記第2導電型である、請求項4に記載の半導体装置。
- 前記MOS型トランジスタはメモリセルを構成するトランジスタである、請求項4に記載の半導体装置。
- 前記第1の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項4に記載の半導体装置。
- 前記MOS型トランジスタはメモリセルを構成するトランジスタである、請求項1に記載の半導体装置。
- 前記第1の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項1に記載の半導体装置。
- 前記第2不純物濃度の不純物濃度ピークおよび前記第4不純物濃度の不純物濃度ピークは前記半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有する、請求項1に記載の半導体装置。
- 前記第2不純物濃度および前記第3不純物濃度は前記第1不純物濃度よりも小さい、請求項11に記載の半導体装置。
- 前記第1の不純物層は、前記第3不純物濃度の不純物濃度ピークを有する前記第2導電型の不純物層であることを特徴とする、請求項1記載の半導体装置。
- 少なくとも前記第2および第3の不純物層下に形成された前記第1導電型の第4の不純物層を備えたことを特徴とする、請求項13に記載の半導体装置。
- 前記MOS型トランジスタはメモリセルを構成するトランジスタである、請求項13に記載の半導体装置。
- 前記第1の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項13に記載の半導体装置。
- 前記第3不純物濃度は前記第2不純物濃度よりも小さい、請求項13に記載の半導体装置。
- 前記第4不純物濃度の不純物濃度ピークと、前記第2不純物濃度の不純物濃度ピークとは前記半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有する、請求項13に記載の半導体装置。
- 第1不純物濃度を有する第1導電型の半導体基板と、
第2不純物濃度の不純物濃度ピークを有し、前記半導体基板の主表面に形成される前記第1導電型のレトログレードウェルと、
第3不純物濃度の不純物濃度ピークを有し、前記レトログレードウェルの下側に接する第1の不純物層とを含み、前記第3不純物濃度は前記第1不純物濃度および前記第2不純物濃度よりも小さく、さらに、
前記レトログレードウェルの主表面に形成されるメモリセルトランジスタと、
前記半導体基板の前記主表面における、前記レトログレードウェルとは別の領域に形成され、前記第1導電型の第4不純物濃度の不純物濃度ピークを有する第2の不純物層と、
前記第2の不純物層に隣接して前記半導体基板の主表面に形成され、第2導電型の第5不純物濃度の不純物濃度ピークを有する第3の不純物層と、
少なくとも前記第2および第3の不純物層に形成されるCMOS型トランジスタとを含む半導体装置。 - 少なくとも前記第2および第3の不純物層下に形成される、前記第1導電型の第4の不純物層をさらに含む、請求項19に記載の半導体装置。
- 前記第1の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項19に記載の半導体装置。
- 前記第2不純物濃度および前記第3不純物濃度は前記第1不純物濃度よりも小さい、請求項19に記載の半導体装置。
- 少なくとも前記第2および第3の不純物層下に形成される、前記第1導電型の第4の不純物層をさらに含む、請求項22に記載の半導体装置。
- 前記第2不純物濃度の不純物濃度ピークおよび前記第4不純物濃度の不純物濃度ピークは前記半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有する、請求項19に記載の半導体装置。
- 前記第2不純物濃度および前記第3不純物濃度は前記第1不純物濃度よりも小さい、請求項24に記載の半導体装置。
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