DE4113741A1 - Halbleitereinrichtung und verfahren zu deren herstellung - Google Patents

Halbleitereinrichtung und verfahren zu deren herstellung

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ einrichtung und insbesondere auf eine Leiterstruktur in der Halbleitereinrichtung.
In den letzten Jahren wurde die Größe von Kontaktlöchern ver­ ringert, um den Integrationsgrad von Halbleitereinrichtungen wie DRAMs (dynamischen Speichern mit wahlfreiem Zugriff) zu erhöhen. Die Verkleinerung der Kontaktlöcher kann den Kon­ taktwiderstand erhöhen und den Kontakt verschlechtern.
In der japanischen Offenlegungsschrift Nr. 62-2 04 523 wird ein Vorschlag zur Verbesserung des Kontaktwiderstandes in den kleinen Kontaktlöchern und zur Verhinderung unvollständigen Kontakts offenbart. Die Fig. 4A bis 4D sind schematische Querschnittsdarstellungen, die den Bildungprozeß eines Lei­ tungsmusters in einer Halbleitereinrichtung nach der japani­ schen Offenlegungsschrift Nr. 62-2 04 523 zeigen.
Gemäß Fig. 4A wird eine Siliziumoxidschicht 2 auf einem Sili­ ziumsubstrat 1 durch CVD (chemische Gasphasenabscheidung) ge­ bildet. Kontaktlöcher 2a, die sich von der oberen Oberfläche der Siliziumoxidschicht 2 zum Siliziumsubstrat 1 erstrecken, werden durch Ätzen gebildet.
Wie Fig. 4B zeigt, wird eine Polysiliziumschicht 3 durch CVD so abgeschieden, daß sie die inneren Oberflächen der Kontakt­ löcher 2a und die obere Oberfläche der Siliziumoxidschicht 2 bedeckt. Diese Polysiliziumschicht 3 verbleibt nach anisotro­ pem Ätzen von oben nur auf den Seitenwänden der Kontaktlöcher 2a.
Wie Fig. 4C zeigt, werden Wolframschichten 4 nur auf die in­ neren Oberflächen der Kontaktlöcher 2a durch selektive CVD abgeschieden. Da Wolfram nur auf dem Silizium durch CVD se­ lektiv abgeschieden wird, können die Wolframschichten 4 nur auf den auf dem Boden der Kontaktlöcher freigelegten Ab­ schnitten des Siliziumsubstrates 1 und auf den Seitenwand-Si­ liziumschichten 3 abgeschieden werden. Damit können auch Kon­ taktlöcher 2a, die geringe Größe haben, vollständig mit den Wolframschichten 4 ausgefüllt werden.
Wie Fig. 4D zeigt, wird nach dem Ausfüllen der Kontaktlöcher 2a mit Elektroden 4 aus Wolframschichten auf die Silizium­ oxidschicht 2 eine Aluminiumschicht abgeschieden. Ein Ver­ drahtungsmuster 5 wird durch Mustern dieser Aluminiumschicht gebildet.
In der beschriebenen Halbleitereinrichtung nach dem Stand der Technik werden die Wolframelektroden 4 in den Kontaktlöchern 2a und das Aluminiumverdrahtungsmuster 5 auf der Silizium­ oxidschicht 4 in unterschiedlichen Prozessen gebildet, was die Herstellungsprozesse der Halbleitereinrichtung kompli­ ziert. Des weiteren kann Oxid, das an einer Grenzfläche zwi­ schen den Elektroden 4 und dem Verdrahtungsmuster 5 einge­ schlossen ist, eine Unterbrechung des elektrischen Kontaktes zwischen den Elektroden 4 und dem Verdrahtungsmuster 5 bewir­ ken.
Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung be­ reitzustellen, die durch vereinfachte Verfahren hergestellt werden kann, und bei der das Leitungsmuster auf einer Iso­ lierschicht elektrisch zuverlässig mit leitenden Bereichen in Kontaktlöchern verbunden ist.
Eine Halbleitereinrichtung nach einem Aspekt der Erfindung weist ein Halbleitersubstrat, eine auf dem Halbleitersubstrat gebildete Isolierschicht, ein in der Isolierschicht gebilde­ tes Kontaktloch, ein durch CVD gebildetes Muster einer Poly­ siliziumschicht auf einer inneren Oberfläche des Kontaktlo­ ches und einer oberen Oberfläche der Isolierschicht und ein selektiv durch CVD abgeschiedenes Muster einer Metallschicht zur Bedeckung nur des Polysiliziumschichtmusters auf.
Ein Herstellungsverfahren für eine Halbleitereinrichtung nach einem weiteren Aspekt der Erfindung weist die Schritte des Ausbildens einer Isolierschicht auf einem Halbleitersubstrat, des Ausbildens eines Kontaktloches durch Ausführung eines Ätzprozesses auf der Isolierschicht, des Abscheidens einer Polysiliziumschicht durch CVD zur Bedeckung der inneren Ober­ fläche des Kontaktlochs und einer oberen Oberfläche der Iso­ lierschicht, des Ausbildens eines Resistmusters auf der Poly­ siliziumschicht, des Ausbildens eines Polysiliziumschichtmu­ sters durch Ausführen eines Ätzens auf der Polysilizium­ schicht unter Nutzung des Resistmusters als Maske und des Ab­ scheidens eines Metallschichtmusters durch CVD zum selektiven Bedecken nur des Polysiliziumschichtmusters auf.
Bei der erfindungsgemäßen Halbleitereinrichtung ist es, da das Metallschichtmuster durch selektive CVD auf dem Muster der Polysiliziumschicht abgeschieden wird, die auf der oberen Oberfläche der Isolierschicht und auf der inneren Oberfläche des Kontaktloches gebildet ist, nicht erforderlich, das Mu­ stern mittels Photolithographie auf einer zusätzlich abge­ schiedenen Aluminiumschicht auszuführen, wie dies im be­ schriebenen Stand der Technik geschieht. Daher erfordert die erfindungsgemäße Halbleitereinrichtung weniger Herstellungs­ schritte als eine nach dem Stand der Technik. Weiterhin gibt es, da die Metallschicht eine solche Struktur hat, daß in den Kontaktlöchern und auf der Isolierschicht befindliche Ab­ schnitte kontinuierlich ineinander übergehen bzw. homogen miteinander sind, keine Unterbrechung des elektrischen Kon­ taktes, wie sie durch Oxideinschlüsse zwischen der Elektrode im Kontaktloch und der Verdrahtungsschicht auf der Isolier­ schicht beim Stand der Technik zustande kommen können.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:
Fig. 1A bis 1C schematische Querschnittsdarstellungen, die den Herstellungsprozeß einer Halbleiterein­ richtung nach einer Ausführungsform veran­ schaulichen;
Fig. 2A bis 2C schematische Draufsichten, die den Herstel­ lungsprozeß nach Fig. 1A bis 1C veranschau­ lichen;
Fig. 3 eine schematische Querschnittsdarstellung, die ein Beispiel eines DRAM veranschau­ licht; und
Fig. 4A bis 4D schematische Querschnittsdarstellungen, die die Schritte der Ausbildung eines Leitungs­ musters in einer Halbleitereinrichtung nach dem Stand der Technik kennzeichnen.
Nach Fig. 1A wird eine Isolierschicht 12 auf einem Halblei­ tersubstrat 11 durch ein CVD-Verfahren gebildet. Kontaktlö­ cher 12a werden in der Isolierschicht 12 gebildet.
Nach Fig. 1B und 2A werden die obere Oberfläche der Isolier­ schicht 12 und die inneren Oberflächen der Kontaktlöcher 12a mit einer darauf durch CVD abgeschiedenen Polysiliziumschicht 13 bedeckt. Ein Resistmuster 14 wird auf der Polysilizium­ schicht 13 gebildet. Die Polysiliziumschicht 13 wird durch Ätzen unter Nutzung des Resistmusters 14 als Maske gemustert. Fig. 1B ist eine Querschnittsdarstellung entlang der Linie 1B-1B in Fig. 2A nach dem Mustern der Siliziumschicht 13.
Nach Fig. 2B wurde das Resistmuster 14 entfernt und damit das Polysiliziumschichtmuster 13 freigelegt.
Nach Fig. 1C und 2C wird durch selektive CVD ein Metall­ schichtmuster 15 so gebildet, daß es die Kontaktlöcher 12a ausfüllt und nur das Polysiliziumschichtmuster bedeckt. Bei­ spielsweise kann ein besonderes Material wie Wolfram, Molyb­ dän oder Kupfer durch CVD selektiv nur auf Silizium abge­ schieden werden. Damit kann das Muster 15 der Metallschicht, die nur auf Silizium durch selektive CVD abgeschieden werden kann, nur auf dem Polysiliziumschichtmuster 13 ohne Verwen­ dung jeder Maske oder jeden Ätzens gebildet werden.
Nun wird Bezug genommen auf Fig. 3, die eine schematische Querschnittsdarstellung ist, die teilweise einen DRAM veran­ schaulicht. Eine Feldoxidschicht 22 ist auf der Hauptfläche eines Siliziumsubstrates 21 gebildet. Die Feldoxidschicht 22 umgibt einen Halbleiterschaltungselementbereich, in dem Stör­ stellengebiete 21a, die Source/Drain eines FET (Feldeffekttransistors) bilden, in der Oberflächenschicht des Substrates 21 gebildet sind. Wortleitungen 24 aus Polysili­ zium sind auf der Hauptfläche des Substrates 21 mit dazwi­ schengelegten Gate-Isolierschichten 23 gebildet. Die Wortlei­ tungen 24 sind mit ersten Zwischenschichtisolierfilmen 25 be­ deckt. Untere Kondensatorelektroden 26 sind mit entsprechen­ den Source-/Drain-Gebieten 21 verbunden und mit dielektri­ schen Kondensatorschichten 27 bedeckt. Die dielektrischen Kondensatorschichten 27 sind mit oberen Kondensatorelektroden 28 bedeckt, die mit einem zweiten Zwischenschichtisolierfilm 29 bedeckt sind.
Ein Kontaktloch 29a ist so gebildet, daß es sich von der obe­ ren Oberfläche des zweiten Zwischenschichtisolierfilms 29 zu einem der Source-/Drain-Gebiete 21a erstreckt. Ein Muster 30 aus einer Polysiliziumschicht ist mittels CVD und Photolitho­ graphie auf der inneren Oberfläche des Kontaktlochs 29a und der oberen Oberfläche des zweiten Zwischenschichtisolierfilms 29 gebildet. Ein Metallschichtmuster 31 ist durch selektive CVD so gebildet, daß es nur das Polysiliziumschichtmuster 30 bedeckt. Dieses Polysiliziumschichtmuster 30 und das Metall­ schichtmuster 31 dienen als Bitleitung des DRAM.
Entsprechend der Erfindung ist es, wie oben beschrieben, da das Metallschichtmuster durch selektive CVD auf der auf der oberen Oberfläche der Isolierschicht und der inneren Oberflä­ che des Kontaktloches gebildeten Polysiliziumschicht abge­ schieden ist, nicht erforderlich, das Mustern mittels Photo­ lithographie auf einer zusätzlich abgeschiedenen Aluminium­ schicht vorzunehmen, wie dies beim beschriebenen Stand der Technik getan wird. Damit erfordert die Halbleitereinrichtung weniger Herstellungsschritte als nach dem Stand der Technik. Weiterhin gibt es, da die Metallschicht eine solche Struktur hat, daß in den Kontaktlöchern und auf der Isolierschicht an­ geordnete Abschnitte homogen miteinander sind, keine Unter­ brechungen des elektrischen Kontaktes, die durch zwischen der Elektrode im Kontaktloch und der Verdrahtungsschicht auf der Isolierschicht eingeschlossenes Oxid nach dem Stand der Tech­ nik vorkommen können.

Claims (6)

1. Halbleitereinrichtung mit einem Halbleitersubstrat (11),
einer auf dem Halbleitersubstrat (11) gebildeten Isolier­ schicht (12),
einem in der Isolierschicht (12) gebildeten Kontaktloch (12a),
einem auf der inneren Oberfläche des Kontaktloches (12a) und einer oberen Oberfläche der Isolierschicht (12) durch CVD ge­ bildeten Polysiliziumschichtmuster (13) und
einem selektiv durch CVD abgeschiedenen, nur das Polysilizi­ umschichtmuster (13) bedeckenden Metallschichtmuster (15).
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Metallschichtmuster (15) aus einem Metall der Gruppe Wolfram, Molybdän und Kupfer gebildet ist.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die Halbleitereinrichtung ein DRAM ist, die Isolierschicht ein Zwischenschichtisolierfilm (29) ist und das Polysiliziumschichtmuster (30) und die Metallschicht (31) eine Bitleitung darstellen.
4. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer Isolierschicht (12) auf einem Halbleitersubstrat (11),
Bilden eines Kontaktloches (12a) durch Ausführen eines Ätzens auf der Isolierschicht (12),
Abscheiden einer Polysiliziumschicht durch CVD zur Bedeckung der inneren Oberfläche des Kontaktloches (12a) und der oberen Oberfläche der Isolierschicht (12),
Bilden eines Resistmusters (14) auf der Polysiliziumschicht,
Bilden eines Polysiliziumschichtmusters (13) durch Ausführen eines Ätzens auf der Polysiliziumschicht unter Nutzung des Resistmusters (14) als Maske und
Abscheiden eines Metallschichtmusters (15) durch CVD zur se­ lektiven Bedeckung nur des Polysiliziumschichtmusters (13).
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Metallschichtmuster (15) aus einem Metall der Gruppe Wolfram, Molybdän und Kupfer gebildet wird.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Halbleitereinrichtung ein DRAM ist, die Isolier­ schicht ein Zwischenschichtisolierfilm (29) ist und das Poly­ siliziumschichtmuster (30) und das Metallschichtmuster (31) eine Bitleitung bilden.
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