DE4113741A1 - Integrated circuit metallisation process with improved step covering - uses same metal, with preferential deposition on polycrystalline silicon@, for contact plus and interconnection pattern - Google Patents

Integrated circuit metallisation process with improved step covering - uses same metal, with preferential deposition on polycrystalline silicon@, for contact plus and interconnection pattern

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Abstract

The metallisation pattern for a semiconductor device with insulating layer (12) and contact windows (12a) features deposition of a polySi layer (13) by Chemical Vapour Depsn. (CVD), which is then etched into an interconnection pattern. On the polySi pattern a metal layer (15) is deposited preferentially, using pref. W, Mo or Cu. Also claimed is the process for the metallisation of DRAMs, especially to form the bitlines. USE/ADVANTAGE - The process reduces the danger of partial or open contacts between contact plugs and interconnection pattern, and makes use of the excellent step-coverage features of polySi layers. In currently available IC's the plugs and interconnection are made of different metals and require other processing steps between depositions. which can cause formation of oxide layers. This may result in partial or complete open circuits. The process is especially useful in high density and large scale IC's with reduced dia. contact windows e.g. large capacity DRAMs.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ einrichtung und insbesondere auf eine Leiterstruktur in der Halbleitereinrichtung.The present invention relates to a semiconductor device and in particular on a ladder structure in the Semiconductor device.

In den letzten Jahren wurde die Größe von Kontaktlöchern ver­ ringert, um den Integrationsgrad von Halbleitereinrichtungen wie DRAMs (dynamischen Speichern mit wahlfreiem Zugriff) zu erhöhen. Die Verkleinerung der Kontaktlöcher kann den Kon­ taktwiderstand erhöhen und den Kontakt verschlechtern.The size of contact holes has been reduced in recent years grapples with the level of integration of semiconductor devices like DRAMs (dynamic random access memories) increase. The reduction of the contact holes can the Kon Increase the clock resistance and worsen the contact.

In der japanischen Offenlegungsschrift Nr. 62-2 04 523 wird ein Vorschlag zur Verbesserung des Kontaktwiderstandes in den kleinen Kontaktlöchern und zur Verhinderung unvollständigen Kontakts offenbart. Die Fig. 4A bis 4D sind schematische Querschnittsdarstellungen, die den Bildungprozeß eines Lei­ tungsmusters in einer Halbleitereinrichtung nach der japani­ schen Offenlegungsschrift Nr. 62-2 04 523 zeigen.Japanese Patent Laid-Open No. 62-2 04 523 discloses a proposal to improve the contact resistance in the small contact holes and to prevent incomplete contact. FIGS. 4A to 4D are schematic cross-sectional diagrams showing the formation process of a Lei processing pattern in a semiconductor device according to the Japanese Unexamined Patent Publication No. rule. 62-2 04,523.

Gemäß Fig. 4A wird eine Siliziumoxidschicht 2 auf einem Sili­ ziumsubstrat 1 durch CVD (chemische Gasphasenabscheidung) ge­ bildet. Kontaktlöcher 2a, die sich von der oberen Oberfläche der Siliziumoxidschicht 2 zum Siliziumsubstrat 1 erstrecken, werden durch Ätzen gebildet.Referring to FIG. 4A, a silicon oxide film 2 is formed on a Sili ziumsubstrat 1 by CVD (chemical vapor deposition) ge forms. Contact holes 2 a, which extend from the upper surface of the silicon oxide layer 2 to the silicon substrate 1 , are formed by etching.

Wie Fig. 4B zeigt, wird eine Polysiliziumschicht 3 durch CVD so abgeschieden, daß sie die inneren Oberflächen der Kontakt­ löcher 2a und die obere Oberfläche der Siliziumoxidschicht 2 bedeckt. Diese Polysiliziumschicht 3 verbleibt nach anisotro­ pem Ätzen von oben nur auf den Seitenwänden der Kontaktlöcher 2a. As, FIG. 4B, a polysilicon layer 3 is deposited by CVD so that they contact the inner surfaces of holes 2 a and the upper surface of the silicon oxide film 2 is covered. This polysilicon layer 3 left after anisotropically etching pem from above on only the side walls of the contact holes 2 a.

Wie Fig. 4C zeigt, werden Wolframschichten 4 nur auf die in­ neren Oberflächen der Kontaktlöcher 2a durch selektive CVD abgeschieden. Da Wolfram nur auf dem Silizium durch CVD se­ lektiv abgeschieden wird, können die Wolframschichten 4 nur auf den auf dem Boden der Kontaktlöcher freigelegten Ab­ schnitten des Siliziumsubstrates 1 und auf den Seitenwand-Si­ liziumschichten 3 abgeschieden werden. Damit können auch Kon­ taktlöcher 2a, die geringe Größe haben, vollständig mit den Wolframschichten 4 ausgefüllt werden. As, Fig. 4C, tungsten layers 4 are deposited only on the surfaces of the contact holes in Neren 2 a by selective CVD. Since tungsten is only selectively deposited on the silicon by CVD, the tungsten layers 4 can only be deposited on the exposed portions of the bottom of the contact holes from the silicon substrate 1 and on the side-wall silicon layers 3 . Thus, contact holes 2 a, which are small in size, can also be completely filled with the tungsten layers 4 .

Wie Fig. 4D zeigt, wird nach dem Ausfüllen der Kontaktlöcher 2a mit Elektroden 4 aus Wolframschichten auf die Silizium­ oxidschicht 2 eine Aluminiumschicht abgeschieden. Ein Ver­ drahtungsmuster 5 wird durch Mustern dieser Aluminiumschicht gebildet. As, FIG. 4D, the contact holes 2 is a with electrodes 4 made of tungsten oxide layers on the silicon 2, an aluminum layer is deposited after the filling. A wiring pattern 5 is formed by patterning this aluminum layer.

In der beschriebenen Halbleitereinrichtung nach dem Stand der Technik werden die Wolframelektroden 4 in den Kontaktlöchern 2a und das Aluminiumverdrahtungsmuster 5 auf der Silizium­ oxidschicht 4 in unterschiedlichen Prozessen gebildet, was die Herstellungsprozesse der Halbleitereinrichtung kompli­ ziert. Des weiteren kann Oxid, das an einer Grenzfläche zwi­ schen den Elektroden 4 und dem Verdrahtungsmuster 5 einge­ schlossen ist, eine Unterbrechung des elektrischen Kontaktes zwischen den Elektroden 4 und dem Verdrahtungsmuster 5 bewir­ ken.In the described semiconductor device according to the prior art tungsten electrodes 4 in the contact holes 2 a and the aluminum wiring pattern 5 on the silicon oxide layer 4 formed in different processes, which compliment sheet manufacturing processes of the semiconductor device. Furthermore, oxide, which is included at an interface between the electrodes 4 and the wiring pattern 5 , can cause an interruption in the electrical contact between the electrodes 4 and the wiring pattern 5 .

Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung be­ reitzustellen, die durch vereinfachte Verfahren hergestellt werden kann, und bei der das Leitungsmuster auf einer Iso­ lierschicht elektrisch zuverlässig mit leitenden Bereichen in Kontaktlöchern verbunden ist.It is an object of the invention to be a semiconductor device to sit down, made by simplified procedures can be, and in which the line pattern on an Iso lierschicht electrically reliable with conductive areas in Contact holes is connected.

Eine Halbleitereinrichtung nach einem Aspekt der Erfindung weist ein Halbleitersubstrat, eine auf dem Halbleitersubstrat gebildete Isolierschicht, ein in der Isolierschicht gebilde­ tes Kontaktloch, ein durch CVD gebildetes Muster einer Poly­ siliziumschicht auf einer inneren Oberfläche des Kontaktlo­ ches und einer oberen Oberfläche der Isolierschicht und ein selektiv durch CVD abgeschiedenes Muster einer Metallschicht zur Bedeckung nur des Polysiliziumschichtmusters auf.A semiconductor device according to an aspect of the invention has a semiconductor substrate, one on the semiconductor substrate formed insulating layer, a formed in the insulating layer contact hole, a pattern of a poly formed by CVD silicon layer on an inner surface of the contact ches and an upper surface of the insulating layer and a pattern of metal layer selectively deposited by CVD to cover only the polysilicon layer pattern.

Ein Herstellungsverfahren für eine Halbleitereinrichtung nach einem weiteren Aspekt der Erfindung weist die Schritte des Ausbildens einer Isolierschicht auf einem Halbleitersubstrat, des Ausbildens eines Kontaktloches durch Ausführung eines Ätzprozesses auf der Isolierschicht, des Abscheidens einer Polysiliziumschicht durch CVD zur Bedeckung der inneren Ober­ fläche des Kontaktlochs und einer oberen Oberfläche der Iso­ lierschicht, des Ausbildens eines Resistmusters auf der Poly­ siliziumschicht, des Ausbildens eines Polysiliziumschichtmu­ sters durch Ausführen eines Ätzens auf der Polysilizium­ schicht unter Nutzung des Resistmusters als Maske und des Ab­ scheidens eines Metallschichtmusters durch CVD zum selektiven Bedecken nur des Polysiliziumschichtmusters auf.A manufacturing method for a semiconductor device according to Another aspect of the invention comprises the steps of Forming an insulating layer on a semiconductor substrate, the formation of a contact hole by performing a Etching process on the insulating layer, the deposition of a Polysilicon layer by CVD to cover the inner surface area of the contact hole and an upper surface of the iso layer, the formation of a resist pattern on the poly silicon layer, the formation of a polysilicon layer sters by performing an etch on the polysilicon layer using the resist pattern as a mask and the Ab separating a metal layer pattern by CVD for selective Cover only the polysilicon layer pattern.

Bei der erfindungsgemäßen Halbleitereinrichtung ist es, da das Metallschichtmuster durch selektive CVD auf dem Muster der Polysiliziumschicht abgeschieden wird, die auf der oberen Oberfläche der Isolierschicht und auf der inneren Oberfläche des Kontaktloches gebildet ist, nicht erforderlich, das Mu­ stern mittels Photolithographie auf einer zusätzlich abge­ schiedenen Aluminiumschicht auszuführen, wie dies im be­ schriebenen Stand der Technik geschieht. Daher erfordert die erfindungsgemäße Halbleitereinrichtung weniger Herstellungs­ schritte als eine nach dem Stand der Technik. Weiterhin gibt es, da die Metallschicht eine solche Struktur hat, daß in den Kontaktlöchern und auf der Isolierschicht befindliche Ab­ schnitte kontinuierlich ineinander übergehen bzw. homogen miteinander sind, keine Unterbrechung des elektrischen Kon­ taktes, wie sie durch Oxideinschlüsse zwischen der Elektrode im Kontaktloch und der Verdrahtungsschicht auf der Isolier­ schicht beim Stand der Technik zustande kommen können.In the semiconductor device according to the invention, it is there the metal layer pattern by selective CVD on the pattern  the polysilicon layer is deposited on top Surface of the insulating layer and on the inner surface of the contact hole is not required, the Mu star using photolithography on an additional abge run different aluminum layer, as in the be written state of the art happens. Therefore, the semiconductor device according to the invention less manufacturing steps as one of the prior art. Furthermore there it, since the metal layer has such a structure that in the Contact holes and Ab located on the insulating layer cuts merge continuously or homogeneously with each other, no interruption of the electrical con tact, as caused by oxide inclusions between the electrode in the contact hole and the wiring layer on the insulation layer can come about in the prior art.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:Further features and advantages of the invention result itself from the description of an embodiment of the figures. From the figures show:

Fig. 1A bis 1C schematische Querschnittsdarstellungen, die den Herstellungsprozeß einer Halbleiterein­ richtung nach einer Ausführungsform veran­ schaulichen; FIGS. 1A to 1C are schematic cross-sectional views, the direction of the manufacturing process of a semiconductor single illustrate veran according to an embodiment;

Fig. 2A bis 2C schematische Draufsichten, die den Herstel­ lungsprozeß nach Fig. 1A bis 1C veranschau­ lichen; Figs. 2A to 2C are schematic plan views showing the averaging process herstel according to Figures 1A to 1C illustrate.

Fig. 3 eine schematische Querschnittsdarstellung, die ein Beispiel eines DRAM veranschau­ licht; und Fig. 3 is a schematic cross-sectional view showing an example of a DRAM illustrated; and

Fig. 4A bis 4D schematische Querschnittsdarstellungen, die die Schritte der Ausbildung eines Leitungs­ musters in einer Halbleitereinrichtung nach dem Stand der Technik kennzeichnen. FIGS. 4A to 4D are schematic cross-sectional views which characterize the steps of forming a line pattern in a semiconductor device according to the prior art.

Nach Fig. 1A wird eine Isolierschicht 12 auf einem Halblei­ tersubstrat 11 durch ein CVD-Verfahren gebildet. Kontaktlö­ cher 12a werden in der Isolierschicht 12 gebildet.According to FIG. 1A, an insulating layer 12 is formed on a semiconducting tersubstrat 11 by a CVD method. Contact holes 12 a are formed in the insulating layer 12 .

Nach Fig. 1B und 2A werden die obere Oberfläche der Isolier­ schicht 12 und die inneren Oberflächen der Kontaktlöcher 12a mit einer darauf durch CVD abgeschiedenen Polysiliziumschicht 13 bedeckt. Ein Resistmuster 14 wird auf der Polysilizium­ schicht 13 gebildet. Die Polysiliziumschicht 13 wird durch Ätzen unter Nutzung des Resistmusters 14 als Maske gemustert. Fig. 1B ist eine Querschnittsdarstellung entlang der Linie 1B-1B in Fig. 2A nach dem Mustern der Siliziumschicht 13.According to FIG. 1B and 2A, the upper surface may be the insulating layer 12 and the inner surfaces of the contact holes 12 a covered with a deposited thereon by CVD polysilicon layer 13. A resist pattern 14 is formed on the polysilicon layer 13 . The polysilicon layer 13 is patterned by etching using the resist pattern 14 as a mask. FIG. 1B is a cross-sectional view taken along line 1B-1B in FIG. 2A after patterning the silicon layer 13 .

Nach Fig. 2B wurde das Resistmuster 14 entfernt und damit das Polysiliziumschichtmuster 13 freigelegt.According to FIG. 2B, the resist pattern 14 has been removed and the polysilicon layer pattern 13 has thus been exposed.

Nach Fig. 1C und 2C wird durch selektive CVD ein Metall­ schichtmuster 15 so gebildet, daß es die Kontaktlöcher 12a ausfüllt und nur das Polysiliziumschichtmuster bedeckt. Bei­ spielsweise kann ein besonderes Material wie Wolfram, Molyb­ dän oder Kupfer durch CVD selektiv nur auf Silizium abge­ schieden werden. Damit kann das Muster 15 der Metallschicht, die nur auf Silizium durch selektive CVD abgeschieden werden kann, nur auf dem Polysiliziumschichtmuster 13 ohne Verwen­ dung jeder Maske oder jeden Ätzens gebildet werden.According to FIG. 1C and 2C, a metal layer pattern 15 is formed by selective CVD so that it fills the contact holes 12 a, and only the polysilicon layer pattern covers. For example, a special material such as tungsten, molybdenum or copper can be selectively deposited only on silicon by CVD. Thus, the pattern 15 of the metal layer, which can only be deposited on silicon by selective CVD, can only be formed on the polysilicon layer pattern 13 without using any mask or etching.

Nun wird Bezug genommen auf Fig. 3, die eine schematische Querschnittsdarstellung ist, die teilweise einen DRAM veran­ schaulicht. Eine Feldoxidschicht 22 ist auf der Hauptfläche eines Siliziumsubstrates 21 gebildet. Die Feldoxidschicht 22 umgibt einen Halbleiterschaltungselementbereich, in dem Stör­ stellengebiete 21a, die Source/Drain eines FET (Feldeffekttransistors) bilden, in der Oberflächenschicht des Substrates 21 gebildet sind. Wortleitungen 24 aus Polysili­ zium sind auf der Hauptfläche des Substrates 21 mit dazwi­ schengelegten Gate-Isolierschichten 23 gebildet. Die Wortlei­ tungen 24 sind mit ersten Zwischenschichtisolierfilmen 25 be­ deckt. Untere Kondensatorelektroden 26 sind mit entsprechen­ den Source-/Drain-Gebieten 21 verbunden und mit dielektri­ schen Kondensatorschichten 27 bedeckt. Die dielektrischen Kondensatorschichten 27 sind mit oberen Kondensatorelektroden 28 bedeckt, die mit einem zweiten Zwischenschichtisolierfilm 29 bedeckt sind.Reference is now made to FIG. 3, which is a schematic cross-sectional illustration that partially illustrates a DRAM. A field oxide layer 22 is formed on the main surface of a silicon substrate 21 . The field oxide layer 22 surrounds a semiconductor circuit element region, in which impurity regions 21 a, which form the source / drain of an FET (field effect transistor), are formed in the surface layer of the substrate 21 . Word lines 24 made of polysilicon are formed on the main surface of the substrate 21 with intervening gate insulating layers 23 . The word lines 24 are covered with first interlayer insulating films 25 . Lower capacitor electrodes 26 are connected to corresponding source / drain regions 21 and covered with dielectric capacitor layers 27 . The dielectric capacitor layers 27 are covered with upper capacitor electrodes 28 , which are covered with a second interlayer insulating film 29 .

Ein Kontaktloch 29a ist so gebildet, daß es sich von der obe­ ren Oberfläche des zweiten Zwischenschichtisolierfilms 29 zu einem der Source-/Drain-Gebiete 21a erstreckt. Ein Muster 30 aus einer Polysiliziumschicht ist mittels CVD und Photolitho­ graphie auf der inneren Oberfläche des Kontaktlochs 29a und der oberen Oberfläche des zweiten Zwischenschichtisolierfilms 29 gebildet. Ein Metallschichtmuster 31 ist durch selektive CVD so gebildet, daß es nur das Polysiliziumschichtmuster 30 bedeckt. Dieses Polysiliziumschichtmuster 30 und das Metall­ schichtmuster 31 dienen als Bitleitung des DRAM.A contact hole 29 a is formed so that it extends from the upper surface of the second interlayer insulating film 29 to one of the source / drain regions 21 a. A pattern 30 of a polysilicon layer is formed by means of CVD and photolithography on the inner surface of the contact hole 29 a and the upper surface of the second interlayer insulating film 29 . A metal layer pattern 31 is formed by selective CVD so that it covers only the polysilicon layer pattern 30 . This polysilicon layer pattern 30 and the metal layer pattern 31 serve as the bit line of the DRAM.

Entsprechend der Erfindung ist es, wie oben beschrieben, da das Metallschichtmuster durch selektive CVD auf der auf der oberen Oberfläche der Isolierschicht und der inneren Oberflä­ che des Kontaktloches gebildeten Polysiliziumschicht abge­ schieden ist, nicht erforderlich, das Mustern mittels Photo­ lithographie auf einer zusätzlich abgeschiedenen Aluminium­ schicht vorzunehmen, wie dies beim beschriebenen Stand der Technik getan wird. Damit erfordert die Halbleitereinrichtung weniger Herstellungsschritte als nach dem Stand der Technik. Weiterhin gibt es, da die Metallschicht eine solche Struktur hat, daß in den Kontaktlöchern und auf der Isolierschicht an­ geordnete Abschnitte homogen miteinander sind, keine Unter­ brechungen des elektrischen Kontaktes, die durch zwischen der Elektrode im Kontaktloch und der Verdrahtungsschicht auf der Isolierschicht eingeschlossenes Oxid nach dem Stand der Tech­ nik vorkommen können.According to the invention, as described above, it is there the metal layer pattern by selective CVD on the on the upper surface of the insulating layer and the inner surface surface of the contact hole formed polysilicon layer It is not necessary to pattern by means of a photo lithography on an additionally deposited aluminum make layer, as is the case with the described Technology is done. The semiconductor device thus requires fewer manufacturing steps than in the prior art. Furthermore, since the metal layer has such a structure has that in the contact holes and on the insulating layer ordered sections are homogeneous with each other, no sub breaks in electrical contact caused by between the Electrode in the contact hole and the wiring layer on the Isolation layer enclosed oxide according to the prior art nik can occur.

Claims (6)

1. Halbleitereinrichtung mit einem Halbleitersubstrat (11),
einer auf dem Halbleitersubstrat (11) gebildeten Isolier­ schicht (12),
einem in der Isolierschicht (12) gebildeten Kontaktloch (12a),
einem auf der inneren Oberfläche des Kontaktloches (12a) und einer oberen Oberfläche der Isolierschicht (12) durch CVD ge­ bildeten Polysiliziumschichtmuster (13) und
einem selektiv durch CVD abgeschiedenen, nur das Polysilizi­ umschichtmuster (13) bedeckenden Metallschichtmuster (15).1. semiconductor device with a semiconductor substrate ( 11 ),
an insulating layer ( 12 ) formed on the semiconductor substrate ( 11 ),
a contact hole ( 12 a) formed in the insulating layer ( 12 ),
one on the inner surface of the contact hole ( 12 a) and an upper surface of the insulating layer ( 12 ) ge formed by CVD polysilicon layer pattern ( 13 ) and
a metal layer pattern ( 15 ) selectively deposited by CVD and covering only the polysilicon layer pattern ( 13 ). 2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Metallschichtmuster (15) aus einem Metall der Gruppe Wolfram, Molybdän und Kupfer gebildet ist.2. Semiconductor device according to claim 1, characterized in that the metal layer pattern ( 15 ) is formed from a metal from the group of tungsten, molybdenum and copper. 3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die Halbleitereinrichtung ein DRAM ist, die Isolierschicht ein Zwischenschichtisolierfilm (29) ist und das Polysiliziumschichtmuster (30) und die Metallschicht (31) eine Bitleitung darstellen.3. A semiconductor device according to claim 1 or 2, characterized in that the semiconductor device is a DRAM, the insulating layer is an interlayer insulating film ( 29 ) and the polysilicon layer pattern ( 30 ) and the metal layer ( 31 ) represent a bit line. 4. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer Isolierschicht (12) auf einem Halbleitersubstrat (11),
Bilden eines Kontaktloches (12a) durch Ausführen eines Ätzens auf der Isolierschicht (12),
Abscheiden einer Polysiliziumschicht durch CVD zur Bedeckung der inneren Oberfläche des Kontaktloches (12a) und der oberen Oberfläche der Isolierschicht (12),
Bilden eines Resistmusters (14) auf der Polysiliziumschicht,
Bilden eines Polysiliziumschichtmusters (13) durch Ausführen eines Ätzens auf der Polysiliziumschicht unter Nutzung des Resistmusters (14) als Maske und
Abscheiden eines Metallschichtmusters (15) durch CVD zur se­ lektiven Bedeckung nur des Polysiliziumschichtmusters (13).4. A method for producing a semiconductor device comprising the steps:
Forming an insulating layer ( 12 ) on a semiconductor substrate ( 11 ),
Forming a contact hole ( 12 a) by performing an etching on the insulating layer ( 12 ),
Depositing a polysilicon layer by CVD to cover the inner surface of the contact hole ( 12 a) and the upper surface of the insulating layer ( 12 ),
Forming a resist pattern ( 14 ) on the polysilicon layer,
Forming a polysilicon layer pattern ( 13 ) by performing etching on the polysilicon layer using the resist pattern ( 14 ) as a mask and
Deposition of a metal layer pattern ( 15 ) by CVD to selectively cover only the polysilicon layer pattern ( 13 ). 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Metallschichtmuster (15) aus einem Metall der Gruppe Wolfram, Molybdän und Kupfer gebildet wird.5. The method according to claim 4, characterized in that the metal layer pattern ( 15 ) is formed from a metal from the group of tungsten, molybdenum and copper. 6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Halbleitereinrichtung ein DRAM ist, die Isolier­ schicht ein Zwischenschichtisolierfilm (29) ist und das Poly­ siliziumschichtmuster (30) und das Metallschichtmuster (31) eine Bitleitung bilden.6. The method according to claim 4 or 5, characterized in that the semiconductor device is a DRAM, the insulating layer is an interlayer insulating film ( 29 ) and the poly silicon layer pattern ( 30 ) and the metal layer pattern ( 31 ) form a bit line.
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