DE3851163T2 - Kontakt in einer Bohrung in einem Halbleiter und Verfahren zu seiner Herstellung. - Google Patents

Kontakt in einer Bohrung in einem Halbleiter und Verfahren zu seiner Herstellung.

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Description

  • Die vorliegende Erfindung betrifft die Herstellung von Halbleitervorrichtungen und insbesondere die vergrößerte Stufenabdeckung des Zwischenverbindungsmetalls durch Ausbilden eines Stopfens in dem Kontaktloch. Bei einem bevorzugten Verfahren eliminiert die Verwendung von chemischer Dampfablagerung (CVD) in Kombination mit Sputtern die Nachteile, die bei jedem der beiden Verfahren allein auftreten.
  • Während der Herstellung von Halbleitervorrichtungen, die mehrschichtige Metall-Zwischenverbindungen verwenden, werden Legierungen aus Aluminium (Al) üblicherweise auf Wafer aufgesputtert und als Zwischenverbindungen strukturiert. Diese Zwischenverbindungslinien stellen den Kontakt zum Substrat oder einer anderen Metallschicht durch ein "Kontaktloch" oder "Durchkontakt" genanntes Loch in den dielektrischen Schichten her.
  • Normalerweise beträgt die Stufenabdeckung von Metall, die im allgemeinen als das prozentuale Verhältnis der Mindestmetalldicke an einem beliebigen Punkt im Kontakt zu der Metalldicke auf der dielektrischen Schicht definiert ist, bei gesputterten Al-Legierungen ungefähr 50% oder weniger. Besondere Modifizierungen der Kontaktform, beispielsweise geneigte Wände oder die durch kombinierte s Naß- und Trockenätzen erzielten Veränderungen, helfen, die Stufenabdeckung zu verbessern, jedoch erzeugen solche Modifizierungen Kontakte mit größerem Durchmesser, was zu einem vergrößerten Kontaktabstand führt und breitere Metallinien zum Abdecken der Kontaktfläche erforderlich macht.
  • Um dichtere Geometrien zu erhalten, ist es erwünscht, Kontakte mit nicht geneigten vertikalen Seitenwänden zu haben. Die Stufenabdeckung von gesputtertem Aluminium auf Kontakte mit vertikalen Wänden ist sehr unzureichend, so daß die Zwischenverbindung insgesamt in hohem Maße unzuverlässig ist.
  • Um dieses Problem zu lösen, kann ein Stopfen aus einem Leitermaterial zum Füllen des Kontakts verwendet werden. Eine Art dies zu erreichen besteht darin, Wolfram durch CVD selektiv im Kontaktbereich aufwachsen zu lassen. Dieses Verfahren bringt mehrere Probleme mit sich, zum Beispiel ein Eindringen an der Oxid/Siliziumgrenzfläche und Wurmloch- Beschädigungen des darunter befindlichen Siliziums, wie von E. K. Braodbent und W. T. Stacy in "Selective Tungsten Processing by Low Pressure CVD", Solid State Technology, S. 51-59 (Dezember 1985) beschrieben.
  • Ein weiteres Verfahren besteht darin, Deck-Wolfram mittels eines CVD-Verfahrens abzulagern und es zurückzuätzen, um so nur in den Kontaktlöchern Stopfen zu belassen. Das Wolfram eine geringe Adhäsion an Siliziumdioxid hat, wird zwischen dem Oxid und der Wolframschicht eine Haftschicht aus Wolframsilizid verwendet. Der Kontaktwiderstand des Wolframsilizids gegenüber dem dotierten Substrat ist gering, weshalb eine Flash-Wolframschicht vor dem Ablagern der Wolframsilizidschicht nur im Kontaktbereich abgelagert wird, um den Kontaktwiderstand zu verbessern. Der Ablagerungsprozeß für Flash-Wolfram ist ähnlich demjenigen für selektives Wolfram. Flash-Wolfram weist die gleichen Probleme auf wie das Verfahren mit selektivem Wolfram, nämlich Eindringen und Wurmlochschäden.
  • Eine weitere Art des Ausbildens eines Stopfens besteht im Ablagern einer Deckschicht aus Polysilizium auf dem Wafer (einschließlich der Kontaktlöcher) und im anschließenden Zurückätzen, derart, daß sie mit der Oxidoberfläche bündig ist, wobei Polysiliziumstopfen in den Kontaktlöchern belassen bleiben. Diese Stopfen können sodann in geeigneter Weise dotiert werden, um einen Kontakt zum darunter befindlichen Halbleiter herzustellen. Einer der Nachteile dieses Verfahrens zur Verwendung bei CMOS- und Bipolar-Schaltungen besteht darin, daß zum Kontaktieren sowohl des N&spplus;- als auch des P&spplus;-Bereichs mindestens ein Maskierungsschritt erforderlich ist, um die Kontakte mit einer Dotierungspolarität von denen mit der anderen Dotierungspolarität zur Vermeidung von Gegendotierungen zu isolieren. Dieser Maskierungsschritt stellt eine wesentliche Zunahme der Kompliziertheit des Verfahrens dar. Ein weiterer Nachteil besteht darin, daß, da der Dotand von der Oberseite des Stopfens aus eingebracht wird und durch den gesamten Stopfen nach unten hindurchdiffundieren muß, es sehr schwierig ist, bei sehr großen Stopfen (> 15000 Å) (1Å = 1 nm) eine sehr gleichmäßige Dotandenverteilung zu erreichen, wodurch der Widerstand dieser Kontakte erheblich vergrößert wird.
  • Jüngere Vorschläge zur Durchführung von Stopfenbildungsverfahren sind durch Widmann und Sigusch, US-Patent 4 562 640, "Method of Manufacturing Low resistance Contacts in Integrated Semiconductor Circuits" allgemein wiedergebbar. In dieser Veröffentlichung beschreiben die Patentinhaber einen Stopfen mit einem deckend abgelagerten konformen N&spplus;-Polysilizium in Kontakt mit einem zuvor selektiv gebildeten Silizid. Zwar ist diese Struktur so lange funktionstüchtig, solange alle nachfolgenden Verarbeitungsschritte unter 400ºC (oder nur unter Verwendung schnellen Laserausheilens über 400ºC) stattfinden, jedoch hat das Verfahren zwei Nachteile.
  • Der erste Nachteil ist, daß die Silizidkontaktierschicht mehrere separate Schritte zu ihrer Bildung benötigt. Der zweite Nachteil besteht darin, daß bei diesem Ansatz die gesamte nachfolgende Verarbeitung auf unter ungefähr 400ºC beschränkt ist. Dadurch ist eine Beschränkung auf die Verwendung von Polysiliziumablagerung bei niedriger Temperatur (ungefähr 300ºC bis 350ºC), die im Vergleich zu Polysilizium, das durch Verfahren mit höheren Temperaturen (ungefähr 600º bis 650ºC) aufgebracht wurde, eine geringere Konformität aufweist. Die Beschränkung auf niedrigere Temperaturen begrenzt ebenfalls den Grad der Dotandenaktivierung in der Polysiliziumschicht, wodurch ein höherer Kontaktwiderstand bewirkt wird.
  • Die Patentinhaber schlagen eine Lösung dieses Problems durch Hinzufügen einer Barriere zwischen dem Silizid und dem Polysilizium vor, wobei die beschriebene Lösung mit Chrom/Chromoxidbarriere dahingehend selektiv ist, daß sie nur im Kontaktloch belassen bleibt. Daher sind zur Bildung des Silizidkontakts drei Schritte, zur Bildung der Barriere zwei Schritte und zur Bildung der Polysiliziumkappe zwei Schritte erforderlich. Zusätzlich zu dieser Verfahrenskomplexität diffundieren die Polysiliziumdotanden selbst bei 450ºC durch die Chrom/Chromoxidbarriere.
  • Somit besteht weiterhin ein Bedürfnis nach einem Kontaktstopfen, der die meisten, wenn nicht alle, genannten Probleme löst.
  • Andere Vorschläge für Kontakte sind in EP-A-170594 und J. Vac. Sci. Tech. A 3(6) Nov./Dec. 1985, S. 2233-2236 offenbart.
  • Die vorliegende Erfindung schafft einen stabilen niederohmigen Kontakt an einen Teil eines dotierten Bereichs (10) in einer Silizium-Halbleitersubstratoberfläche, wobei der Kontakt in einem Kontaktloch (16) durch wenigstens eine Isolierschicht (14) auf der Oberfläche des Halbleitersubstrats (12) ausgebildet ist, und wobei der Kontakt aufweist:
  • - eine über den dotierten Bereich und die Wände des Lochs ausgebildete Sperrschicht (18, 20); und
  • - einen aus leitendem Material bestehenden Stopfen (24), der in Kontakt mit der Sperrschicht ist und den Rest des Kontaktlochs im wesentlichen ausfüllt;
  • dadurch gekennzeichnet, daß
  • - die Sperrschicht (18, 20) eine erste Schicht (18) aus Titan, die als eine in Kontakt mit dem dotierten Bereich stehende Haft- und Kontaktierschicht dient, und eine als Diffundiersperrschicht wirkende zweite Schicht (20) aus einem Material aufweist, das aus der Gruppe gewählt ist, die Wolfram, Molybden, Titan-Wolfram, Titannitrid, Titan-Wolframnitrid, Wolframnitrid, Molybdennitrid, Chrom, Chromoxid und Bornitrid umfaßt; und daß
  • - der Stopfen aus Wolfram oder Molybden, oder aus Polysilizium, das in situ dotiert ist, besteht.
  • Die Erfindung schafft einen stabilen Kontakt mit geringem Widerstand an einen Teil eines dotierten Bereichs einer Halbleiterfläche, wobei der Kontakt in einem Kontaktloch ausgebildet ist, das durch eine auf der Oberfläche eines Halbleitersubstrats ausgebildete Isolierschicht geätzt ist.
  • Nach dem erfindungsgemäßen Verfahren werden die Haft- und Kontaktierschicht und die Sperrschicht auf der Oxidoberfläche und in das Kontaktloch abgelagert. Es werden mehrere Ausführungsbeispiele für das Bilden des Stopfens aus leitendem Material, das durch CVD oder mit Vorspannung gesputtertes Wolfram oder Molybden oder in situ dotiertes CVD-Polysilizium umfaßt, offenbart.
  • Der im folgenden beschriebene Kontakt vermeidet die Probleme des Verlusts an Selektivität, des Eindringens an der Oxid- Silizium-Grenzfläche und der Wurmlöcher, die mit anderen Vorschlägen für Kontakte einhergehen. Ferner ermöglicht es der Kontakt, spätere Verarbeitungsschritte bei höheren Temperaturen als beim Stand der Technik (höher als 400ºC) durchzuführen, ohne die Bewegung von Silizium oder Dotanden durch die Kontaktgrenzfläche berücksichtigen zu müssen.
  • Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung und den zugehörigen Zeichnungen, in denen gleiche Bezugszeichen in sämtlichen Figuren gleiche Element bezeichnen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die in dieser Beschreibung in Rede stehenden Zeichnungen sind nicht maßstabsgetreu, es sei denn, dies wird ausdrücklich erwähnt. Ferner stellen die Zeichnungen lediglich einen Teil einer erfindungsgemäß hergestellten integrierten Schaltung dar.
  • Fign. 1a-d sind Querschnitte der Abfolge der Verarbeitungsschritte zum Bilden des erfindungsgemäßen Kontaktstopfens;
  • Fig. 2 ist ein Querschnitt eines alternativen Ausführungsbeispiels der Erfindung;
  • Fign. 3a-e sind Querschnitte der Abfolge der Verarbeitungsschritte nach einem anderen Ausführungsbeispiel der Erfindung; und
  • Fign. 4a-b sind Querschnitte eines Teils der Abfolge der Verarbeitungsschritte nach einem anderen Ausführungsbeispiel der Erfindung.
  • DETAILLIERTE ERFINDUNGSBESCHREIBUNG
  • Im folgenden wird ein bestimmtes Ausführungsbeispiel der Erfindung detailliert beschrieben, das von den Erfindern als die zur Zeit beste Art der Durchführung der Erfindung erachtet wird. Alternative Ausführungsbeispiele werden gegebenenfalls kurz beschrieben.
  • Bei der Herstellung von integrierten Halbleiterschaltungen werden dotierte Bereiche 10 in einer Hauptfläche eines Halbleitersubstrats 12 (dem Wafer) oder in einer auf diesem ausgebildeten (nicht dargestellten) Epitaxieschicht gebildet. (Nicht dargestellte) Oxidbereiche können zum gegenseitigen Isolieren der Vorrichtungen ausgebildet werden.
  • Wenn die Vorrichtungen durch die verschiedenen Schritte des Herstellens, Ätzens, Dotierens, Oxidbildens, etc., definiert sind, ist es erforderlich, Metallzwischenverbindungen zu bilden, um die Vorrichtung miteinander zu verbinden und einen Leiterweg zu externen Schaltungen herzustellen. Einer solchen Zwischenschichtbildung geht üblicherweise die Bildung eines dielektrischen Materials 14 voraus, das Feldoxid und sämtliche darunterliegenden leitenden Bereiche, wie Polysilizium und Source/Drain-Bereiche überdeckt, um Kurzschlüsse zur ersten Metallschicht zu vermeiden. Dies wird als erstes Zwischenschichtdielektrikum bezeichnet, welches die erste Metallschicht gegen darunterliegende Polysiliziumzwischenverbindungen isoliert. Bei auf Silizium basierenden Vorrichtungen weist dieses dielektrische Material üblicherweise Siliziumdioxid auf, das möglicherweise mit Phosphor, Bor/Phosphor oder Arsen dotiert ist, und es ist durch herkömmliche Verfahren in der in dieser Technik üblichen Dicke gebildet.
  • Kontaktlöcher 16 (d. h. Durchkontakte) werden strukturiert und bis hinab zu den dotierten Bereichen und den Polysiliziumgattern geätzt. Leitendes Material, üblicherweise Aluminium wird überall, auch in den Kontaktlöchern, abgelagert. Der Aluminiumfilm wird sodann derart strukturiert, daß die geeigneten Kontakte durch einzelne Metallbahnen verbunden sind.
  • Die Erfindung setzt an dem Punkt des Vorgangs ein, an dem das erste Zwischenschichtdielektrikum 14 abgelagert und die Kontaktlöcher 16 mit vertikalen Wänden strukturiert und bis zum Substrat 12 und jeglicher darauf gebildeter (nicht dargestellter) Polysiliziumschicht abwärts geätzt ist.
  • Erfindungsgemäß wird eine dünne Schicht 18 aus Titan in dem Kontaktloch 16 ausgebildet, um eine gute Haftung und einen guten elektrischen Kontakt der nachfolgenden Schichten mit darunterliegenden dotierten Bereichen und/oder Polysilizium zu gewährleisten. Danach wird eine etwas dickere Schicht 20, die ein Sperrmaterial enthält, über der Haft- und Kontaktierschicht 18 ausgebildet. Schließlich wird ein leitendes Material 22 konform abgelagert, um das Kontaktloch zu füllen.
  • Die Schicht 18 aus Titan hat eine Dicke in der Größenordnung zwischen ungefähr 100 bis 800Å. Eine Dicke von weniger als ungefähr 100Å gewährleistet keine adäquate Abdeckung am Boden der Kontaktlöcher, während eine Dicke von mehr als ungefähr 800Å nicht akzeptierbare Mengen Silizium aus den Übergängen aufgrund von Titansilizidbildung verbrauchen kann, was zu einem erhöhten Übergangsleckstrom führen kann. Die Schicht 18 wird durch Sputtern von einem Titantarget in Argonumgebung aufgebracht, wie dies üblicherweise der Fall ist.
  • Die Sperrschicht 20 weist ein leitendes Material auf, das eine Diffusionssperre gegen die beim Dotieren von Silizium allgemein verwendeten üblichen Dotandenarten (Bor und Phosphor) bildet. Die Sperrschicht 20 wirkt ebenfalls als Sperre gegen Siliziumdiffusion.
  • Beispiele für geeignete Sperrmaterialien sind schwerschmelzende Metalle und deren Nitride, Boride, Karbide und Oxide, insbesondere Wolfram, Molybden, Titan-Wolfram, Tinannitrid, Titanwolframnitrid, Wolframnitrid, molybdennitrid, etc. sowie Chrom, Chrom-Chromoxid und Bornitrid. Vorzugsweise weist das Sperrmaterial Titannitrid, Titan-Wolfram, Titanwolframnitrid oder Bornitrid wegen deren ausgezeichneten Sperreigenschaften auf. Da TiN eine bewährte Diffusionssperre für Dotandenarten sowie gegen Siliziumdiffusion ist, ist es das bevorzugte Material bei der Durchführung der Erfindung.
  • Die Sperrschicht 20 wird vorzugsweise mit einer Dicke von ungefähr 250 bis 2000Å ausgebildet und wird vorteilhafterweise durch reaktives Sputtern, CVD oder reaktives Ausheilen gebildet. Aufsputtern von TiN erfolgt durch Sputtern von Ti in einer Argon/Stickstoffumgebung. TiN kann auch durch Titaniumablagerung gefolgt von reaktivem Ausheilen in Stickstoffumgebung gebildet werden. Es ist schwierig, eine defektfreie Sperre mit einer Dicke von weniger als ungefähr 250Å zu bilden, und eine Dicke von mehr als ungefähr 2000Å zu verwenden bietet wenig zusätzlichen Schutz.
  • Mittlerweile zeichnet sich eine CVD-Technologie für das Ablagern von Ti/TiN ab, die ein Verfahren bieten wird, das die Anwendung der vorliegenden Erfindung auf sehr tiefe und sehr schmale Durchkontakte ausdehnt. CVD-Verfahren umfassen hier auch die Verfahren Niederdruck-CVD (LPCVD) und Plasma- Enhanced-CVD (PECVD).
  • Nach dem Ablagern der Sperrschicht 20 kann eine Schicht 21 aus WSix oder Silizium durch CVD auf die für CVD-Wolfram übliche Art aufgebracht werden. Ein Teil dieser Schicht 21 ist in Fig. 1c (gestrichelte Linien) dargestellt. Es sei darauf hingewiesen, daß die Schicht 21 zur Ablagerung auf TiN nicht erforderlich ist.
  • Die Schicht 22 weist ein leitendes Material auf, das konform ablagerbar ist. Bevorzugte Beispiele für solche Materialien sind durch CVD oder unter Vorspannung gesputtertes Wolfram oder Molybden oder in situ dotiertes CVD-Polysilizium. Die sich daraus ergebende Struktur ist in Fig. 1a dargestellt.
  • Diese leitende Schicht 22 wird sodann von den unstrukturierten Bereichen, die die Kontaktlöcher 16 umgeben und Feldbereiche genannt werden, weggeätzt, so daß in den Feldbereichen kein Material verbleibt, die Kontakte jedoch gefüllt sind und Stopfen bilden, wie in Fig. 1b dargestellt. Die Ätzchemikalie kann derart gewählt werden, daß die aufgesputterte Sperrschicht 20 beim Ätzprozeß nicht weggeätzt wird, indem beispielsweise Fluorin in einer Charge Trockenätzmittel verwendet wird.
  • Eine Al-Legierungsschicht 26, die üblicherweise 1% Silizium und/oder eine Elektromigration hemmende Komponente wie Kupfer oder Titan enthält, wird sodann mit einer Dicke von ungefähr 2000 bis 10000Å auf den Wafer aufgesputtert, wie in Fig. 1c dargestellt. Diese Schicht 26 wird anschließend strukturiert und derart geätzt, daß die Haft- und Kontaktierschicht 18 und die Sperrschicht 20 nur unter den strukturierten Al-Linien 26 verbleiben und aus dem verbleibenden Bereich entfernt sind, wie in Fig. 1d dargestellt.
  • Der Vorteil der Erfindung liegt darin, daß im Falle eines CVD-Wolframstopfenverfahrens während des Ablagerns die gasigen CVD-Wolframarten, die für das Eindringen und das Erzeugen von Wurmlöchern verantwortlich sind, aufgrund der Schichten 18 und 20 nie in direkten Kontakt mit dem darunterliegenden Silizium gelangen, wodurch eine solche Beschädigung vermieden wird. Dies ist ein technologischer Hauptvorteil der vorliegenden Erfindung.
  • Ein weiterer Vorteil der vorliegenden Erfindung ist im Falle eines Verfahrens mit in situ dotiertem Polysiliziumstopfen, daß N+dotiertes Polysilizium als Stopfenmaterial sowohl für N&spplus;- als auch P&spplus;-Kontakte in CMOS und Bipolarschaltungen verwendet werden kann, da die Sperrschicht 20 ein Gegendotieren zwischen der N&spplus;-Polysiliziumschicht 24 und der P&spplus;-Schicht 10 verhindert. Dies stellt eine bedeutende Vereinfachung des Verfahrens dar.
  • Ein weiterer Vorteil, den die vorliegende Erfindung bietet, besteht darin, daß durch die Verwendung der Sperrschicht 20 als Teil der Zwischenverbindungsschicht die Sperrschicht einen Leiterweg bildet, falls ein durch Elektromigration bedingter Lehrstellenfehler in dem Stopfen 24 oder der Zwischenverbindungslinie 26 auftritt, so daß die Zuverlässigkeit erhöht ist.
  • Da der Widerstand von Wolfram gering genug ist, um es als Zwischenverbindungsmaterial verwenden zu können, könnte die gasig abgelagerte Wolframschicht 22 (Fign. 1a und 2) zur Bildung der Zwischenverbindung strukturiert und kein Aluminium, oder, alternativ, eine (nicht dargestellte) dünne Aluminiumschicht auf dem Wolfram verwendet werden.
  • Eine andere Art der Bildung eines Kontaktstopfens ist, eine Wolframschicht selektiv in dem Kontaktloch auf einer Sperrschicht unter Verwendung eines selektiven CVD-Verfahrens zu züchten. Erneut werden die Schichten 18 und 20 wie bereits beschrieben in dem Kontaktloch ausgebildet, wie in Fig. 3a dargestellt. Bei diesem Ausführungsbeispiel jedoch wird das Resist 30 auf den Wafer gesponnen, wie in Fig. 3b dargestellt. Sodann wird das Resist 30 unter Verwendung eines Trockenätzmittels, das eine Selektivität von 1 : 1 zwischen dem Resist 30 und den Schichten 18, 20 aufweist, zurückgeätzt, um sowohl das Resist 30 als auch die Schichten 18, 20 von den umgebenden Flächen zu entfernen. Das Resist 30 und die darunterliegenden Schichten 18, 20 verbleiben nur in den Kontaktlöchern 16, wie in Fig. 3c dargestellt.
  • Als nächstes wird das Resist 30 von den Kontaktlöchern entfernt, wodurch die Schichten 18, 20 nur im Kontaktloch 16 belassen sind, wie in Fig. 3d dargestellt. Anschließend wird eine selektive stopfenförmige Ablagerung 32 aus Wolfram durch CVD-Reaktion von WF&sub6; + H&sub2; in den Löchern gebildet. Wolfram bildet Kerne nur auf der Metall/Sperrschicht 20, jedoch nicht auf der ersten Dielektrikumschicht 14 aus, so daß es das Kontaktloch 16 zur Bildung des Stopfens 14' füllt. Die Struktur ist in Fig. 3e dargestellt. Die (in Fig. 3e nicht dargestellte) strukturierte Zwischenverbindung 26, die möglicherweise vorwiegend aus eine Aluminiumlegierung besteht, kann sodann wie beschrieben gebildet werden.
  • Der Vorteil dieses Verfahrens gegenüber dem herkömmlichen selektiven Wolfram-Verfahren besteht darin, daß die Wolframablagerungsreaktion nicht in direktem Kontakt mit dem unten liegenden Silizium 10 stattfindet, da dieses durch die Sperrschicht 20 geschützt ist. Somit treten die üblichen Probleme wie das Eindringen und Wurmlöcher nicht auf, da der Übergang 10 durch die Sperrschicht 20 geschützt ist. Ein weiterer Vorteil besteht darin, daß das selektive Wolfram nur mit einer Dicke aufgebracht werden muß, die geringfügig größer als die Hälfte des Kontaktlochdurchmessers ist, da das Wolfram von allen verfügbaren Flächen her wächst, anstatt nur von Boden des Kontakts her zu wachsen. Daher ist eine kürzere Wolframablagerungszeit erforderlich als bei dem selektiven Wolfram-Verfahren des Industriestandards (bei dem das Wolfram nur nach oben wächst) und die Selektivität ist einfacher zu wahren, da die Selektivität mit der Dicke der Ablagerung abnimmt.
  • Eine andere Variante zur Bildung eines in situ dotierten Polysiliziumstopfens 24'' unter Verwendung von Haft- und Kontaktier/Sperrschichten 18, 20 besteht darin, das Ti/TiN nur im Kontaktbereich zu belassen, indem die Verfahren des Zurückätzens und Resistentfernens verwendet werden, wie in den Fign. 3a-d zuvor dargestellt. Als nächstes wird in situ dotiertes Polysilizium 34 abgelagert, um die in Fig. 4a dargestellte Struktur zu erhalten. Die Schicht 34 aus dotiertem Polysilizium wird dann deckend geätzt, wie in Fig. 4b dargestellt. Der Vorteil dieses Verfahrens ist, daß das Zurückätzen des Polysiliziums besser kontrolliert werden kann, da es einfacher ist, den Endpunkt des Ätzens auf einer Oxidoberfläche zu erkennen als auf einer typischen Sperrschicht 20 wie TiN. Alternativ könnte Wolfram deckend abgelagert und anschließend deckend von der in Fig. 4b gezeigten Struktur geätzt werden.
  • Kontaktstopfen, die in situ dotierte N&spplus;-Polysilizium- und Ti/TiN-Schichten verwendeten, wurden gemäß der Darstellung von Fig. 1d hergestellt. Der spezifische Kontaktwiderstand des Stopfens gegenüber einem P&spplus;-Substrat wurde gemessen. Der Durchschnittswert betrug 1,0·10&supmin;&sup6;Ω-cm² mit einer 3-Sigma- Variation von 0,1·10&supmin;&sup6;Ω-cm² bei Kontaktdurchmessern von 1,0, 1,2 und 1,4 um. Für jede Kontaktgröße wurden über 500 Datenpunkte auf sechs Wafern ausgewertet. Diese Werte gelten als akzeptabel für jede Kontaktgröße.
  • Es ist ersichtlich, daß der erfindungsgemäße Lösungsansatz die Nachteile des Standes der Technik, wie zuvor anhand von Widmann et al. beispielhaft dargestellt, überwindet oder verbessert. Beispielsweise wird ein separater dreischrittiger Silizidierungsprozeß vermieden, indem eine zweifache aufgesputterte Titan/Titannitridschicht verwendet wird, die ausgezeichnete Kontakteigenschaften sowie hervorragende Leistungen bewirkt. Ferner ist dieser Ti/TiN-Film nicht nur auf dem Boden des Durchkontakts, sondern auch an den Seitenwänden ausgebildet. Der Ti/TiN-Film ist auch bei Verarbeitungen bei 600ºC beständig, so daß bei Verwendung von in situ dotiertem Polysilizium zum Füllen der Kontaktlöcher, kein Dotand in den oder aus dem Übergang gelangt.
  • Da das Ti/TiN auch an den Seitenwänden vorhanden ist, ist die Grenzfläche zwischen dem Stopfenfüllmaterial (d. h. Polysilizium oder Wolfram) und dem Kontaktiermaterial (z. B. Ti/TiN) vergrößert. Im Vergleich zum Stand der Technik nach Widmann et al. ist die Kontaktfläche zwischen der Silizidierschicht und der TiN-Sperre erheblich erweitert, ebenso wie die Kontaktfläche zwischen der TiN-Sperre und dem Polysilizium- oder Wolfram-Füllmaterial. Diese Struktur ist somit nicht nur einfacher herzustellen, sondern auch in sich zuverlässiger und begrenzt die weitere thermische Verarbeitung nicht auf 400ºC. Es sei darauf hingewiesen, daß beim Ti/TiN-Prozeß im wesentlichen TiSix-Kontaktsilizidierung entsteht, wobei Titan den Übergang kontaktiert.
  • Es ist möglich, die Erfindung in zahlreichen IC-Herstellungsverfahren, wie Silizium-MOS-, CMOS- und Bipolarverfahren, zu verwenden.

Claims (21)

1. stabiler niederohmiger Kontakt an einen Teil eines dotierten Bereichs (10) in einer Silizium-Halbleitersubstratoberfläche, wobei der Kontakt in einem Kontaktloch (16) durch wenigstens eine Isolierschicht (14) auf der Oberfläche des Halbleitersubstrats (12) ausgebildet ist, und wobei der Kontakt aufweist:
- eine über den dotierten Bereich und die Wände des Lochs ausgebildete Sperrschicht (18, 20); und
- einen aus leitendem Material bestehenden Stopfen (24), der in Kontakt mit der Sperrschicht ist und den Rest des Kontaktlochs im wesentlichen ausfüllt;
dadurch gekennzeichnet, daß
- die Sperrschicht (18, 20) eine erste Schicht (18) aus Titan, die als eine in Kontakt mit dem dotierten Bereich stehende Haft- und Kontaktierschicht dient, und eine als Diffundiersperrschicht wirkende zweite Schicht (20) aus einem Material aufweist, das aus der Gruppe gewählt ist, die Wolfram, Molybden, Titan-Wolfram, Titannitrid, Titan-Wolframnitrid, Wolframnitrid, Molybdennitrid, Chrom, Chromoxid und Bornitrid umfaßt; und daß
- der Stopfen aus Wolfram oder Molybden, oder aus Polysilizium, das in situ dotiert ist, besteht.
2. Kontakt nach Anspruch 1, dadurch gekennzeichnet, daß die aus Titan bestehende Haft- und Kontaktierschicht (18) eine Dicke von ungefähr 10 bis 80 Nanometer hat.
3. Kontakt nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Schicht der Sperrschicht (18, 20) im wesentlichen aus Titannitrid gebildet ist, wobei der Rest aus unbedeutenden Verunreinigungen besteht.
4. Kontakt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Schicht der Sperrschicht (18, 20) eine Dicke zwischen 25 und 200 Nanometer aufweist.
5. Kontakt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der aus leitendem Material bestehende Stopfen (24) auf einer auf der zweiten Schicht (20) ausgebildeten zusätzlichen CVD-Wolframsilizidschicht (21) angeordnet ist.
6. Kontakt nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Haft- und Kontaktierschicht (18) und die zweite Schicht (20) den dotierten Bereich (10) vollständig und die Seitenwände des Lochs im wesentlichen vollständig bedecken.
7. Kontakt nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine über der Isolierschicht (14) in Kontakt mit dem Stopfen (24) ausgebildete Metallschicht (26) zur Bildung einer Zwischenverbindung vom Kontakt her.
8. Kontakt nach Anspruch 7, dadurch gekennzeichnet, daß die Metallschicht (26) Aluminium oder eine Aluminiumlegierung enthält.
9. Kontakt nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß sich die Haft- und Kontaktierschicht (18) und die zweite Schicht (20) zwischen der Isolierschicht (14) und der Metallschicht (26) über die Oberfläche der Isolierschicht erstrecken.
10. Kontakt nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das leitende Material des Stopfens (24) Wolfram ist und sich über die Oberfläche der Isolierschicht (14) erstreckt, um eine Zwischenverbindung vom Kontakt her zu bilden.
11. Verfahren zur Herstellung eines stabilen niederohmigen Kontakts in einer integrierten Halbleiterschaltung mit den folgenden Schritten:
(a) Vorsehen eines dotierten Bereichs (10) in einem Halbleitersubstrat (12);
(b) Bilden wenigstens einer Isolierschicht (14) über dem dotierten Bereich und dem umgebenden Substrat;
(c) Bilden eines sich durch die Isolierschicht (14) erstreckenden Kontaktlochs (16) von im wesentlichen gleichmäßiger Größe, derart, daß es mit einer ausgewählten Fläche des dotierten Bereichs zusammenfällt, wobei das Loch durch Wände in der Isolierschicht begrenzt ist;
(d) Bilden einer ersten Haft- und Kontaktierschicht (18) aus Titan, derart, daß sie sich wenigstens über die Wände der Löcher erstreckt und in Kontakt mit dem darunter befindlichen dotierten Bereich (10) befindet;
(e) Bilden einer zweiten Sperrschicht (20) aus einem Material, das aus der Gruppe gewählt ist, die Wolfram, Molybden, Titan-Wolfram, Titannitrid, Titan-Wolframnitrid, Wolframnitrid, Molybdennitrid, Chrom, Chromoxid und Bornitrid umfaßt, mit einer Dicke, die zum Füllen der in Kontakt mit der Haft- und Kontaktierschicht (18) stehenden Kontaktlöcher (16) ausgebildet wird; und
(f) Bilden eines Kontaktstopfens (24) mit einem leitenden Material, der den Rest des Kontaktlochs im wesentlichen ausfüllt und in Kontakt mit der zweiten Sperrschicht (20) ist, wobei das leitende Material Wolfram, Molybden oder Polysilizium ist, das in situ dotiert ist.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die erste Haft- und Kontaktierschicht (18) durch Sputtern von einem Titantarget aus abgelagert wird.
13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die zweite Sperrschicht (20) durch Sputtern, CVD oder reaktives Ausheilen abgelagert wird.
14. Verfahren nach Anspruch 11, 12 oder 13, dadurch gekennzeichnet, daß die erste Haft- und Kontaktierschicht (18), die zweite Sperrschicht (20) und das leitende Material dekkend auf der Isolierschicht (14), einschließlich des Kontaktlochs, abgelagert werden.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß
(a) das leitende Material weggeätzt wird, um die zweite Sperrschicht (20) auf der Isolierschicht (14) freizulegen, wobei jedoch der das Kontaktloch im wesentlichen ausfüllende Stopfen (24) aus leitendem Material belassen wird und dadurch der Kontaktstopfen bestehen bleibt;
(b) eine Metallschicht (26) auf der freigelegten zweiten Sperrschicht (20) und in elektrischem Kontakt mit dem Kontaktstopfen (24) ausgebildet wird; und
(c) die Metallschicht (26) und die darunter befindliche zweite Sperrschicht (20) sowie die erste Haft- und Kontaktierschicht (18) strukturiert und geätzt werden, um Bereiche der Isolierschicht (14) freizulegen, wobei bestimmte Strukturen der Metallschicht (26), die Zwischenverbindungsbereiche bilden, belassen werden.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Metallschicht (26) Aluminium oder eine Legierung aus diesem enthält.
17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das leitende Material Wolfram enthält, und
daß das leitende Material und die darunter befindliche zweite Sperrschicht (20) sowie die Haft- und Kontaktierschicht (18) strukturiert und geätzt werden, um Bereiche der Isolierschicht (14) freizulegen, wobei bestimmte Strukturen des leitenden Materials, der zweiten Sperrschicht (20) und der Haft- und Kontaktierschicht, die einen Zwischenverbindungsbereich bilden, belassen werden, wobei der Zwischenverbindungsbereich das Kontaktloch wenigstens teilweise überlagert.
18. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß Wolfram nur zur Bildung des Kontaktstopfens (24) aus leitendem Material selektiv in dem Kontaktloch abgelagert wird.
19. Verfahren nach Anspruch 15, bei dem ein leitendes Material, das in situ dotiertes Polysilizium oder Wolfram enthält, derart in ausreichender Weise deckend abgelagert wird, daß es das Kontaktloch im wesentlichen vollständig ausfüllt, und anschließend deckend geätzt wird, um den Kontaktstopfen (24) aus leitendem Material in dem Kontaktloch (16) und dieses im wesentlichen ausfüllend zu belassen.
20. Verfahren nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Metallschicht (26) Aluminium oder eine Legierung daraus enthält, das mit einer Dicke von ungefähr 200 bis 1000 Nanometer aufgesputtert ist.
21. Verfahren nach einem der Ansprüche 13 bis 20, dadurch gekennzeichnet, daß der Kontaktstopfen (24), wenn er aus Wolfram besteht, durch eine CVD-Reaktion von WF&sub6; und H&sub2; gebildet wird.
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Families Citing this family (171)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1306072C (en) * 1987-03-30 1992-08-04 John E. Cronin Refractory metal - titanium nitride conductive structures and processes for forming the same
US4963511A (en) * 1987-11-30 1990-10-16 Texas Instruments Incorporated Method of reducing tungsten selectivity to a contact sidewall
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
JPH01309356A (ja) * 1988-06-07 1989-12-13 Mitsubishi Electric Corp 半導体装置の配線構造およびその形成方法
FR2634317A1 (fr) * 1988-07-12 1990-01-19 Philips Nv Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
JPH0296331A (ja) * 1988-09-30 1990-04-09 Texas Instr Japan Ltd 半導体装置及びその製造方法
US5008730A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Contact stud structure for semiconductor devices
US5008216A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Process for improved contact stud structure for semiconductor devices
DE68914080T2 (de) * 1988-10-03 1994-10-20 Ibm Kontaktständerstruktur für Halbleitervorrichtungen.
JP3028519B2 (ja) * 1988-10-25 2000-04-04 日本電気株式会社 半導体集積回路の製造方法
EP0372836A3 (de) * 1988-12-09 1991-07-31 AT&T Corp. Ätzen der Metallisierung einer integrierten Schaltung und resultierende Vorrichtung
JP2821157B2 (ja) * 1989-01-30 1998-11-05 株式会社日立製作所 配線形成方法
US5104826A (en) * 1989-02-02 1992-04-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor integrated circuit device using an electrode wiring structure
JPH0727879B2 (ja) * 1989-03-14 1995-03-29 株式会社東芝 半導体装置の製造方法
US5254872A (en) * 1989-03-14 1993-10-19 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
EP0388563B1 (de) * 1989-03-24 1994-12-14 STMicroelectronics, Inc. Verfahren zum Herstellen eines Kontaktes/VIA
JPH02271633A (ja) * 1989-04-13 1990-11-06 Hitachi Ltd 半導体装置の配線層
US5291058A (en) * 1989-04-19 1994-03-01 Kabushiki Kaisha Toshiba Semiconductor device silicon via fill formed in multiple dielectric layers
US5378652A (en) * 1989-04-19 1995-01-03 Kabushiki Kaisha Toshiba Method of making a through hole in multi-layer insulating films
US5232872A (en) * 1989-05-09 1993-08-03 Fujitsu Limited Method for manufacturing semiconductor device
JP2857170B2 (ja) * 1989-06-19 1999-02-10 松下電子工業株式会社 半導体装置の製造方法
JPH03129738A (ja) * 1989-07-10 1991-06-03 Nec Corp 半導体装置
JPH0793355B2 (ja) * 1989-08-10 1995-10-09 三洋電機株式会社 半導体装置の製造方法
JPH07109829B2 (ja) * 1989-11-20 1995-11-22 三菱電機株式会社 半導体装置の製造方法
US4975386A (en) * 1989-12-22 1990-12-04 Micro Power Systems, Inc. Process enhancement using molybdenum plugs in fabricating integrated circuits
EP1069611A2 (de) * 1990-01-08 2001-01-17 Lsi Logic Corporation Verfahren und Vorrichtung zur Herstellung einer leitfähigen Durchgangsleitung mit einem feuerfesten Metall
JPH03239365A (ja) * 1990-02-17 1991-10-24 Takehide Shirato 半導体装置
US5141897A (en) * 1990-03-23 1992-08-25 At&T Bell Laboratories Method of making integrated circuit interconnection
US5027997A (en) * 1990-04-05 1991-07-02 Hughes Aircraft Company Silicon chip metallization system
US5094981A (en) * 1990-04-17 1992-03-10 North American Philips Corporation, Signetics Div. Technique for manufacturing interconnections for a semiconductor device by annealing layers of titanium and a barrier material above 550° C.
US5268329A (en) * 1990-05-31 1993-12-07 At&T Bell Laboratories Method of fabricating an integrated circuit interconnection
US5164333A (en) * 1990-06-19 1992-11-17 Siemens Aktiengesellschaft Method for manufacturing a multi-layer gate electrode for a mos transistor
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
DE4129654B4 (de) * 1990-09-28 2004-11-25 Siemens Ag Rückseitenkontakt für einen Halbleiterkörper
US5086016A (en) * 1990-10-31 1992-02-04 International Business Machines Corporation Method of making semiconductor device contact including transition metal-compound dopant source
US5238872A (en) * 1990-12-11 1993-08-24 Samsung Semiconductor, Inc. Barrier metal contact architecture
US5225372A (en) * 1990-12-24 1993-07-06 Motorola, Inc. Method of making a semiconductor device having an improved metallization structure
JP2660359B2 (ja) * 1991-01-30 1997-10-08 三菱電機株式会社 半導体装置
US5270254A (en) * 1991-03-27 1993-12-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit metallization with zero contact enclosure requirements and method of making the same
US5243222A (en) * 1991-04-05 1993-09-07 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
US5164330A (en) * 1991-04-17 1992-11-17 Intel Corporation Etchback process for tungsten utilizing a NF3/AR chemistry
JP2811126B2 (ja) * 1991-05-02 1998-10-15 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
JPH06177127A (ja) * 1991-05-30 1994-06-24 Sony Corp 配線形成方法
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
US5208170A (en) * 1991-09-18 1993-05-04 International Business Machines Corporation Method for fabricating bipolar and CMOS devices in integrated circuits using contact metallization for local interconnect and via landing
JPH05243178A (ja) * 1991-10-03 1993-09-21 Hewlett Packard Co <Hp> 半導体集積回路用相互接続体形成方法
JP2655213B2 (ja) * 1991-10-14 1997-09-17 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
KR970009274B1 (ko) * 1991-11-11 1997-06-09 미쓰비시덴키 가부시키가이샤 반도체장치의 도전층접속구조 및 그 제조방법
JPH05198525A (ja) * 1992-01-21 1993-08-06 Sony Corp 配線構造及び配線の形成方法
US5475266A (en) * 1992-02-24 1995-12-12 Texas Instruments Incorporated Structure for microelectronic device incorporating low resistivity straps between conductive regions
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
DE69327600T2 (de) * 1992-02-28 2000-06-21 Stmicroelectronics, Inc. Herstellungsverfahren von Submikronkontakten
US5858868A (en) * 1992-05-08 1999-01-12 Yamaha Corporation Method of manufacturing a laminated wiring structure preventing impurity diffusion therein from N+ and P+ regions in CMOS device with ohmic contact
US5538915A (en) * 1992-06-05 1996-07-23 The Regents Of The University Of California Process for forming synapses in neural networks and resistor therefor
DE69323513T2 (de) * 1992-07-27 1999-08-12 Stmicroelectronics, Inc., Carrollton, Tex. Planaxer Kontakt mit einer Lücke
US5369304A (en) * 1992-08-14 1994-11-29 Motorola, Inc. Conductive diffusion barrier of titanium nitride in ohmic contact with a plurality of doped layers therefor
KR970001883B1 (ko) * 1992-12-30 1997-02-18 삼성전자 주식회사 반도체장치 및 그 제조방법
US5434451A (en) * 1993-01-19 1995-07-18 International Business Machines Corporation Tungsten liner process for simultaneous formation of integral contact studs and interconnect lines
JP3240724B2 (ja) * 1993-02-09 2001-12-25 ソニー株式会社 配線形成方法
US5358901A (en) 1993-03-01 1994-10-25 Motorola, Inc. Process for forming an intermetallic layer
JP3216345B2 (ja) * 1993-04-06 2001-10-09 ソニー株式会社 半導体装置及びその作製方法
KR960015564B1 (ko) * 1993-04-16 1996-11-18 현대전자산업 주식회사 반도체 장치의 금속배선 형성방법
US5616934A (en) * 1993-05-12 1997-04-01 Micron Technology, Inc. Fully planarized thin film transistor (TFT) and process to fabricate same
US5393703A (en) * 1993-11-12 1995-02-28 Motorola, Inc. Process for forming a conductive layer for semiconductor devices
US5585308A (en) * 1993-12-23 1996-12-17 Sgs-Thomson Microelectronics, Inc. Method for improved pre-metal planarization
US6475903B1 (en) * 1993-12-28 2002-11-05 Intel Corporation Copper reflow process
US5604159A (en) 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
US5420072A (en) * 1994-02-04 1995-05-30 Motorola, Inc. Method for forming a conductive interconnect in an integrated circuit
JP3336741B2 (ja) * 1994-05-19 2002-10-21 住友金属工業株式会社 金属薄膜積層セラミックス基板
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
JP3500707B2 (ja) * 1994-06-28 2004-02-23 ソニー株式会社 接続構造の形成方法、及び接続構造の設計方法
JP3337825B2 (ja) * 1994-06-29 2002-10-28 三菱電機株式会社 内部配線を有する半導体装置およびその製造方法
EP0697723A3 (de) * 1994-08-15 1997-04-16 Ibm Verfahren zur Metallisierung einer isolierenden Schicht
JPH10508656A (ja) * 1994-10-11 1998-08-25 ゲレスト インコーポレーテツド コンフオーマルなチタン系フイルムおよびその製造方法
US5565707A (en) * 1994-10-31 1996-10-15 International Business Machines Corporation Interconnect structure using a Al2 Cu for an integrated circuit chip
AU4290396A (en) * 1994-11-30 1996-06-19 Micron Technology, Inc. A method of depositing tungsten nitride using a source gas comprising silicon
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス,インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5600182A (en) * 1995-01-24 1997-02-04 Lsi Logic Corporation Barrier metal technology for tungsten plug interconnection
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5624870A (en) * 1995-03-16 1997-04-29 United Microelectronics Corporation Method of contact planarization
US5484747A (en) * 1995-05-25 1996-01-16 United Microelectronics Corporation Selective metal wiring and plug process
US5686761A (en) * 1995-06-06 1997-11-11 Advanced Micro Devices, Inc. Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology
US6281562B1 (en) * 1995-07-27 2001-08-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device which reduces the minimum distance requirements between active areas
JP3302240B2 (ja) * 1995-11-28 2002-07-15 シャープ株式会社 薄膜トランジスタ及びその製造方法
US6077774A (en) * 1996-03-29 2000-06-20 Texas Instruments Incorporated Method of forming ultra-thin and conformal diffusion barriers encapsulating copper
US5998295A (en) * 1996-04-10 1999-12-07 Altera Corporation Method of forming a rough region on a substrate
US5843839A (en) * 1996-04-29 1998-12-01 Chartered Semiconductor Manufacturing, Ltd. Formation of a metal via using a raised metal plug structure
US5662788A (en) 1996-06-03 1997-09-02 Micron Technology, Inc. Method for forming a metallization layer
US7126195B1 (en) * 1996-06-03 2006-10-24 Micron Technology, Inc. Method for forming a metallization layer
US5891803A (en) * 1996-06-26 1999-04-06 Intel Corporation Rapid reflow of conductive layers by directional sputtering for interconnections in integrated circuits
US5963830A (en) * 1996-08-02 1999-10-05 Mosel Vitelic Incorporated Method of forming a TiN/W barrier layer for a hot Al plug
US5776833A (en) * 1996-09-04 1998-07-07 Mosel Vitelic Inc. Method for forming metal plug
US6001420A (en) 1996-09-23 1999-12-14 Applied Materials, Inc. Semi-selective chemical vapor deposition
KR100221656B1 (ko) * 1996-10-23 1999-09-15 구본준 배선 형성 방법
GB2319533B (en) 1996-11-22 2001-06-06 Trikon Equip Ltd Methods of forming a barrier layer
GB2319532B (en) * 1996-11-22 2001-01-31 Trikon Equip Ltd Method and apparatus for treating a semiconductor wafer
KR100255516B1 (ko) * 1996-11-28 2000-05-01 김영환 반도체 장치의 금속배선 및 그 형성방법
US8982856B2 (en) 1996-12-06 2015-03-17 Ipco, Llc Systems and methods for facilitating wireless network communication, satellite-based wireless network systems, and aircraft-based wireless network systems, and related methods
US7054271B2 (en) 1996-12-06 2006-05-30 Ipco, Llc Wireless network system and method for providing same
US7137550B1 (en) 1997-02-14 2006-11-21 Statsignal Ipc, Llc Transmitter for accessing automated financial transaction machines
US7079810B2 (en) * 1997-02-14 2006-07-18 Statsignal Ipc, Llc System and method for communicating with a remote communication unit via the public switched telephone network (PSTN)
US6233327B1 (en) * 1997-02-14 2001-05-15 Statsignal Systems, Inc. Multi-function general purpose transceiver
US20040222525A1 (en) * 1997-03-14 2004-11-11 Rhodes Howard E. Advanced VLSI metallization
US6262478B1 (en) * 1997-04-08 2001-07-17 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Electronic interconnect structure and method for manufacturing it
US6395629B1 (en) * 1997-04-16 2002-05-28 Stmicroelectronics, Inc. Interconnect method and structure for semiconductor devices
US5976976A (en) * 1997-08-21 1999-11-02 Micron Technology, Inc. Method of forming titanium silicide and titanium by chemical vapor deposition
US5847463A (en) * 1997-08-22 1998-12-08 Micron Technology, Inc. Local interconnect comprising titanium nitride barrier layer
JP2003522826A (ja) 1997-12-02 2003-07-29 ゲレスト インコーポレーテツド ヨードシラン前駆体から形成したけい素ベースフィルムおよびその製作方法
KR100477840B1 (ko) * 1997-12-27 2005-06-29 주식회사 하이닉스반도체 반도체장치의장벽금속막형성방법
US6140234A (en) * 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
US6284316B1 (en) 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6150706A (en) 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US7034353B2 (en) 1998-02-27 2006-04-25 Micron Technology, Inc. Methods for enhancing capacitors having roughened features to increase charge-storage capacity
US6682970B1 (en) * 1998-02-27 2004-01-27 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6100186A (en) 1998-04-14 2000-08-08 Micron Technology, Inc. Method of selectively forming a contact in a contact hole
US6914893B2 (en) 1998-06-22 2005-07-05 Statsignal Ipc, Llc System and method for monitoring and controlling remote devices
US8410931B2 (en) 1998-06-22 2013-04-02 Sipco, Llc Mobile inventory unit monitoring systems and methods
US6914533B2 (en) * 1998-06-22 2005-07-05 Statsignal Ipc Llc System and method for accessing residential monitoring devices
US6437692B1 (en) 1998-06-22 2002-08-20 Statsignal Systems, Inc. System and method for monitoring and controlling remote devices
AU5682399A (en) * 1998-08-21 2000-03-14 Micron Technology, Inc. Field effect transistors, integrated circuitry, methods of forming field effect transistor gates, and methods of forming integrated circuitry
US6245668B1 (en) 1998-09-18 2001-06-12 International Business Machines Corporation Sputtered tungsten diffusion barrier for improved interconnect robustness
US6093642A (en) * 1998-09-23 2000-07-25 Texas Instruments Incorporated Tungsten-nitride for contact barrier application
US6189209B1 (en) * 1998-10-27 2001-02-20 Texas Instruments Incorporated Method for reducing via resistance in small high aspect ratio holes filled using aluminum extrusion
JP2000200838A (ja) * 1998-10-30 2000-07-18 Seiko Epson Corp 半導体記憶装置およびその製造方法
US6268261B1 (en) * 1998-11-03 2001-07-31 International Business Machines Corporation Microprocessor having air as a dielectric and encapsulated lines and process for manufacture
KR20010042649A (ko) * 1999-02-12 2001-05-25 베리 아이클스 텅스텐 질화물의 화학기상증착
US6223432B1 (en) * 1999-03-17 2001-05-01 Micron Technology, Inc. Method of forming dual conductive plugs
US7650425B2 (en) * 1999-03-18 2010-01-19 Sipco, Llc System and method for controlling communication between a host computer and communication devices associated with remote devices in an automated monitoring system
US7263073B2 (en) * 1999-03-18 2007-08-28 Statsignal Ipc, Llc Systems and methods for enabling a mobile user to notify an automated monitoring system of an emergency situation
US6329670B1 (en) * 1999-04-06 2001-12-11 Micron Technology, Inc. Conductive material for integrated circuit fabrication
KR100286349B1 (ko) 1999-04-19 2001-03-15 김영환 반도체 소자의 제조방법
US6268288B1 (en) 1999-04-27 2001-07-31 Tokyo Electron Limited Plasma treated thermal CVD of TaN films from tantalum halide precursors
US6265311B1 (en) 1999-04-27 2001-07-24 Tokyo Electron Limited PECVD of TaN films from tantalum halide precursors
US6413860B1 (en) 1999-04-27 2002-07-02 Tokyo Electron Limited PECVD of Ta films from tanatalum halide precursors
US6410433B1 (en) 1999-04-27 2002-06-25 Tokyo Electron Limited Thermal CVD of TaN films from tantalum halide precursors
US6410432B1 (en) 1999-04-27 2002-06-25 Tokyo Electron Limited CVD of integrated Ta and TaNx films from tantalum halide precursors
US6635939B2 (en) * 1999-08-24 2003-10-21 Micron Technology, Inc. Boron incorporated diffusion barrier material
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
US20010051215A1 (en) * 2000-04-13 2001-12-13 Gelest, Inc. Methods for chemical vapor deposition of titanium-silicon-nitrogen films
US6352924B1 (en) * 2000-06-05 2002-03-05 Taiwan Semiconductor Manufacturing Company Rework method for wafers that trigger WCVD backside alarm
US6688584B2 (en) * 2001-05-16 2004-02-10 Micron Technology, Inc. Compound structure for reduced contact resistance
US7480501B2 (en) * 2001-10-24 2009-01-20 Statsignal Ipc, Llc System and method for transmitting an emergency message over an integrated wireless network
US8489063B2 (en) 2001-10-24 2013-07-16 Sipco, Llc Systems and methods for providing emergency messages to a mobile device
US7424527B2 (en) 2001-10-30 2008-09-09 Sipco, Llc System and method for transmitting pollution information over an integrated wireless network
JP2003152165A (ja) * 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
US6797620B2 (en) * 2002-04-16 2004-09-28 Applied Materials, Inc. Method and apparatus for improved electroplating fill of an aperture
KR100524800B1 (ko) * 2002-09-25 2005-11-02 주식회사 하이닉스반도체 반도체 소자의 이중 도핑 분포를 갖는 콘택플러그 형성 방법
US20050064701A1 (en) * 2003-09-19 2005-03-24 International Business Machines Corporation Formation of low resistance via contacts in interconnect structures
US7756086B2 (en) 2004-03-03 2010-07-13 Sipco, Llc Method for communicating in dual-modes
US8031650B2 (en) 2004-03-03 2011-10-04 Sipco, Llc System and method for monitoring remote devices with a dual-mode wireless communication protocol
US7316962B2 (en) * 2005-01-07 2008-01-08 Infineon Technologies Ag High dielectric constant materials
US20060151845A1 (en) * 2005-01-07 2006-07-13 Shrinivas Govindarajan Method to control interfacial properties for capacitors using a metal flash layer
US20060151822A1 (en) * 2005-01-07 2006-07-13 Shrinivas Govindarajan DRAM with high K dielectric storage capacitor and method of making the same
WO2006081206A1 (en) 2005-01-25 2006-08-03 Sipco, Llc Wireless network protocol systems and methods
US7329599B1 (en) 2005-03-16 2008-02-12 Advanced Micro Devices, Inc. Method for fabricating a semiconductor device
DE102005024945B4 (de) * 2005-05-31 2008-06-26 Infineon Technologies Austria Ag Integrierte Halbleiterschaltungsanordnung sowie Verfahren zu deren Herstellung
DE102007020266B3 (de) * 2007-04-30 2008-11-13 Advanced Micro Devices, Inc., Sunnyvale Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zu ihrer Herstellung
US20080311711A1 (en) * 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
JP2008252113A (ja) * 2008-05-19 2008-10-16 Renesas Technology Corp 半導体装置
US20100075499A1 (en) * 2008-09-19 2010-03-25 Olsen Christopher S Method and apparatus for metal silicide formation
US8637392B2 (en) 2010-02-05 2014-01-28 International Business Machines Corporation Solder interconnect with non-wettable sidewall pillars and methods of manufacture
US9093266B2 (en) 2011-04-11 2015-07-28 Micron Technology, Inc. Forming high aspect ratio isolation structures
US8461043B2 (en) 2011-04-11 2013-06-11 Micron Technology, Inc. Barrier layer for integrated circuit contacts
CN103545275B (zh) * 2012-07-12 2016-02-17 中芯国际集成电路制造(上海)有限公司 硅通孔封装结构及形成方法
DE102016104788B4 (de) 2016-03-15 2019-06-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Metalladhäsions- und Barrierestruktur und Verfahren zum Herstellen einer Halbleitervorrichtung
US10971366B2 (en) 2018-07-06 2021-04-06 Applied Materials, Inc. Methods for silicide deposition

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3314879A1 (de) * 1983-04-25 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen
JPS59210656A (ja) * 1983-05-16 1984-11-29 Fujitsu Ltd 半導体装置
US4629635A (en) * 1984-03-16 1986-12-16 Genus, Inc. Process for depositing a low resistivity tungsten silicon composite film on a substrate
FR2563048B1 (fr) * 1984-04-13 1986-05-30 Efcis Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre
US4640004A (en) * 1984-04-13 1987-02-03 Fairchild Camera & Instrument Corp. Method and structure for inhibiting dopant out-diffusion
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
JPH069199B2 (ja) * 1984-07-18 1994-02-02 株式会社日立製作所 配線構造体およびその製造方法
JPS6135517A (ja) * 1984-07-27 1986-02-20 Toshiba Corp 半導体装置の形成方法
JPS61142739A (ja) * 1984-12-17 1986-06-30 Toshiba Corp 半導体装置の製造方法
JPS61144872A (ja) * 1984-12-19 1986-07-02 Toshiba Corp 半導体装置
JPS61156872A (ja) * 1984-12-28 1986-07-16 Fujitsu Ltd 半導体装置
JPS61174767A (ja) * 1985-01-30 1986-08-06 Nec Corp 半導体素子電極
JPS61248442A (ja) * 1985-04-26 1986-11-05 Hitachi Ltd 半導体素子用微細電極配線
JPS6232611A (ja) * 1985-08-05 1987-02-12 Mitsubishi Electric Corp 自己整合型埋込み電極コンタクトの製造方法

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Publication number Publication date
ATE110495T1 (de) 1994-09-15
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