DE4109046C2

DE4109046C2 -

Info

Publication number: DE4109046C2
Application number: DE19914109046
Authority: DE
Inventors: Georg Dipl.-Ing. 1000 Berlin De Steinbach
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Alstom Power Conversion GmbH
Priority date: 1990-04-03
Filing date: 1991-03-15
Publication date: 1993-04-15
Also published as: DE4109046A1

Description

Die Erfindung geht aus von einem digitalen PLL-Schaltkreis, wie er im Oberbegriff des Anspruches 1 näher definiert ist. Ein solcher PLL-Schaltkreis ist durch die DE 23 47 839 B2 bekannt.

PLL (Phase Locked Loop)-Schaltkreise oder Nachlaufsynchronisations- Schaltkreise dienen zum Beispiel der Aussteuerung von Thyristorbrüc ken und sind in analoger Technik hinreichend bekannt. Als Standard baustein erhältlich ist zum Beispiel der PLL-Schaltkreis SN 74 297 von Texas Instruments oder MC 14 046 Motorola. In einem solchen PLL- Schaltkreis werden mittels eines Phasendetektors die Flanken eines Eingangs-Rechtecksignals mit denen eines erzeugten, über einen Fre quenzteiler heruntergeteilten Ausgangssignals verglichen. Der Ausgang des Phasendetektors beeinflußt Mittel zur Frequenz- und Phasensyn chronisierung des Ausgangssignals, normalerweise einen spannungs gesteuerten Oszillator (VCO), der über einen RC-Glied (Tiefpaß) ge steuert wird. Ein solcher PLL-Schaltkreis achtet nicht nur auf Fre quenzgleichheit, sondern auch auf Flankensynchronizität. Für eine Er höhung der Ausgangsfrequenz wird die erforderliche Rückkopplung über einen entsprechend abgestuften Frequenzteiler vorgenommen.

Der Nachteil der analogen PLL-Schaltkreise ist durch die niedrige maximale Ausgangsfrequenz sowie die durch die Leckströme am Tief paßkondensator verursachte Instabilität gegeben.

Der eingangs angegebene digitale PLL-Schaltkreis weist diese Nach teile nicht auf. Jedoch hat dieser bekannte Schaltkreis wegen seines ausschließlich integrierenden Verhaltens verhältnismäßig lange Anregelzeiten.

Der Erfindung liegt die Aufgabe zugrunde, einen Schaltkreis der eingangs genannten Art anzugeben, der diese langen Anregelzeiten nicht mehr aufweist.

Diese Aufgabe wird gemäß der Erfindung durch die im Anspruch 1 ge kennzeichneten Merkmale gelöst.

Vorteilhafterweise hat ein derart ausgebildeter Schaltkreis neben dem integralen Verhalten noch ein proportionales Verhalten, das eine schnelle Reaktion auf Frequenz- oder Synchronisitätsänderungen des Eingangssignals bewirkt.

Vorteilhafte Ausgestaltungen des PLL-Schaltkreises nach der Erfin dung sind in den übrigen Ansprüchen gekennzeichnet.

Anhand eines schematischen Ausführungsbeispieles wird die Erfindung im Nachstehenden erläutert.

Fig. 1 zeigt einen digitalen PLL-Schaltkreis, bei dem ein Eingangs signal f_ein einem Phasendetektor 1 zugeführt wird, der das Eingangs signal mit der Frequenz f_ein mit einem von einem Frequenzteiler 2 stammenden rückgekoppelten Signal der Frequenz f_o vergleicht. f_o ist ein Bruchteil der Frequenz des Ausgangssignals f_aus. Während der Zeitdifferenz zwischen den einzelnen Flanken (z. B. ansteigenden Flanke) der Signale f_ein und f_o gibt der Phasendetektor 1 entweder ein Signal an seinem Ausgang Plus oder ein Signal an seinem Ausgang Minus ab, jenachdem welche Flanke der beiden genannten Signale als erste geortet wurde. Ist ein Signal am Plus-Ausgang oder Minus-Ausgang vorhanden, wird ein Digitalzähler 3, ein Vor- und Rückwärtszähler, der den I-Anteil eines PI-Reglers darstellt, über einen weiteren Frequenz teiler 4, der der Integrationskonstante entspricht, so lange getrig gert, bis die beiden Signale f_ein und f_o gleich sind. Das Trigger signal wird über den Clock-Eingang (CLK) zugeführt. Ist z. B. ein Signal am Ausgang Plus vorhanden, zählt der Digitalzähler 3, z. B. ein Binärzähler, vorwärts, bei einem Signal Minus rückwärts. Der Phasen detektor 1 synchronisiert außerdem den weiteren Frequenzteiler 4 so, daß bei einem Erscheinen eines Plus- oder Minus-Signals ein erster Triggerimpuls sofort abgegeben wird. An den Eingang des weiteren Fre quenzteilers 4 ist ein Impulsgenerator 5 - z. B. ein 6 MHz-Quarzoszil lator - angeschlossen. Die Impulse des Impulsgenerators 5 werden im übrigen einem Impulsverteiler 6 zugeführt, der die Impulse P_o bis P_m hintereinander periodisch abgibt, wobei von den verteilten Impulsen zwei Gruppen P_a und P_b gebildet sind. Ein Beispiel von Ausgangsimpul sen P_a und P_b des Impulsverteilers 6 ist in Fig. 2 dargestellt. Die Impulsgruppe P_a ist dabei durch die Folge P_o bis P_k der Impulse P_g des Impulsgenerators 5 und die Impulsgruppe P_b ist dabei durch die an schließende Folge P_k+1 bis P_m der Impulse P_g des Impulsgenerators 5 gebildet. Im gezeigten Beispiel ist P_k=0, P_k+1=1 und P_m=3.

Die durch ein erstes ODER-Gatter 8 verknüpfte Impulsgruppe P_a triggert einen Binärratenmultiplizierer 7, wie er z. B. durch einen Baustein SN 7 497 von Texas Instruments erhältlich ist. Wieviele Impulse P_c von der Impulsgruppe P_a der Binärratenmultiplizierer 7 durchläßt, hängt dabei von der binären Zahl Q_o...Q_n ab, die den Zählerstand des Digitalzählers 3 wiedergibt.

Für die durchschnittliche Frequenz an lmpulsen P_c gilt
= · Q/2ⁿ

wo

O Q < 2ⁿ, Q = (Q_n, Q_n-1 . . .Q₀)

und n + 1 die Anzahl der binären Stufen des Digitalzählers 3 ist. Be zugnehmend auf das Beispiel in Fig. 2 kann sich die mittlere Frequenz der Impulse P_d durch die Vorgabe von Q, eventuell auch durch die Stel lung des elektronischen SchaIters 9, zwischen 75% um 100% der Fre quenz P_g bewegen.

Der Ausgang des Binärratenmultiplizierers 7 mit seiner Impulsfolge P_c wird über einen Schalter 9 an ein Verknüpfungsglied 10 geführt, das die Impuls folge P_c mit den lmpulsen P_k+1... P_m der über ein zweites ODER-Gatter 11 zusammengefaßten Impulsgruppe P_b zu Impulsen P_d eines Ausgangssi gnals f_aus verknüpft. Das Ausgangssignal f_aus ist einerseits am Aus gang A abnehmbar und andererseits steht es über einen Frequenzteiler 2 heruntergeteilt als rückkoppelndes Signal f_o am Istwerteingang des Phasendetektors 1 an. Prinzipiell kann der PLL-Schaltkreis auch ohne Schalter 9 funktionieren. Jedoch durch diesen Schalter, der den P- Anteil des vorerwähnten PI-Reglers verkörpert, wird die Funktions weise erst erfindungswesentlich verbessert. Ersichtlich hat der Schal ter 9 (Proportional-Teil des Reglers) drei Schaltstellungen, die von den Plus-/Minus-Signalen an den Ausgängen von Phasendetektor 1 ange steuert werden. Dabei werden die mit Plus oder Minus bezeichneten Schaltstellungen des Schalters bei Plus- bzw. Minus-Signal angesteu ert. Wenn keine Phasenabweichung vorhanden ist, d. h. der Phasendetek tor 1 kein Signal am Plus- oder Minus-Ausgang führt, nimmt der Schal ter 9 die mittlere durchgeschaltete Schaltstellung ein. Er schaltet damit die Impulsfolge P_c vom Binärratenmultiplizierer 7 durch zum Verknüpfungs glied 10. Dann ist die Anzahl der Ausgangsimpulse P_d in einem Zeit intervall durch die Addition der Impulsgruppe P_b und der Impuls folge P_c vorgegeben.

P_d = P_b + P_c.

Während des Plus-Signals, d. h. die Eingangsfrequenz f_ein hat sich z. B. erhöht, ist Schalter 9 auf Schaltstellung Plus, d. h. der BRM-Baustein 7 ist abgeschaltet und statt der Impulsfolge P_c gelangt über eine Überbrückungsleitung 12, die den Binärratenmultiplizierer 7 umgeht, die Impuls gruppe P_a direkt auf das Verknüpfungsglied 10. Im allgemeinen wird die Anzahl der Ausgangsimpulse P_d für den gleichen Zeitintervall damit größer.

P_d = P_a + P_b.

Während des Minus-Signales, d. h. die Eingangsfrequenz f_ein hat sich erniedrigt, werden der Binärratenmultiplizierer 7 und die Überbrückungsleitung 12 abgeschaltet, so daß in dem gleichen Zeitintervall P_d=P_b wird.

Durch diese Anordnung reagiert der Schaltkreis, unabhängig vom sehr genauen, jedoch relativ trägen Digitalzähler 3 (Integrations-Teil des Reglers), schnell auf Frequenz- oder Synchronizitätsänderungen des Eingangssignals f_ein.

Claims

1. Digitaler PLL-Schaltkreis, mit einem Phasendetektor, der die Flanken eines Rechteck-Eingangssignals mit denen eines über einen Frequenz teiler heruntergeteilten Ausgangssignals vergleicht und über seinen Ausgang Mittel zur Frequenz- und Phasensynchronisierung des Ausgangs signals ansteuert und der zwei Ausgänge (Plus, Minus) aufweist, die je nach Phasenlage der zu vergleichenden Signale die Zählrichtung eines nachgeschalteten Digitalzählers (3) bestimmen, dessen Zählsignale (Q_o ... Q_n) einen Binärratenmultiplizierer (7) steuern, der eine dem Zählergebnis entsprechende Impulsfolge (P_c) von an seinem Eingang anstehenden Impulsen einer Impulsgruppe (P_a) abgibt, gekennzeichnet durch folgende Merkmale:

a) Die Impulsgruppe (P_a) ist mit einer weiteren Impulsgruppe (P_b) einem Impulsverteiler (6) entnehmbar, der an einem Impulsgenerator (5) angeschlossen ist; die Impulsgruppe (P_a) durch eine erste Folge P_o bis P_k der vom Impulsgenerator (5) abgegebenen Impulse (P_g) und die weitere Impulsgruppe (P_b) ist durch eine anschließende, zweite Folge P_k+1 bis P_m der vom Impulsgenerator (5) abgegebenen Impulse (P_g) gebildet.
b) Die weitere Impulsgruppe (P_b) des Impulsverteilers (6) wird zusam men mit der dem Binärratenmultiplizierer (7) entnehmbaren Impuls folge (P_c) an die Eingänge eines Verknüpfungsgliedes (10) gelegt und steht anschließend als Ausgangssignal (f_aus) am Ausgang (A) und über den Frequenzteiler (2) heruntergeteilt als rückgekoppeltes Signal (f_o) am Istwerteingang des Phasendetektors (1) an.
c) Zwischen dem Binärratenmultiplizierer (7) und dem Verknüpfungs glied (10) ist ein über die Ausgänge (Plus, Minus) des Phasendetek tors (1) steuerbarer bzw. umschaltbarer Schalter (9) vorgesehen, der wahlweise die Impulsfolge am Ausgang des Binärratenmulti plizierers (7) (Schaltstellung Mitte) oder direkt die Impulsgruppe (P_a) am Eingang des Binärratenmultiplizierers (7) (Schaltstellung Plus) mit dem Verknüpfungsglied (10) verbindet oder beides ganz abschaltet (Schaltstellung Minus).

2. Digitaler PLL-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Impulse der einen Impulsgruppe (P_a) des Impulsverteilers (6) über ein erstes ODER-Gatter (8) zusammengefaßt sind, dessen Ausgang einerseits mit dem Eingang des Binärratenmultiplizierers (7) und an dererseits direkt mit dem Schalter (9) (bei Schaltstellung Plus) verbunden ist.

3. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Impulse der weiteren Impulsgruppe (P_b) des Impulsverteilers (6) über ein zweites ODER-Gatter (11) zusammengefaßt sind, dessen Ausgang direkt mit dem Verknüpfungsglied (10) verbunden ist.

4. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als Verknüpfungsglied (10) ein ODER-Glied vorgesehen ist.

5. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Impulsgenerator (5) über einen weiteren änderbaren Frequenz teiler (4) an den Clock-Eingang (CLK) des Digitalzählers (3) ange schlossen ist.