DE4109046A1 - Digitaler pll-schaltkreis - Google Patents
Digitaler pll-schaltkreisInfo
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Die Erfindung bezieht sich auf einen digitalen PLL-Schaltkreis, wie
er im Oberbegriff des Anspruches 1 näher definiert ist.
Ein solcher
PLL-Schaltkreis ist durch die DE 23 47 839 B2 bekannt.
PLL (Phase Locked Loop)-Schaltkreise oder Nachlaufsynchronisations-
Schaltkreise dienen zum Beispiel der Aussteuerung von Thyristorbrük
ken und sind in analoger Technik hinreichend bekannt. Als Standard
baustein erhältlich ist zum Beispiel der PLL-Schaltkreis SN 74 297
von Texas Instruments oder MC 14 046 Motorola. In einem solchen PLL-
Schaltkreis werden mittels eines Phasendetektors die Flanken eines
Eingangs-Rechtecksignals mit denen eines erzeugten, über einen Fre
quenzteiler heruntergeteilten Ausgangssignals verglichen. Der Ausgang
des Phasendetektors beeinflußt Mittel zur Frequenz- und Phasensyn
chronisierung des Ausgangssignals, normalerweise einen spannungs
gesteuerten Oszillator (VCO), der über einen RC-Glied (Tiefpaß) ge
steuert wird. Ein solcher PLL-Schaltkreis achtet nicht nur auf Fre
quenzgleichheit, sondern auch auf Flankensynchronizität. Für eine Er
höhung der Ausgangsfrequenz wird die erforderliche Rückkopplung über
einen entsprechend abgestuften Frequenzteiler vorgenommen.
Der Nachteil der analogen PLL-Schaltkreise ist durch die niedrige
maximale Ausgangsfrequenz sowie die durch die Leckströme am Tief
paßkondensator verursachte Instabilität gegeben.
Der eingangs angegebene digitale PLL-Schaltkreis weist diese Nach
teile nicht auf. Jedoch hat dieser bekannte Schaltkreis wegen
seines ausschließlich integrierenden Verhaltens verhältnismäßig
lange Anregelzeiten.
Der Erfindung liegt die Aufgabe zugrunde, einen Schaltkreis der
eingangs genannten Art anzugeben, der diese langen Anregelzeiten
nicht mehr aufweist.
Diese Aufgabe wird gemäß der Erfindung durch die im Anspruch 1 ge
kennzeichneten Merkmale gelöst.
Vorteilhafterweise hat ein derart ausgebildeter Schaltkreis neben
dem integralen Verhalten noch ein proportionales Verhalten, das eine
schnelle Reaktion auf Frequenz- oder Synchronisitätsänderungen des
Eingangssignals bewirkt.
Vorteilhafte Ausgestaltungen des PLL-Schaltkreises nach der Erfin
dung sind in den übrigen Ansprüchen gekennzeichnet.
Anhand eines schematischen Ausführungsbeispieles wird die Erfindung
im Nachstehenden erläutert.
Fig. 1 zeigt einen digitalen PLL-Schaltkreis, bei dem ein Eingangs
signal fein einem Phasendetektor 1 zugeführt wird, der das Eingangs
signal mit der Frequenz fein mit einem von einem Frequenzteiler 2
stammenden rückgekoppelten Signal der Frequenz fo vergleicht. fo ist
ein Bruchteil der Frequenz des Ausgangssignals faus. Während der
Zeitdifferenz zwischen den einzelnen Flanken (z. B. ansteigenden
Flanke) der Signale fein und fo gibt der Phasendetektor 1 entweder
ein Signal an seinem Ausgang Plus oder ein Signal an seinem Ausgang
Minus ab, jenachdem welche Flanke der beiden genannten Signale als
erste geortet wurde. Ist ein Signal am Plus-Ausgang oder Minus-Ausgang
vorhanden, wird ein Digitalzähler 3, ein Vor- und Rückwärtszähler, der
den I-Anteil eines PI-Reglers darstellt, über einen weiteren Frequenz
teiler 4, der der Integrationskonstante entspricht, so lange getrig
gert, bis die beiden Signale fein und fo gleich sind. Das Trigger
signal wird über den Clock-Eingang (CLK) zugeführt. Ist z. B. ein
Signal am Ausgang Plus vorhanden, zählt der Digitalzähler 3, z. B. ein
Binärzähler, vorwärts, bei einem Signal Minus rückwärts. Der Phasen
detektor 1 synchronisiert außerdem den weiteren Frequenzteiler 4 so,
daß bei einem Erscheinen eines Plus- oder Minus-Signals ein erster
Triggerimpuls sofort abgegeben wird. An den Eingang des weiteren Fre
quenzteilers 4 ist ein Impulsgenerator 5 - z. B. ein 6 MHz-Quarzoszil
lator - angeschlossen. Die Impulse des Impulsgenerators 5 werden im
übrigen einem Impulsverteiler 6 zugeführt, der die Impulse Po bis Pm
hintereinander periodisch abgibt, wobei von den verteilten Impulsen
zwei Gruppen Pa und Pb gebildet sind. Ein Beispiel von Ausgangsimpul
sen Pa und Pb des Impulsverteilers 6 ist in Fig. 2 dargestellt. Die
Impulsgruppe Pa ist dabei durch die Folge Po bis Pk der Impulse Pg des
Impulsgenerators 5 und die Impulsgruppe Pb ist dabei durch die an
schließende Folge Pk+1 bis Pm der Impulse Pg des Impulsgenerators 5
gebildet. Im gezeigten Beispiel ist Pk=0, Pk+1=1 und Pm=3.
Die durch ein erstes ODER-Gatter 8 verknüpfte Impulsgruppe Pa triggert
einen BRM-Baustein 7 (Binary Rate Multiplier, bzw. binärer Frequenz
multiplizierer), wie er z. B. durch einen Baustein SN 7 497 von Texas
Instruments erhältlich ist. Wieviele Impulse Pc von der Impulsgruppe Pa
der BRM-Baustein 7 durchläßt, hängt dabei von der binären Zahl
Qo...Qn ab, die den Zählerstand des Digitalzählers 3 wiedergibt.
Für die durchschnittliche Frequenz an lmpulsen Pc gilt
= · Q/2n
= · Q/2n
wo
O Q < 2n, Q = (Qn, Qn-1 . . .Q₀
und n + 1 die Anzahl der binären Stufen des Digitalzählers 3 ist. Be
zugnehmend auf das Beispiel in Fig. 2 kann sich die mittlere Frequenz
der Impulse Pd durch die Vorgabe von Q, eventuell auch durch die Stel
lung des elektronischen SchaIters 9, zwischen 75% um 100% der Fre
quenz Pg bewegen.
Der Ausgang des BRM-Bausteins 7 mit seiner Impulsfolge Pc wird über
einen Schalter 9 an ein Verknüpfungsglied 10 geführt, das die Impuls
folge Pc mit den lmpulsen Pk+1... Pm der über ein zweites ODER-Gatter
11 zusammengefaßten Impulsgruppe Pb zu Impulsen Pd eines Ausgangssi
gnals faus verknüpft. Das Ausgangssignals faus ist einerseits am Aus
gang A abnehmbar und andererseits steht es über einen Frequenzteiler 2
heruntergeteilt als rückkoppelndes Signal fo am Istwerteingang des
Phasendetektors 1 an. Prinzipiell kann der PLL-Schaltkreis auch
ohne Schalter 9 funktionieren. Jedoch durch diesen Schalter, der den P-
Anteil des vorerwähnten PI-Reglers verkörpert, wird die Funktions
weise erst erfindungswesentlich verbessert. Ersichtlich hat der Schal
ter 9 (Proportional-Teil des Reglers), drei Schaltstellungen, die von
den Plus-/Minus-Signalen an den Ausgängen von Phasendetektor 1 ange
steuert werden. Dabei werden die mit Plus oder Minus bezeichneten
Schaltstellungen des Schalters bei Plus- bzw. Minus-Signal angesteu
ert. Wenn keine Phasenabweichung vorhanden ist, d. h. der Phasendetek
tor 1 kein Signal am Plus- oder Minus-Ausgang führt, nimmt der Schal
ter 9 die mittlere durchgeschaltete Schaltstellung ein. Er schaltet
damit die Impulsfolge Pc vom BRM-Baustein 7 durch zum Verknüpfungs
glied 10. Dann ist die Anzahl der Ausgangsimpulse Pd in einem Zeit
intervall durch die Addition der Impulsgruppe Pb und der Impuls
folge Pc vorgegeben.
Pd = Pb + Pc.
Während des Plus-Signals, d. h. die Eingangsfrequenz fein hat sich z. B.
erhöht, ist Schalter 9 auf Schaltstellung Plus, d. h. der BRM-Baustein
7 ist abgeschaltet und statt der Impulsfolge Pc gelangt über eine
Überbrückungsleitung 12, die den BRM-Baustein 7 umgeht, die Impuls
gruppe Pa direkt auf das Verknüpfungsglied 10. Im allgemeinen wird
die Anzahl der Ausgangsimpulse Pd für den gleichen Zeitintervall damit
größer.
Pd = Pa + Pb.
Während des Minus-Signales, d. h. die Eingangsfrequenz fein hat sich
erniedrigt, werden der BRM-Baustein 7 und die Überbrückungsleitung 12
abgeschaltet, so daß in dem gleichen Zeitintervall Pd=Pb wird.
Durch diese Anordnung reagiert der Schaltkreis, unabhängig vom sehr
genauen, jedoch relativ trägen Digitalzähler 3 (Integrations-Teil
des Reglers), schnell auf Frequenz- oder Synchronizitätsänderungen
des Eingangssignals fein.
Claims (5)
1. Digitaler PLL-Schaltkreis, mit einem Phasendetektor, der die
Flanken eines Rechteck-Eingangssignals mit denen eines erzeugten,
über einen Frequenzteiler heruntergeteilten Ausgangssignals ver
gleicht und über seinen Ausgang Mittel zur Frequenz- und Phasen
synchronisierung des Ausgangssignals ansteuert, wo ein Phasen
detektor (1) zwei Ausgänge (Plus, Minus) aufweist, die je nach
Phasenlage der zu vergleichenden Signale die Zählrichtung eines
nachgeschalteten Digitalzählers (3) bestimmen, und die Zählsi
gnale (Qo... Qn) des Digitalzählers (3) einen BRM-Baustein (7)
steuern, der eine dem Zählergebnis entsprechende Impulsfolge (Pc)
von an seinem Eingang anstehenden Impulsen einer Impulsgruppe (Pa)
abgibt,
gekennzeichnet durch folgende Merkmale:
- a) Die Impulsgruppe (Pa) ist mit einer weiteren Impuls gruppe (Pb) einem Impulsverteiler (6) entnehmbar, der an einen Impulsgenerator (5) angeschlossen ist, wobei jeweils die Impulsgruppe (Pa) durch eine erste Folge Po bis Pk der vom Impulsgenerator (5) abgegebenen Impul se (Pg) und die weitere Impulsgruppe (Pb) durch eine an schließende, zweite Folge Pk+1 bis Pm der vom Impulsge nerator (5) abgegebenen Impulse (Pg) gebildet sind.
- b) Die weitere Impulsgruppe (Pb) des Impulsverteilers (6) ist mit der dem BRM-Baustein (7) entnehmbaren Impuls folge (Pc) auf ein Verknüpfungsglied (10) schaltbar und steht anschließend als Ausgangssignal (faus) am Aus gang (A) und über den Frequenzteiler (2) herunterge teilt als rückkoppelndes Signal (fo) am Istwerteingang des Phasendetektors (1) an.
- c) Zwischen BRM-Baustein (7) und dem Verknüpfungsglied (10) ist ein über die Ausgänge (Plus, Minus) des Phasendetek tors (1) steuerbarer bzw. umschaltbarer Schalter (9) vorgesehen, der wahlweise die Impulsfolge am Ausgang des BRM-Bausteins (7) (Schaltstellung Mitte) oder direkt die Impulsgruppe (Pa) am Eingang des BRM-Bau steins (7) (Schaltstellung Plus) mit dem Verknüpfungs glied (10) verbindet oder beides ganz abschaltet (Schaltstellung Minus).
2. Digitaler PLL-Schaltkreis nach Anspruch 1,
dadurch gekennzeichnet,
daß die Impulse der einen Impulsgruppe (Pa) des Impulsvertei-
Iers (6) über ein erstes ODER-Gatter (8) zusammengefaßt sind,
dessen Ausgang einerseits mit dem Eingang des BRM-Bausteins (7)
und andererseits direkt mit dem Schalter (9) (bei Schalt
stellung Plus) verbunden ist.
3. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet,
daß die Impulse der weiteren Impulsgruppe (Pb) des Impulsver
teilers (6) über ein zweites ODER-Gatter (11) zusammengefaßt
sind, dessen Ausgang direkt mit dem Verknüpfungsglied (10)
verbunden ist.
4. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß als Verknüpfungsglied (10) ein ODER-Glied vorgesehen ist.
5. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
daß der Impulsgenerator (5) über einen weiteren änderbaren
Frequenzteiler (4) an den Clock-Eingang (CLK) des Digital
zählers (3) angeschlossen ist.
Priority Applications (1)
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Applications Claiming Priority (2)
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Publications (2)
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Family
ID=25891938
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Country Status (1)
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DE (1) | DE4109046A1 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19653129C2 (de) * | 1996-12-19 | 1999-01-28 | Siemens Ag | Verfahren zum Erzeugen eines Ansteuersignals für einen spannungsgesteuerten Oszillator in einem Phasenregelkreis |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US3886459A (en) * | 1973-08-07 | 1975-05-27 | Usm Corp | Digital pulse rate ramping circuits |
DE2347839B2 (de) * | 1973-09-22 | 1977-05-05 | Robert Bosch Gmbh, 7000 Stuttgart | Phasenregelkreis |
US4166249A (en) * | 1978-02-15 | 1979-08-28 | Honeywell Inc. | Digital frequency-lock circuit |
US4418318A (en) * | 1981-03-10 | 1983-11-29 | Frederick Electronics Corporation | Digital phase-locked loop circuit |
-
1991
- 1991-03-15 DE DE19914109046 patent/DE4109046A1/de active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
DE4109046C2 (de) | 1993-04-15 |
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Legal Events
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