DE4109046C2 - - Google Patents

Description

Die Erfindung geht aus von einem digitalen PLL-Schaltkreis, wie er im Oberbegriff des Anspruches 1 näher definiert ist. Ein solcher PLL-Schaltkreis ist durch die DE 23 47 839 B2 bekannt.The invention is based on a digital PLL circuit, such as it is defined in the preamble of claim 1. Such a PLL circuit is known from DE 23 47 839 B2.

PLL (Phase Locked Loop)-Schaltkreise oder Nachlaufsynchronisations- Schaltkreise dienen zum Beispiel der Aussteuerung von Thyristorbrüc­ ken und sind in analoger Technik hinreichend bekannt. Als Standard­ baustein erhältlich ist zum Beispiel der PLL-Schaltkreis SN 74 297 von Texas Instruments oder MC 14 046 Motorola. In einem solchen PLL- Schaltkreis werden mittels eines Phasendetektors die Flanken eines Eingangs-Rechtecksignals mit denen eines erzeugten, über einen Fre­ quenzteiler heruntergeteilten Ausgangssignals verglichen. Der Ausgang des Phasendetektors beeinflußt Mittel zur Frequenz- und Phasensyn­ chronisierung des Ausgangssignals, normalerweise einen spannungs­ gesteuerten Oszillator (VCO), der über einen RC-Glied (Tiefpaß) ge­ steuert wird. Ein solcher PLL-Schaltkreis achtet nicht nur auf Fre­ quenzgleichheit, sondern auch auf Flankensynchronizität. Für eine Er­ höhung der Ausgangsfrequenz wird die erforderliche Rückkopplung über einen entsprechend abgestuften Frequenzteiler vorgenommen.PLL (Phase Locked Loop) circuits or tracking synchronization Circuits are used, for example, to control thyristor bridges ken and are well known in analog technology. As standard For example, the PL 74 SN 74 297 PLL circuit is available from Texas Instruments or MC 14 046 Motorola. In such a PLL Circuit are the edges of a phase detector Input square wave signal with that of one generated via a Fre compared dividing output signal divided. The exit of the phase detector influences means for frequency and phase syn Chronization of the output signal, usually a voltage controlled oscillator (VCO), which ge via an RC element (low pass) is controlled. Such a PLL circuit not only pays attention to Fre equality, but also on edge synchronicity. For a he Increasing the output frequency is the required feedback made a correspondingly graduated frequency divider.

Der Nachteil der analogen PLL-Schaltkreise ist durch die niedrige maximale Ausgangsfrequenz sowie die durch die Leckströme am Tief­ paßkondensator verursachte Instabilität gegeben.The disadvantage of the analog PLL circuits is the low  maximum output frequency as well as the leakage currents at the low pass capacitor caused instability.

Der eingangs angegebene digitale PLL-Schaltkreis weist diese Nach­ teile nicht auf. Jedoch hat dieser bekannte Schaltkreis wegen seines ausschließlich integrierenden Verhaltens verhältnismäßig lange Anregelzeiten.The digital PLL circuit specified at the beginning detects this do not split. However, due to this known circuit proportionate to its exclusively integrative behavior long rise times.

Der Erfindung liegt die Aufgabe zugrunde, einen Schaltkreis der eingangs genannten Art anzugeben, der diese langen Anregelzeiten nicht mehr aufweist.The invention has for its object a circuit Specify the type mentioned above, the long rise times no longer has.

Diese Aufgabe wird gemäß der Erfindung durch die im Anspruch 1 ge­ kennzeichneten Merkmale gelöst.This object is achieved according to the invention by the ge in claim 1 identified features solved.

Vorteilhafterweise hat ein derart ausgebildeter Schaltkreis neben dem integralen Verhalten noch ein proportionales Verhalten, das eine schnelle Reaktion auf Frequenz- oder Synchronisitätsänderungen des Eingangssignals bewirkt.A circuit designed in this way advantageously has in addition to the integral behavior is still a proportional behavior, the one quick response to frequency or synchronicity changes of the Input signal causes.

Vorteilhafte Ausgestaltungen des PLL-Schaltkreises nach der Erfin­ dung sind in den übrigen Ansprüchen gekennzeichnet.Advantageous embodiments of the PLL circuit according to the invention dung are characterized in the remaining claims.

Anhand eines schematischen Ausführungsbeispieles wird die Erfindung im Nachstehenden erläutert.The invention is based on a schematic exemplary embodiment explained below.

Fig. 1 zeigt einen digitalen PLL-Schaltkreis, bei dem ein Eingangs­ signal f_ein einem Phasendetektor 1 zugeführt wird, der das Eingangs­ signal mit der Frequenz f_ein mit einem von einem Frequenzteiler 2 stammenden rückgekoppelten Signal der Frequenz f_o vergleicht. f_o ist ein Bruchteil der Frequenz des Ausgangssignals f_aus. Während der Zeitdifferenz zwischen den einzelnen Flanken (z. B. ansteigenden Flanke) der Signale f_ein und f_o gibt der Phasendetektor 1 entweder ein Signal an seinem Ausgang Plus oder ein Signal an seinem Ausgang Minus ab, jenachdem welche Flanke der beiden genannten Signale als erste geortet wurde. Ist ein Signal am Plus-Ausgang oder Minus-Ausgang vorhanden, wird ein Digitalzähler 3, ein Vor- und Rückwärtszähler, der den I-Anteil eines PI-Reglers darstellt, über einen weiteren Frequenz­ teiler 4, der der Integrationskonstante entspricht, so lange getrig­ gert, bis die beiden Signale f_ein und f_o gleich sind. Das Trigger­ signal wird über den Clock-Eingang (CLK) zugeführt. Ist z. B. ein Signal am Ausgang Plus vorhanden, zählt der Digitalzähler 3, z. B. ein Binärzähler, vorwärts, bei einem Signal Minus rückwärts. Der Phasen­ detektor 1 synchronisiert außerdem den weiteren Frequenzteiler 4 so, daß bei einem Erscheinen eines Plus- oder Minus-Signals ein erster Triggerimpuls sofort abgegeben wird. An den Eingang des weiteren Fre­ quenzteilers 4 ist ein Impulsgenerator 5 - z. B. ein 6 MHz-Quarzoszil­ lator - angeschlossen. Die Impulse des Impulsgenerators 5 werden im übrigen einem Impulsverteiler 6 zugeführt, der die Impulse P_o bis P_m hintereinander periodisch abgibt, wobei von den verteilten Impulsen zwei Gruppen P_a und P_b gebildet sind. Ein Beispiel von Ausgangsimpul­ sen P_a und P_b des Impulsverteilers 6 ist in Fig. 2 dargestellt. Die Impulsgruppe P_a ist dabei durch die Folge P_o bis P_k der Impulse P_g des Impulsgenerators 5 und die Impulsgruppe P_b ist dabei durch die an­ schließende Folge P_k+1 bis P_m der Impulse P_g des Impulsgenerators 5 gebildet. Im gezeigten Beispiel ist P_k=0, P_k+1=1 und P_m=3. Fig. 1 shows a digital PLL circuit in which an input f signal _a to a phase detector 1 is supplied to the f the input signal with the _frequency with a derived from a frequency divider 2 feedback signal of frequency f _o compares. f _o is a fraction of the frequency of the output signal f _aus . During the time difference between the individual edges (z. B. rising edge) of the signals f _a and f _o is the phase detector 1 is either a signal at its output plus or a signal at its output minus from, according as which edge of the said two signals as was first located. If there is a signal at the plus output or minus output, a digital counter 3 , an up and down counter, which represents the I component of a PI controller, is triggered over a further frequency divider 4 , which corresponds to the integration constant Gert, until the two signals f _and f _o are the same. The trigger signal is supplied via the clock input (CLK). Is z. B. there is a signal at the output Plus, the digital counter 3 , z. B. a binary counter, upward, with a signal minus backwards. The phase detector 1 also synchronizes the other frequency divider 4 so that when a plus or minus signal appears, a first trigger pulse is given immediately. At the input of the further frequency divider 4 is a pulse generator 5 - z. B. a 6 MHz quartz oscillator - connected. The pulses of the pulse generator 5 are also fed to a pulse distributor 6 , which periodically emits the pulses P _o to P _m in succession, two groups P _a and P _{b being} formed from the distributed pulses. An example of output pulses Sen P _a and P _{b of} the pulse distributor 6 is shown in Fig. 2. The pulse group P _a is formed by the sequence P _o to P _{k of} the pulses P _{g of} the pulse generator 5 and the pulse group P _b is formed by the sequence P _{k + 1} to P _{m of} the pulses P _{g of} the pulse generator 5 . In the example shown, P _k = 0, P _{k + 1} = 1 and P _m = 3.

Die durch ein erstes ODER-Gatter 8 verknüpfte Impulsgruppe P_a triggert einen Binärratenmultiplizierer 7, wie er z. B. durch einen Baustein SN 7 497 von Texas Instruments erhältlich ist. Wieviele Impulse P_c von der Impulsgruppe P_a der Binärratenmultiplizierer 7 durchläßt, hängt dabei von der binären Zahl Q_o...Q_n ab, die den Zählerstand des Digitalzählers 3 wiedergibt.The pulse group P _{a, which is} linked by a first OR gate 8 _, triggers a binary rate multiplier 7 , as described, for. B. is available through a module SN 7 497 from Texas Instruments. The number of pulses P _c from the pulse group P _{a of} the binary rate multiplier 7 depends on the binary number Q _o ... Q _n , which represents the count of the digital counter 3 .

Für die durchschnittliche Frequenz an lmpulsen P_c gilt
= · Q/2ⁿ The following applies to the average frequency at pulses P _c
= · Q / 2 ⁿ

woWhere

O Q < 2ⁿ, Q = (Q_n, Q_n-1 . . .Q₀)OQ <2 ⁿ , Q = (Q _n , Q _n-1 . .Q₀)

und n + 1 die Anzahl der binären Stufen des Digitalzählers 3 ist. Be­ zugnehmend auf das Beispiel in Fig. 2 kann sich die mittlere Frequenz der Impulse P_d durch die Vorgabe von Q, eventuell auch durch die Stel­ lung des elektronischen SchaIters 9, zwischen 75% um 100% der Fre­ quenz P_g bewegen.and n + 1 is the number of binary stages of the digital counter 3 . With reference to the example in FIG. 2, the average frequency of the pulses P _d can be between 75% and 100% of the frequency P _g by specifying Q, possibly also by the position of the electronic switch 9 .

Der Ausgang des Binärratenmultiplizierers 7 mit seiner Impulsfolge P_c wird über einen Schalter 9 an ein Verknüpfungsglied 10 geführt, das die Impuls­ folge P_c mit den lmpulsen P_k+1... P_m der über ein zweites ODER-Gatter 11 zusammengefaßten Impulsgruppe P_b zu Impulsen P_d eines Ausgangssi­ gnals f_aus verknüpft. Das Ausgangssignal f_aus ist einerseits am Aus­ gang A abnehmbar und andererseits steht es über einen Frequenzteiler 2 heruntergeteilt als rückkoppelndes Signal f_o am Istwerteingang des Phasendetektors 1 an. Prinzipiell kann der PLL-Schaltkreis auch ohne Schalter 9 funktionieren. Jedoch durch diesen Schalter, der den P- Anteil des vorerwähnten PI-Reglers verkörpert, wird die Funktions­ weise erst erfindungswesentlich verbessert. Ersichtlich hat der Schal­ ter 9 (Proportional-Teil des Reglers) drei Schaltstellungen, die von den Plus-/Minus-Signalen an den Ausgängen von Phasendetektor 1 ange­ steuert werden. Dabei werden die mit Plus oder Minus bezeichneten Schaltstellungen des Schalters bei Plus- bzw. Minus-Signal angesteu­ ert. Wenn keine Phasenabweichung vorhanden ist, d. h. der Phasendetek­ tor 1 kein Signal am Plus- oder Minus-Ausgang führt, nimmt der Schal­ ter 9 die mittlere durchgeschaltete Schaltstellung ein. Er schaltet damit die Impulsfolge P_c vom Binärratenmultiplizierer 7 durch zum Verknüpfungs­ glied 10. Dann ist die Anzahl der Ausgangsimpulse P_d in einem Zeit­ intervall durch die Addition der Impulsgruppe P_b und der Impuls­ folge P_c vorgegeben.The output of the binary rate multiplier 7 with its pulse train P _c is passed via a switch 9 to a logic element 10 which follows the pulse P _c with the pulses P _{k + 1} ... P _{m of} the pulse group P combined by a second OR gate 11 _b linked to pulses P _{d of} an output signal f _out . The output signal f _out is removable on the one hand at the output A and on the other hand it is divided down via a frequency divider 2 as a feedback signal f _o at the actual value input of the phase detector 1 . In principle, the PLL circuit can also function without switch 9 . However, this switch, which embodies the P component of the above-mentioned PI controller, only improves the function as essential to the invention. Obviously, the switch ter 9 (proportional part of the controller) has three switch positions, which are controlled by the plus / minus signals at the outputs of phase detector 1 . The switch positions of the switch marked with plus or minus are activated in the case of a plus or minus signal. If there is no phase deviation, ie the phase detector 1 does not carry a signal at the plus or minus output, the switch takes 9 middle switched switching position on. It thus switches the pulse train P _c from the binary rate multiplier 7 to the link 10 . Then the number of output pulses P _{d is given} in a time interval by the addition of the pulse group P _b and the pulse sequence P _c .

P_d = P_b + P_c.P _d = P _b + P _c .

Während des Plus-Signals, d. h. die Eingangsfrequenz f_ein hat sich z. B. erhöht, ist Schalter 9 auf Schaltstellung Plus, d. h. der BRM-Baustein 7 ist abgeschaltet und statt der Impulsfolge P_c gelangt über eine Überbrückungsleitung 12, die den Binärratenmultiplizierer 7 umgeht, die Impuls­ gruppe P_a direkt auf das Verknüpfungsglied 10. Im allgemeinen wird die Anzahl der Ausgangsimpulse P_d für den gleichen Zeitintervall damit größer.During the plus signal, ie the input frequency f _a has z. B. increased, switch 9 is in the plus switch position, ie the BRM block 7 is switched off and instead of the pulse train P _c passes via a bridging line 12 which bypasses the binary rate multiplier 7 , the pulse group P _a directly to the logic element 10 . In general, the number of output pulses P _{d increases} for the same time interval.

P_d = P_a + P_b.P _d = P _a + P _b .

Während des Minus-Signales, d. h. die Eingangsfrequenz f_ein hat sich erniedrigt, werden der Binärratenmultiplizierer 7 und die Überbrückungsleitung 12 abgeschaltet, so daß in dem gleichen Zeitintervall P_d=P_b wird.During the negative signal that is the input frequency f has _a lowered, the binary rate multiplier 7 and the bypass line 12 are turned off, so that in the same time interval P _d = P _b.

Durch diese Anordnung reagiert der Schaltkreis, unabhängig vom sehr genauen, jedoch relativ trägen Digitalzähler 3 (Integrations-Teil des Reglers), schnell auf Frequenz- oder Synchronizitätsänderungen des Eingangssignals f_ein.By this arrangement, the circuit responds, regardless of the very accurate, but relatively inert digital counter 3 (integration part of the regulator), fast on frequency or Synchronizitätsänderungen of the input signal f _a.

Claims (5)

1. Digitaler PLL-Schaltkreis, mit einem Phasendetektor, der die Flanken eines Rechteck-Eingangssignals mit denen eines über einen Frequenz­ teiler heruntergeteilten Ausgangssignals vergleicht und über seinen Ausgang Mittel zur Frequenz- und Phasensynchronisierung des Ausgangs­ signals ansteuert und der zwei Ausgänge (Plus, Minus) aufweist, die je nach Phasenlage der zu vergleichenden Signale die Zählrichtung eines nachgeschalteten Digitalzählers (3) bestimmen, dessen Zählsignale (Q_o ... Q_n) einen Binärratenmultiplizierer (7) steuern, der eine dem Zählergebnis entsprechende Impulsfolge (P_c) von an seinem Eingang anstehenden Impulsen einer Impulsgruppe (P_a) abgibt, gekennzeichnet durch folgende Merkmale:

• a) Die Impulsgruppe (P_a) ist mit einer weiteren Impulsgruppe (P_b) einem Impulsverteiler (6) entnehmbar, der an einem Impulsgenerator (5) angeschlossen ist; die Impulsgruppe (P_a) durch eine erste Folge P_o bis P_k der vom Impulsgenerator (5) abgegebenen Impulse (P_g) und die weitere Impulsgruppe (P_b) ist durch eine anschließende, zweite Folge P_k+1 bis P_m der vom Impulsgenerator (5) abgegebenen Impulse (P_g) gebildet.
• b) Die weitere Impulsgruppe (P_b) des Impulsverteilers (6) wird zusam­ men mit der dem Binärratenmultiplizierer (7) entnehmbaren Impuls­ folge (P_c) an die Eingänge eines Verknüpfungsgliedes (10) gelegt und steht anschließend als Ausgangssignal (f_aus) am Ausgang (A) und über den Frequenzteiler (2) heruntergeteilt als rückgekoppeltes Signal (f_o) am Istwerteingang des Phasendetektors (1) an.
• c) Zwischen dem Binärratenmultiplizierer (7) und dem Verknüpfungs­ glied (10) ist ein über die Ausgänge (Plus, Minus) des Phasendetek­ tors (1) steuerbarer bzw. umschaltbarer Schalter (9) vorgesehen, der wahlweise die Impulsfolge am Ausgang des Binärratenmulti­ plizierers (7) (Schaltstellung Mitte) oder direkt die Impulsgruppe (P_a) am Eingang des Binärratenmultiplizierers (7) (Schaltstellung Plus) mit dem Verknüpfungsglied (10) verbindet oder beides ganz abschaltet (Schaltstellung Minus).

1.Digital PLL circuit, with a phase detector which compares the edges of a square-wave input signal with those of an output signal divided down over a frequency divider and controls means for frequency and phase synchronization of the output signal via its output and the two outputs (plus, minus ) which, depending on the phase position of the signals to be compared, determine the counting direction of a downstream digital counter ( 3 ), the counting signals (Q _o ... Q _n ) of which control a binary rate multiplier ( 7 ) which generates a pulse sequence (P _c ) corresponding to the counting result outputs pulses of a pulse group (P _a ) at its input, characterized by the following features:

• a) The pulse group (P _a ) can be removed with a further pulse group (P _b ), a pulse distributor ( 6 ) which is connected to a pulse generator ( 5 ); the pulse group (P _a ) by a first sequence P _o to P _{k of} the pulses (P _g ) emitted by the pulse generator ( 5 ) and the further pulse group (P _b ) by a subsequent, second sequence P _{k + 1} to P _m generated by the pulse generator ( 5 ) pulses (P _g ).
• b) The further pulse group (P _b ) of the pulse distributor ( 6 ) is put together with the binary rate multiplier ( 7 ) removable pulse sequence (P _c ) at the inputs of a logic element ( 10 ) and is then available as an output signal (f _out ) on Output (A) and divided over the frequency divider ( 2 ) as a feedback signal (f _o ) at the actual value input of the phase detector ( 1 ).
• c) Between the binary rate multiplier ( 7 ) and the link ( 10 ) is a via the outputs (plus, minus) of the phase detector ( 1 ) controllable or switchable switch ( 9 ) is provided, which optionally the pulse train at the output of the binary rate multiplier ( 7 ) (middle switch position) or directly connects the pulse group (P _a ) at the input of the binary rate multiplier ( 7 ) (plus switch position) to the logic element ( 10 ) or both switches off completely (minus switch position).

2. Digitaler PLL-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Impulse der einen Impulsgruppe (P_a) des Impulsverteilers (6) über ein erstes ODER-Gatter (8) zusammengefaßt sind, dessen Ausgang einerseits mit dem Eingang des Binärratenmultiplizierers (7) und an­ dererseits direkt mit dem Schalter (9) (bei Schaltstellung Plus) verbunden ist.2. Digital PLL circuit according to claim 1, characterized in that the pulses of a pulse group (P _a ) of the pulse distributor ( 6 ) are combined via a first OR gate ( 8 ), the output of which on the one hand with the input of the binary rate multiplier ( 7 ) and on the other hand directly connected to the switch ( 9 ) (with the Plus switch position). 3. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Impulse der weiteren Impulsgruppe (P_b) des Impulsverteilers (6) über ein zweites ODER-Gatter (11) zusammengefaßt sind, dessen Ausgang direkt mit dem Verknüpfungsglied (10) verbunden ist.3. Digital PLL circuit according to one of claims 1 or 2, characterized in that the pulses of the further pulse group (P _b ) of the pulse distributor ( 6 ) are combined via a second OR gate ( 11 ), the output of which is directly connected to the logic element ( 10 ) is connected. 4. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als Verknüpfungsglied (10) ein ODER-Glied vorgesehen ist.4. Digital PLL circuit according to one of claims 1 to 3, characterized in that an OR gate is provided as the logic element ( 10 ). 5. Digitaler PLL-Schaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Impulsgenerator (5) über einen weiteren änderbaren Frequenz­ teiler (4) an den Clock-Eingang (CLK) des Digitalzählers (3) ange­ schlossen ist.5. Digital PLL circuit according to one of claims 1 to 4, characterized in that the pulse generator ( 5 ) via a further changeable frequency divider ( 4 ) to the clock input (CLK) of the digital counter ( 3 ) is connected.