DE4010103C2 - - Google Patents
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Description
Die Erfindung betrifft eine Schaltungsanordnung für die Spannungsversorgung
von Lastschaltungen in Halbleiterspeichern
nach dem Oberbegriff des Anspruchs 1 bzw. 7.
In den vergangenen Jahren brachte es die Entwicklung auf dem
Gebiet der Halbleitertechnik, insbesondere die Entwicklung
auf dem Gebiet der Feinmuster-Technologie mit sich, daß die
Tendenz insbesondere bei Halbleiterspeichern immer stärker zu
noch feineren Mustern ging. Aus diesem Grund ist es im Hinblick
auf die Zuverlässigkeit solcher Bauelemente wünschenswert,
die an die Bauelemente angelegten Versorgungsspannungen
zu senken.
Für solche Anwender allerdings, die verschiedene Systeme mit
derzeit gebräuchlichen Halbleiterspeichern entworfen haben,
ist es im Hinblick auf die Kompatibilität mit derzeitigen Systemen
wünschenswert, daß auch bei einer Zunahme des Integrationsgrades
bei Halbleiterspeichern externe Versorgungsspannungen
Vcc (EXT), die von außen an die Chips angelegt werden,
unverändert verwendet werden können.
Aus diesem Grund wurden und werden Mittel entwickelt, mit deren
Hilfe die an das Baulement angelegte Spannung auf ein
Niveau abgesenkt wird, welches niedriger ist als eine extern
angelegte Spannung, um auf diese Weise innerhalb des Chips
eine Versorgungsspannungs-Absenkschaltung zur Verfügung zu
haben.
Bei einem MOS-Speicher vom Synchron-Typ erfolgen das Laden
und das Entladen einer Last hoher Kapazität im Inneren des
Chips mit hoher Häufigkeit. Das Laden und das Entladen in einem
dynamischen Schreib-/Lesespeicher (DRAM) bringt es mit
sich, daß die über jeden an den Transistor jeder Speicherzelle
angeschlossenen Leseverstärker fließende Stromstärke
gering ist.
Eine Schaltungsanordnung der eingangs genannten Art ist bekannt
aus IEEE Journal of Solid-State Circuits, Juni 1987, S.
437-440 und in Fig. 7a gezeigt. Eine Lastschaltung 22 ist
mit einer Mehrzahl von Leseverstärkern 24 über einen Treibertransistor
Q30 an eine Versorgungsspannungs-Absenkschaltung
20 angeschlossen, die ihrerseits an eine externe Versorgungsspannung
(Vcc (EXT)) angeschlossen ist. In diesem Fall wird
selbst dann, wenn die Stärke des durch einen der Leseverstärker
24 fließenden Stroms gering ist, der durch den Treibertransistor
Q30 fließende Strom momentan beträchtlich groß.
Als Folge davon kann der Betrieb der Spannungs-Absenkschaltung
20 nicht in ausreichendem Maße dem Betrieb der Lastschaltung
22 folgen, so daß eine interne Versorgungsspannung
Vcc (INT) die am Ausgang der Spannungs-Absenkschaltung 20 zur
Verfügung steht, vorübergehend instabil wird.
Wie in Fig. 7b gezeigt ist, umfaßt diese Spannungs-Absenkschaltung
20 einen Differenzverstärker 23s, der ein Potential
V1, welches man durch Teilen der internen Versorgungsspannung
Vcc (INT) des Chips mit Widerständen R30, R31 erhält, mit einem
Referenzpotential Vref 1, das von der externen Versorgungsspannung
Vcc (EXT) nicht abhängt, vergleicht. Die Schaltung
enthält weiterhin einen P-Kanal-MOS-Transistor Q32, dessen
Gateanschluß an einen Ausgangsanschluß N30 des Differenzverstärkers
23s angeschlossen ist. Die Schaltung ist derart
aufgebaut, daß die Spannung von der externen Versorgungsspannungsquelle
(Vcc (EXT)), die an einen Source-Anschluß des P-
Kanal-MOS-Transistors Q32 angeschlossen ist, auf eine gewünschte
Spannung der internen Quelle (Vcc (INT)) abgesenkt
wird. Hier sind die Werte der Widerstände R30 und R31 derart
eingestellt, daß das durch Teilen des Potentials der internen
Versorgungsspannung Vcc (INT) des Chips mit den Widerständen
R30 und R31 erhaltene Potential V1 dem Referenzpotential
Vref 1 gleicht.
Wenn durch die im Inneren des Chips befindliche Lastschaltung
22 einschließlich der Leseverstärker 24 die Energie
verbraucht ist und das Potential V1 unter das Referenzpotential
Vref 1 abgefallen ist, schaltet der P-Kanal-MOS-Transistor Q32
ein, und wenn die interne Versorgungsspannung Vcc (INT) einen
Nennwert erreicht hat, schaltet der P-Kanal-MOS-Transistor
Q32 aus, um die interne Versorgungsspannung Vcc (INT) auf einem
konstanten Niveau zu halten.
Darüber hinaus ist der Ausgang der Spannungs-Absenkschaltung
20, dessen Spannung auf einen gewünschten Pegel einer internen
Versorgungsspannung Vcc (INT) abgesenkt ist, an einen
Source-Anschluß des Treibertranistors Q30 angeschlossen, so
daß zur Zeit des Lesens die Ladeschaltung 22 von dem Treibertransistor
Q30 auf ein gewünschtes Ladepotential (z. B. 2/3
Vcc (EXT)) aufgeladen wird.
Um die eine hohe Kapazität aufweisende Last 22 unter Verwendung
der so aufgebauten internen Schaltung aufzuladen, müssen,
da ein starker Strom von der externen Spannungsquelle
(Vcc (EXT)) über die in Reihe geschalteten beiden P-
Kanal-Transistoren Q30 und Q32 fließt, die Abmessungen der P-Kanal-Transistoren
Q30 und Q32 vergrößert werden. Dadurch entsteht
das Problem, daß die Chipfläche größer wird.
In der Zwischenzeit dient auch die interne Spannungsversorgung
(Vcc (INT)) als Spannungsquelle für eine Peripherieschaltung
21, die durch einen Adressenpuffer, einen Decodierer
etc. gebildet wird. Wenn also eine eine derart hohe
Kapazität aufweisende Last geladen wird, wird der durch den
Treibertransistor Q30 fließende Strom augenblicklich sehr
groß, so daß der Betrieb der Spannungs-Absenkschaltung nicht
in ausreichendem Maß dem Betrieb der Ladeschaltung zu folgen
vermag. Wenn die interne Versorgungsspannung Vcc (INT) die am
Ausgang der Spannungs-Absenkschaltung 20 zur Verfügung steht,
momentan instabil ist, wird also der Betrieb der Peripherieschaltung
21 in beträchtlicher Weise beeinflußt, so daß es zu
einem Betriebsfehler beim Betrieb des Speichers und zu einem
Abfall der Betriebsgrenzwerte kommt.
Weiterhin entsteht das Problem, daß, wenn die interne Versorgungsspannung
Vcc (INT) aufgrund des Treiberbetriebs der
hochkapazitiven Last starken Schwankungen unterworfen ist,
der Betrieb der Spannungs-Absenkschaltung selbst instabil
wird.
Bei Halbleiterchips mit herkömmlichen Versorgungsspannungs-
Absenkschaltungen verhält es sich also beim Laden einer hochkapazitiven
Last so, daß durch die Schwankungen der internen
Versorgungsspannung Vcc (INT) im Inneren des Chips sowie eine
Zunahme der Chipfläche aufgrund der Verwendung zweier in Reihe
geschalteter Transistoren, gravierende Probleme vorhanden
sind, die die Schaffung eines feinen Musters ebenso verhindern
wie die Verbesserung der Bauelement-Zuverlässigkeit.
Aufgabe der Erfindung ist es daher, eine Schaltungsanordnung
der eingangs genannten Art anzugeben, die es ermöglicht, eine
eine hohe Kapazität aufweisende Last auf das Potential einer
internen Versorgungsspannung anzuheben, ohne daß Schwankungen
der internen Versorgungsspannungen im Inneren des Halbleiterchips
verursacht werden.
Die Lösung dieser Aufgabe ist in den Ansprüchen 1 bzw. 7
angegeben.
Durch die erfindungsgemäßen Maßnahmen wird, da die Versorgungsspannung
nicht durch die interne Versorgungsspannung,
sondern durch die externe Versorgungsspannung gebildet wird,
die Möglichkeit geschaffen, die interne Versorgungsspannung
auch dann auf einem stabilen Niveau zu halten, wenn momentan
ein starker Strom durch die Last fließt.
Waren früher zwei Treibertransistoren zwischen der externen
Versorgungsspannungsquelle und der Lastschaltung erforderlich,
braucht man nun nur einen Treibertransistor verwenden,
so daß die Chipsfläche beträchtlich herabgesetzt werden kann.
Eine Einsparung des Energieverbrauchs wird erreicht, da die Steuerschaltung
deaktivierbar ist, nachdem die Lastschaltung aufgeladen
wurde.
Wenn das zweite Potential mit der internen Versorgungsspannung
des Chips in Übereinstimmung gebracht ist, ist es möglich,
eine wirksame Aufladung zu bewirken, bis die Lastschaltung
auf das Niveau der internen Versorgungsspannung
aufgeladen ist.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand
der Zeichnung näher erläutert. Es zeigt
Fig. 1(a) ein Blockdiagramm eines Chipaufbaus mit einer MOS-
Schaltungsanordnung gemäß einer Ausführungsform der
Erfindung;
Fig. 1(b) ein Diagramm des Aufbaus der Schaltung in
Fig. 1(a);
Fig. 1(c) eine Schaltungsskizze, die einen Leseverstärker der
Schaltung nach Fig. 1(a) darstellt;
Fig. 1(d) ein Diagramm eines Aufbaus einer speziellen MOS-
Schaltungsanordnung gemäß einer ersten Ausführungsform
der Erfindung;
Fig. 2 und 3 Diagramme, die Grund-Schaltungen der ersten Ausführungsform
darstellen;
Fig. 4 eine Skizze eines speziellen Schaltkreises nach einer
zweiten Ausführungsform der Erfindung;
Fig. 5 ein Diagramm einer speziellen Schaltung gemäß einer
dritten Ausführungsform;
Fig. 6 ein Diagramm einer speziellen Schaltung gemäß einer
vierten Ausführungsform;
Fig. 7(a) ein Blockdiagramm eines Chipaufbaus mit einer herkömmlichen
MOS-Schaltungsanordnung;
Fig. 7(b) ein Diagramm eines Grund-Aufbaus der in Fig. 7(a)
dargestellten Spannungsversorgungs-Absenkschaltung;
Fig. 8(a) bis 8(c) Signalverläufe für eine Grundschaltung der
MOS-Schaltungsanordnung nach Fig. 2; und
Fig. 9(a) bis 9(c) Signalverläufe der MOS-Schaltungsanordnung
gemäß dem vierten Ausführungsbeispiel der Erfindung
in Fig. 6.
Ein Halbleiterspeicher, bei dem die vorliegende Erfindung angewendet
wird, ist als einzelnes Chip ausgebildet und enthält
gemäß Fig. 1(a) eine Versorgungsspannungs-Absenkschaltung 20
zum Senken einer externen Versorgungsspannung Vcc (EXT) auf
eine gewünschte interne Versorgungsspannung Vcc (INT), eine
von der internen Versorgungsspannung Vcc (INT) getriebene periphere
Schaltung 21 und eine MOS-Schaltung 23 zur Spannungsversorgung
von eine Lastschaltung 22 bildenden Leseverstärkern
24.
Wie in Fig. 1(b) gezeigt ist, enthält die MOS-Schaltung 23
einen Treibertransistor Q23 und eine Steuerschaltung 33. Der
Treibertransistor Q23 ist mit einem Source-Anschluß an die
externe Versorgungspannung (Vcc (EXT)) und mit seinem Drain-Anschluß
an jeden Leseverstärker 24 angeschlossen. Die Steuerschaltung
33 vergleicht die Spannung am Drain-Anschluß des
Treibertransistors Q23, d. h. die Spannung am Eingangsanschluß
jedes Leseverstärkers, mit der Spannung an einem Ausgang der
Versorgungsspannungs-Absenkschaltung 20, die als Referenzpotential
dient, d. h. mit der internen Versorgungsspannung Vcc (INT).
Wenn die Spannung am Eingangsanschluß der Leserverstärker
niedriger ist als das Referenzpotential, liefert die Ladesteuerschaltung
33 ein Signal, welches den Treibertransistor
Q23 anschaltet, indem das Signal an dessen Gate-Anschluß gelegt
wird.
Wie in Fig. 1(c) dargestellt ist, wird jeder der Leseverstärker
24 gebildet durch Verstärkungstransistoren, die zwischen
Bitleitungen BL und geschaltet sind, um Signale
von den Transistoren, die jeweils eine Speicherzelle bilden,
zu holen und zu verstärken.
Fig. 1(d) zeigt eine spezielle Schaltung der MOS-Schaltung 23
nach einer ersten Ausführungsform der Erfindung.
Wie in Fig. 1(d) gezeigt ist, enthält diese MOS-Schaltung 23
eine Steuerschaltung 33 mit einer CMOS-Stromspiegelschaltung
CM, gebildet durch vier Tranistoren, um die interne Versorgungsspannung
Vcc (INT) zu vergleichen mit dem Potential an
einem an die Lastschaltung 2 angeschlossenen Anschluß SAP;
einen P-Kanal-Treibertransistor Q23 zum Steuern des Ladens
der Lastschaltung 22 in Abhängigkeit eines Ausgangssignals
der CMOS-Stromspiegelschaltung CM; eine Konstantstromschaltung
43, die zwischen einem Ausgangsanschluß N5 der CMOS-Stromspiegelschaltung
CM und dem Gate-Anschluß des Treibertransistors
Q23 gelegt ist und dazu dient, den Wert eines an
die Last gelieferten Ladestroms auf einem fixen Pegel zu halten
und sicherzustellen, daß der Wert des Ladestroms nicht
von der externen Versorgungsspannung Vcc (EXT) abhängt;
und eine Deaktivierschaltung 53, die als Zusatzschaltung zum
Deaktivieren der Stromspiegelschaltung nach dem Laden der
eine große Kapazität aufweisenden Last dient.
Im folgenden wird der Aufbau sowie die Arbeitsweise jeder
Schaltung erläutert.
Wie in Fig. 2 zu sehen ist, enthält die MOS-Schaltung zunächst
die Steuerschaltung 33 mit der CMOS-Stromspiegelschaltung
CM, gebildet durch vier Transistoren, nämlich P-Kanal-Transistoren
Q1 und Q2 und N-Kanal-Transistoren Q3 und Q4,
wobei die Schaltung die interne Versorgungsspannung Vcc (INT)
vergleicht mit dem Potential an dem an die Lastschaltung 22
angeschlossenen Anschluß SAP; und den P-Kanal-Treibertransistor
Q23 zum Steuern des Ladens der Lastschaltung 22 in Abhängigkeit
des Ausgangssignals der CMOS-Stromspiegelschaltung
CM.
Die Source-Anschlüsse der P-Kanal-Transistoren Q1, Q2 und Q23
sind angeschlossen an die externe Versorgungsspannung (Vcc (EXT)),
während ein gemeinsamer Gate-Anschluß N2 der P-Kanal-Transistoren
Q1 und Q2, die paarweise angeordnet sind, sowohl
an den Drain-Anschluß des P-Kanal-Transistors Q2 als auch an
den Drain-Anschluß des N-Kanal-Transistors Q4 angeschlossen
ist.
Der Drain-Anschluß N5 des Transistors Q1 ist an den Drain-Anschluß
des N-Kanal-Transistors Q3 angeschlossen, um einen
Ausgang der CMOS-Stromspiegelschaltung CM zu bilden, die
durch die Transistoren Q1, Q2, Q3 und Q4 gebildet ist, und er
ist auch angeschlossen an den Gate-Anschluß des P-Kanal-Treibertransistors
Q23 und den Drain-Anschluß eines P-Kanal-Transistors
Q20.
Ein gemeinsamer Source-Anschluß N3 der N-Kanal-Transistoren
Q3 und Q4 der CMOS-Stromspiegelschaltung CM, die ein Paar
bilden, ist über einen N-Kanal-Transistor Q11 auf Masse gelegt.
Ein Gate-Anschluß N4 des Transistors Q3 bildet einen Referenzpotential-
Eingangsanschluß der Stromspiegelschaltung CM
und ist an Widerstände R1 und R2 angeschlossen. Weiterhin
liegt der Widerstand R1 an der internen Spannungsquelle
(Vcc (INT)), daß heißt an einem Ausgang der Versorgungsspannungs-
Absenkschaltung 20 (siehe Fig. 1(b)), um die externe Versorgungsspannung
Vcc (EXT) abzusenken, während der
Widerstand R2 über einen N-Kanal-Transistor Q10 auf Masse gelegt ist.
Ein Gate-Anschluß N1 des Transistors Q4 dient als Eingangsanschluß
der Stromspiegelschaltung CM und ist an Widerstände
R3 und R4 angeschlossen. Der Widerstand R3 ist an den Anschluß
SAP gekoppelt, der ein Ausgangssignal der MOS-Ladeschaltung
liefert, und ist an die Lastschaltung 22 (die Leseverstärker
24) angeschlossen, während der Widerstand R4 über
einen N-Kanal-Transistor Q12 auf Masse gelegt ist.
In diesem Fall sind die Werte der Widerstände R1 und R3 sowie
diejenigen der Widerstände R2 und R4 im allgemeinen so eingestellt,
daß sie gleich groß sind. Ferner sind die Werte der
Widerstände R1 und R2 und der Widerstände R3 und R4 so eingestellt,
daß ein Durchgangsstrom durch die Widerstände fließen
kann, wenn die Schaltung in Betrieb ist, wobei das Verhältnis
zwischen den Widerständen R1 und R2 einerseits und den Widerständen
R3 und R4 andererseits auf einen Wert eingestellt
ist, durch den die Empfindlichkeit der Stromspiegelschaltung
CM maximiert ist.
An die Gate-Anschlüsse der Transistoren Q10, Q11 und Q12 wird
ein Steuersignal SEP angelegt, um den Betrieb der Stromspiegelschaltung
CM zu steuern, und der Drain-Anschluß des Treibertransistors
Q23 ist an den Anschluß SAP angeschlossen, um
das Aufladen und das Entladen der Lastschaltung 22 zu steuern.
Es sei nun Bezug genommen auf die Fig. 8(a) bis 8(c), um die
Arbeitsweise der MOS-Ladeschaltung mit dem oben beschriebenen
Aufbau zu erläutern. Fig. 8(a) bis 8(c) sind Signalverläufe,
die das Potential jedes Signals angeben, ferner das Signal an
jedem Anschluß der Stromspiegelschaltung CM der Steuerschaltung,
außerdem den Stromverlauf durch den Treibertransistor
23.
Zunächst wird in einem Anfangsstadium das Steuersignal SEP
auf einem niedrigen Pegel gehalten, und die Transistoren Q10,
Q11 und Q12 sind ausgeschaltet, so daß die Stromspiegelschaltung
CM nicht arbeitet. Weiterhin ist, da der Transistor
Q20 eingeschaltet ist, der Anschluß N5 auf einem Pegel von
Vcc (EXT) vorgeladen, so daß der Transistor Q23 vollständig
ausgeschaltet ist. In dem Anfangszustand, in welchem SAP auf
1/2 Vcc (INT) vorgeladen ist, fließt kein Strom durch die
MOS-Schaltung.
Wenn an diesem Übergang das Steuersignal SEP von niedrigem
Pegel auf hohen Pegel übergeht, werden die Transistoren Q10,
Q11 und Q12 eingeschaltet, so daß das Potential am Eingangsanschluß
N1 der Stromspiegelschaltung CM niedriger wird als
das Referenzpotential am Anschluß N4. Folglich arbeitet die
Stromspiegelschaltung CM derart, daß der Ausgangsanschluß N5
auf niedrigen Pegel gesetzt wird. Ferner schaltet der Transistor
Q20 gleichzeitig mit diesem Vorgang aus.
Wenn der Anschluß N5 auf niedrigen Pegel eingestellt ist,
schaltet der Treibertransistor Q23 ein, und das Laden der an
SAP angeschlossenen Lastschaltung wird begonnen. Wenn dann
das Laden der Lastschaltung fortschreitet und das Potential
von SAP höher wird als die interne Versorgungsspannung (Vcc (INT)),
arbeitet die Stromspiegelschaltung CM derart, daß der
Anschluß N5 auf hohen Pegel gesetzt wird und den Treibertransistor
Q23 abschaltet, um auf diese Weise das Laden der Last
zu stoppen.
Anschließend wird, wenn ein Reihenadreß-Strobesignal ()
von niedrigem Pegel auf hohen Pegel übergeht, um einen Vorladezustand
einzuleiten, verschiebt sich das Steuersignal SEP
von einem hohen auf niedrigen Pegel, während die Transistoren
Q10, Q11, Q12 ausschalten und der Transistor Q20 einschaltet,
um in den Anfangszustand zurückzukehren.
Da die Leseverstärker 24 nicht von der internen Versorgungsspannung,
sondern von der externen Versorgungsspannung aufgeladen
werden, ist es selbst in solchen Fällen, in denen momentan
ein starker Strom in die Leseverstärker 24 fließt,
möglich, den Betrieb der Peripherieschaltung 21 und der Spannungsversorgungs-Absenkschaltung
20 stabil aufrechtzuerhalten.
Während herkömmlicherweise zwei Einheiten von Treibertransistoren
zwischen der externen Spannungsversorgung und den
Leseverstärkern notwendig waren, kann hier mit einer Einheit
ausgekommen werden, so daß man die Chipfläche reduzieren
kann.
Im folgenden wird eine Schaltung beschrieben, in der die Konstantstromschaltung
43 zu dem oben erläuterten Schaltungsaufbau
hinzugefügt ist.
Eine solche Schaltung soll gewährleisten, daß der Ladestrom
zu der Last im wesentlichen einen fixen Wert hat, und daß die
Stärke des Ladestroms nicht von der externen Versorgungsspannung
Vcc (EXT) abhängt.
Wie in Fig. 3 gezeigt ist, ist, obschon ein Ausgangsanschluß
N5 der CMOS-Stromspiegelschaltung CM der ersten Ausführungsform
nach Fig. 2 direkt an den Gate-Anschluß des Treibertransistors
Q23 angeschlossen ist, die vorliegende MOS-Schaltung
dadurch gekennzeichnet, daß die Konstantstromschaltung 43,
bestehend aus Transistoren Q5, Q6, Q13, Q14 und Q15 und einer
Konstantstromquelle I, zwischen dem Ausgangsanschluß N5 der
CMOS-Stromspiegelschaltung CM und dem Gate-Anschluß des Treibertransistors
Q23 liegt, um sicherzustellen, daß der Wert
des Ladestroms in die Last hinein im wesentlichen ein konstanter
Wert ist, und daß der Wert des Ladestroms nicht abhängt
von der externen Versorgungsspannung Vcc (EXT).
Weiterhin ist in Fig. 3 der P-Kanal-Transistor Q20, dessen
Gate-Anschluß mit SEP in der Grundschaltung verbunden ist, in
Fig. 2 fortgelassen.
Im folgenden wird der Aufbau der neu eingefügten Konstantstromschaltung
43 erläutert.
In dieser Schaltung sind die Source-Anschlüsse der P-Kanal-
Transistoren Q5, Q13 und Q15 an die externe Versorgungsspannung
(Vcc (EXT)) angeschlossen, ein Ausgangssignal des
Ausgangsanschlusses N5 der Stromspiegelschaltung CM wird in
einen Negator eingegeben, der aus dem P-Kanal-Transistor Q5
und dem N-Kanal-Transistor Q6 besteht. Ein Ausgangsanschluß
N6 dieses Negators ist an die Gate-Anschlüsse des P-Kanal-
Transistors Q13 und des N-Kanal-Transistors Q14 angeschlossen
und ist über die Konstantstromschaltung I auf Masse gelegt, die
an den Source-Anschluß des N-Kanal-Transistors Q14 angeschlossen
ist.
Die Konstantstromschaltung I wird zum Beispiel gebildet durch
einen MOS-Transistor mit einer Pentode in seinem Arbeitsbereich.
Ein gemeinsamer Drain-Anschluß N7 der Transistoren Q13
und Q14 ist an die zusammengeschalteten Anschlüsse von Gate
und Drain des P-Kanal-Transistors Q15 und an den Gate-Anschluß
des P-Kanal-Treibertransistors Q23 angeschlossen.
Die übrigen Teile der Schaltung sind ähnlich wie bei der
Schaltung der ersten Ausführungsform, wobei identische Teile
mit dem gleichen Bezugszeichen versehen sind.
Im folgenden wird die MOS-Schaltung mit hinzugefügter
Konstantstromschaltung erläutert.
Im Anfangszustand befindet sich das Steuersignal SEP auf
niedrigem Pegel, und die Transistoren Q10, Q11, Q12 sind ausgeschaltet,
so daß die Stromspiegelschaltung CM nicht arbeitet.
Weiterhin ist der Ausgangsanschluß N5 der Stromspiegel
schaltung CM von dem Transistor Q1 auf hohem Pegel vorgeladen,
mit der Folge, daß N6 niedrigen Pegel hat. Folglich
schaltet der Transistor Q13 ein, der Transistor Q14 aus, und
der Anschluß N7 ist vorgeladen auf das Potential der externen
Versorgungsspannung (Vcc (EXT)), so daß der Treibertransistor
Q23 ausgeschaltet ist.
Wenn dann das Steuersignal SEP auf hohen Pegel gesetzt wird,
schalten die Transistoren Q10, Q11 und Q12 ein, und das Potential
am Eingangsanschluß N1 der Stromspiegelschaltung CM
wird niedriger als das Referenzpotential am Anschluß N4, so
daß die Stromspiegelschaltung CM derart arbeitet, daß der
Ausgangsanschluß N5 auf niedrigen Pegel gesetzt wird.
Wenn anschließend der Anschluß N5 der Stromspiegelschaltung
CM auf niedrigen Pegel gesetzt wird, gelangt der Anschluß N6
auf hohen Pegel und veranlaßt, daß der Transistor Q13 ausschaltet
und der Transistor Q14 einschaltet, so daß ein Vorspannungsstrom
IB durch die Transistoren Q15 und Q14 und die
Konstantstromquelle I (im folgenden auch als Stromquelle
bezeichnet) fließt.
Die Folge dieser Zusammenhänge ist, daß das Potential am Anschluß
N7 abfällt und der Treibertransistor Q23 einschaltet.
Durch den Transistor Q23 fließt ein nunmehr konstanter Ladestrom
IC gemäß folgender Formel:
IC = IB (WQ23/WQ15) (1)
wobei WQ23 die Kanalbreite des Transistors Q23 ist und WQ15
die Kanalbreite des Transistors Q15 ist. Der Grund dafür, daß
die Formel (1) gilt, liegt darin, daß die Source-Potentiale
und die Gate-Potentiale der Transistoren Q15 und Q23 gleich
sind. Selbst wenn die externe Versorgungsspannung Vcc (EXT)
von einer optimalen Einstellung durch Schwankungen abweicht,
absorbiert die Konstantstromquelle I die Spannungsschwankungen,
und die Potentialdifferenz zwischen der externen Versorgungsspannung
Vcc (EXT) und dem Anschluß N7 wird auf einem
festen Pegel gehalten. Als Folge davon hängt der durch den
Transistor Q23 fließende Ladestrom IC nicht von Vcc (EXT) ab.
Wenn die Ladung der Lastschaltung fortschreitet und das Potential
von SAP größer wird als das der internen Versorgungsspannung
Vcc (INT), verschiebt sich am Ausgangsanschluß
N5 der Stromspiegelschaltung CM der Pegel auf hohen Pegel,
und der Anschluß N6 geht auf niedrigen Pegel, und der Anschluß
N7 wird von dem Transistor Q13 auf den Pegel von Vcc (EXT)
vorgeladen.
Also schaltet der Treibertransistor aus, um das Laden der
Lastschaltung zu stoppen.
Wenn das Reihenadressen-Strobesignal von niedrigem auf
hohen Pegel wechselt, um einen Vorladezustand zu beginnen,
geht das Steuersignal SEP von niedrigem auf hohen Pegel, und
die Transistoren Q10, Q11 und Q12 werden ausgeschaltet, um in
den Anfangszustand zurückzukehren.
In dieser Schaltung absorbiert selbst dann, wenn die externe
Versorgungsspannung Vcc (EXT) von einem optimalen Nennwert
abweicht, die Konstantstromschaltung I die Spannungsschwankungen,
wodurch die Potentialdifferenz zwischen der externen
Versorgungsspannung (Vcc (EXT)) und dem Anschluß
N7 auf einem konstanten Wert gehalten wird. Als
Folge davon werden Schwankungen des Ladestroms IC, der
durch den Transistor Q23 fließt, verhindert.
Ein plötzlicher Anstieg des Versorgungsstroms und eine hohe
Spitze des Versorgungsstroms als Folge des Ladens einer
Last hoher Kapazität können Rauschen in der Versorgungsspannung
im Inneren des Chips verursachen, mit der Folge,
daß ein Fehler beim Betrieb des Speichers oder ein Abfall
der Betriebsgrenze erfolgt. Bei diesem Schaltungsaufbau jedoch
wird der in die Last fließende Ladestrom auf einem
niedrigen Stromwert gehalten, und der Wert des Ladestroms
hängt nicht ab von dem Potential der externen Versorgungsspannung
Vcc (EXT). Weiterhin ist die Steuerung eines Anstiegs
des Versorgungsstroms als Folge der Aufladung einer
Last hoher Kapazität und eines Spitzenwerts erleichtert.
Im folgenden wird ein Schaltungsaufbau beschrieben, bei dem
eine Deaktivierschaltung 53 der Schaltung gemäß Fig. 3 hinzugefügt
ist als zusätzliche Schaltung zum Deaktivieren der
Stromspiegelschaltung CM nach dem Aufladen der eine hohe
Kapazität aufweisenden Last.
In der Deaktivierungsschaltung 53 der MOS-Ladeschaltung gemäß
Fig. 1(d) ist ein Negator INV1 an das Steuersignal SEP
angeschlossen, und eine Verzögerungsschaltung DC3 ist an
einen Ausgangsanschluß N8 des Negators INV1 angeschlossen.
Das Steuersignal SEP und ein Ausgangsanschluß N12 der Verzögerungs
schaltung DC3 am Anschluß N8, bei dem es sich um
ein invertiertes Ausgangssignal des Steuersignals SEP handelt,
sind an die Eingangsanschlüsse eines NAND-Glieds NA2
gelegt, während der Anschluß N6 und SEP als Eingänge an
einem NAND-Glied NA1 liegen. Ausgangsanschlüsse N11 und N13
der NAND-Glieder NA1 und NA2 liefern Eingangssignale für
ein NAND-Glied NA3, und dessen Ausgangsanschluß N14 liegt
an den Gate-Anschlüssen der Transistoren Q10, Q11 und Q12.
Die übrigen Teile der Schaltung sind ähnlich wie bei dem
Grundaufbau der Schaltung nach Fig. 2.
Im folgenden wird die Betriebsweise der oben beschriebenen
Schaltung erläutert.
Da im Anfangszustand SEP niedrigen Pegel hat, sind die Anschlüsse
N11 und N13 auf hohem Pegel, mit der Folge, daß
der Anschluß N14 niedrigen Pegel hat und die Transistoren
Q10, Q11 und Q12 ausgeschaltet sind und die CMOS-Stromspiegelschaltung
CM im Ruhezustand bleibt.
Der Ausgangsanschluß N5 der Stromspiegelschaltung CM wird
von dem Transistor Q1 auf hohem Pegel vorgeladen, mit dem
Ergebnis, daß der Anschluß N6 auf niedrigen Pegel eingestellt
wird, und der Transistor Q13 einschaltet und der
Transistor Q14 ausschaltet. Da weiterhin der Anschluß N7
auf den Pegel der externen Versorgungsspannung Vcc (EXT)
vorgeladen ist, ist der Treibertransistor Q23 ausgeschaltet.
Wenn das Steuersignal SEP auf hohem Pegel eingestellt ist,
ist der Ausgangsanschluß N13 des NAND-Glieds NA2 auf niedrigem
Pegel. Folglich wird der Ausgangsanschluß N14 des
NAND-Glieds NA3 auf hohem Pegel eingestellt, so daß die
Transistoren Q10, Q11 und Q12 leiten.
Der Betrieb des Ladens von SAP nach dem Einschalten der
Transistoren Q10, Q11 und Q12 wird in ähnlicher Weise veranlaßt
wie bei der Grundschaltung nach Fig. 3.
Mit einem Verstreichen einer Zeitspanne τ 3, nachdem SAP
hohen Pegel hat, verschiebt sich der niedrige Pegel am Ausgangs
anschluß N13 des NAND-Glieds NA2 auf hohen Pegel, während
N11, bei dem es sich um den anderen Eingang des NAND-
Glieds NA3 handelt, von hohem auf niedrigen Pegel übergeht,
wenn die CMOS-Stromspiegelschaltung ihren Betrieb beginnt.
Wenn die Verzögerungsschaltung also derart eingestellt ist,
daß der Anschluß N13 von niedrigem auf hohen Pegel übergeht,
nachdem der Anschluß N11 niedrigen Pegel angenommen
hat, bleibt der Anschluß N14 auf hohem Pegel, während das
Aufladen von SAP erfolgt. Wenn das Potential von SAP größer
wird als das der internen Versorgungsspannung Vcc (INT),
wird das Laden der Ladeschaltung in ähnlicher Weise angehalten
wie bei dem Grundaufbau der Schaltung nach Fig. 3.
Da nun der Anschluß N6 auf niedrigem Pegel liegt, gelangt
der Anschluß N11 auf hohen Pegel und der Anschluß N14 auf
niedrigen Pegel, so daß die Stromspiegelschaltung ihren Ruhezustand
einnimmt.
Folglich fließt nach Beendigung des Ladevorgangs der Lastschaltung
kein Strom durch die Transistoren Q10, Q11, Q12,
so daß die Stromspiegelschaltung in den Ruhezustand gelangt.
Wenn das Reihenadressen-Strobesignal von niedrigem auf hohen
Pegel geht, um einen Vorladezustand einzuleiten, verschiebt
sich das Steuersignal SEP von hohem auf niedrigen
Pegel, um in den Anfangszustand zurückzukehren.
Damit fließt in der Schaltung nach der ersten Ausführungsform
der Erfindung nach Abschluß des Ladens der Lastschaltung
kein Strom durch die Transistoren Q10, Q11 und Q12,
und die Stromspiegelschaltung wird inaktiv, so daß die MOS-
Ladeschaltung nicht schwingt.
Das heißt: In der in Fig. 2 gezeigten MOS-Ladeschaltung
wird ein Rückkopplungskreis verwendet, welcher derart arbeitet,
daß, wenn ein durchgehender Strom durch die Last
fließt und das Potential von SAP, welches die interne Versorgungs
spannung Vcc (INT) erreicht hat, erneut unterhalb
Vcc (INT) abfällt, der Treibertransistor Q23 einschaltet,
um das Potential von SAP auf einem festen Pegel zu halten.
Es gibt also das Problem, daß die Ladeschaltung leicht ins
Schwingen gerät. In diesem Beispiel jedoch sind Maßnahmen
getroffen, so daß nach Abschluß des Ladevorgangs die
Stromspiegelschaltung in den Ruhezustand übergeht, und daß
dadurch das Schwingen verhindert wird.
Außerdem fließt in dieser Schaltung nach Abschluß des Ladevorgangs
der Lastschaltung kein Strom durch die Transistoren
Q10, Q11 und Q12, und die Stromspiegelschaltung wird
inaktiv, so daß es möglich ist, den Energieverbrauch herabzusetzen.
Wenn in der Grundschaltung nach Fig. 3 auch kein Strom in
der Lastschaltung fließt und das Potential von SAP von
einem festen Pegel gehalten wird, so fließt ein durchgehender
Strom durch die Transistoren Q10, Q11 und Q12, bis SEP
niedrigen Pegel annimmt, was eine Mitursache für die erhöhte
Stromaufnahme in dem Chip war.
Obschon beim obigen Ausführungsbeispiel das Verhältnis zwischen
den Widerständen R1 und R2 und das Verhältnis zwischen
den Widerständen R3 und R4 gleich ist, läßt sich das
Verhältnis zwischen den Widerständen R1 und R2 und das Verhältnis
zwischen den Widerständen R3 und R4 geringfügig ändern.
Das heißt: In solchen Fällen, in denen die Deaktivierschaltung
der MOS-Ladeschaltung hinzugefügt ist, wie beim ersten
Ausführungsbeispiel, lassen sich die Kennlinien in folgenden
zwei Aspekten verbessern, wenn R2/R1 etwas kleiner eingestellt
wird als R4/R3.
In einer üblicherweise verwendeten Versorgungsspannungs-Absenkschaltung
erfolgt der Betrieb so, daß, wenn die externe
Versorgungsspannung Vcc (EXT) kontinuierlich verringert
wird, bei einer gewissen Spannung (z. B. 3,5 V) oder darunter
der Wert der internen Versorgungsspannung Vcc (INT) im
wesentlichen dem Wert der externen Versorgungsspannung Vcc (EXT)
gleicht.
Wenn in dieser Situation das Verhältnis zwischen den Widerständen
R1 und R2 und das Verhältnis zwischen den Widerständen
R3 und R4 gleich ist, wird das Potential am Anschluß
N1 nicht höher als das am Anschluß N4, so daß die
Deaktivierschaltung in den Ruhezustand gelangt.
Wenn man zum Beispiel annimmt, daß R1 = R3 = 15 KΩ und R2 =
9,5 kΩ und R4 = 10 kΩ, und wenn man dabei die Einstellung
so vornimmt, daß R2/R1 etwas größer ist als R4/R3, so läßt
sich selbst in den Fällen, in denen der Wert der internen
Versorgungsspannung Vcc (INT) gleich der externen Versorgungsspannung
Vcc (EXT) ist, das Potential am Anschluß N1
größer machen als das Potential am Anschluß N4. Damit läßt
sich in günstiger Weise die Deaktivierungsschaltung betreiben.
Außerdem hat das Einstellen von R2/R1 etwas kleiner als
R4/R3 Vorteile, wenn die externe Versorgungsspannung Vcc (EXT)
größer ist als die interne Versorgungsspannung Vcc (INT)
(zum Beispiel: externe Versorgungsspannung Vcc (EXT)
=5 V; interne Versorgungsspannung Vcc (INT)=4 V).
Das heißt: Wenn R2/R1=R4/R3, erfolgt eine Zeitverzögerung,
wenn das Potential am Anschluß N1 größer wird als am
Anschluß N4, nachdem das Laden der Lastvorkapazität abgeschlossen
ist, und wenn anschließend von der Steuerschaltung
festgestellt wird, daß die Lastschaltung zu deaktivieren
ist, und bis der Treiber-MOS-Transistor Q23 tatsächlich
ausschaltet. Zu dem Zeitpunkt, zu dem der Treiber-MOS-Transistor
Q23 wirklich ausschaltet, würde das Potential am Anschluß
SAP wesentlich höher sein als die interne Versorgungsspannung
Vcc (INT). Indem man hingegen die Einstellung
so vornimmt, daß R2/R1 etwas kleiner ist als R4/R3 (R2/R1-
α = R4/R3), läßt sich das Potential am Anschluß SAP im wesentlichen
gleich demjenigen der internen Versorgungsspannung
Vcc (INT) machen, wenn der Treiber-MOS-Transistor Q23
ausschaltet.
Die Größe der Differenz α zwischen R2/R1 und R4/R3 bestimmt
sich auf der Grundlage der Zeitspanne, die verstreicht,
nachdem von der Steuerschaltung festgestellt wurde, daß die
Lastschaltung zu deaktivieren ist, und bis der Treiber-MOS-
Transistor tatsächlich ausschaltet, weiterhin auf der
Grundlage einer Aufwärtsneigung des Potentials, resultierend
aus der bleibenden Aufladung während der Zeitverzögerung.
In anderen Worten: Wenn der Potentialanstieg aufgrund der
bleibenden Aufladung während der Zeitspanne bis zum tatsächlichen
Abschalten des MOS-Treibertransistors angenommenerweise
Δ (interne Versorgungsspannung) Vcc (INT) beträgt,
und wenn die Referenzspannung Vref, die verwendet
wird, wenn als Ergebnis des Vergleichs mit dem Anschluß SAP
eine Deaktivierung bestimmt wird, angenommenerweise der internen
Versorgungsspannung Vcc (INT) - Δ (interne Versorgungsspannung)
Vcc (INT) entspricht, so wird das Potential
am Anschluß SAP im wesentlichen gleich dem Potential
der internen Versorgungsspannung Vcc (INT), wenn der Treiber-
MOS-Transistor Q23 ausschaltet.
Es reicht also aus, wenn die Werte von R1 bis R4 so bestimmt
werden, daß die folgende Formel erfüllt wird:
Obschon hier eine Widerstandsteilerschaltung verwendet
wird, kann es statt dessen auch ausreichen, eine Einrichtung
zu verwenden, die in der Lage ist, die Referenzspannung
Vref dann einzustellen, wenn eine Bestimmung bezüglich
der Deaktivierung erfolgt.
Bezugnehmend auf Fig. 4 soll nun eine zweite Ausführungsform
der Erfindung beschrieben werden, bei der in der MOS-
Schaltung eine Niedrigpegel-Halteschaltung vorhanden
ist, um das Ausgangssignal der CMOS-Stromspiegelschaltung
zwangsweise für eine feste Zeitspanne durch Eingabe eines
Steuersignals auf niedrigem Pegel zu halten.
In der Schaltung nach Fig. 3 wird, nachdem das Steuersignal
SEP hohen Pegel hat, die CMOS-Stromspiegelschaltung aktiv,
und der Ausgangsanschluß N5 der CMOS-Stromspiegelschaltung
erhält niedrigen Pegel. Da aber die Ansprechgeschwindigkeit
der Stromspiegelschaltung nicht besonders hoch ist, verschiebt
sich die Spannung am Anschluß N5 langsam von hohem
auf niedrigen Pegel, so daß die Spannung am Anschluß N5
eine langsam abfallende Wellenform ist.
Aus diesem Grund wird der zeitliche Verlauf, mit dem der
Ausgangsanschluß N6 der Transistoren Q5 und Q6 der CMOS-Negatorschaltung
mit dem Anschluß N5 als Gate-Eingang von
niedrigem auf hohen Pegel gelangt, nachdem SEP auf hohem
Pegel eingestellt ist, beeinflußt durch Schwankung der
Kennlinien der Transistoren Q5 und Q6.
Da weiterhin die Ansprechgeschwindigkeit der Stromspiegelschaltung
sich abhängig von der externen Versorgungsspannung
Vcc (EXT) wesentlich ändert, ist das zeitliche Verhalten,
mit dem der Anschluß N6 von niedrigem auf hohen Pegel übergeht,
Schwankungen unterworfen, die auch wesentlich abhängen
vom Wert der externen Versorgungsspannung Vcc (EXT).
Eine Änderung des Betriebszeitablaufs der Transistoren Q5
und Q6 des CMOS-Negators führt direkt zu einer Änderung des
Zeitpunkts des Startens des Ladens von SAP, so daß möglicherweise
eine Fehlfunktion der Bitleitungs-Leseverstärker
stattfindet.
Diese Ausführungsform zeigt eine einfach zu steuernde MOS-
Schaltung, in der der Startzeitpunkt des Ladens der SAP
schwer zu ändern ist, ungeachtet der Schwankungen der externen
Versorgungsspannung Vcc (EXT) sowie Schwankungen in
den Kennlinien der Transistoren.
Wie in Fig. 4 gezeigt ist, ist eine Niedrigpegel-Halteschaltung
44 dieser MOS-Schaltung derart ausgebildet,
daß eine Verzögerungsschaltung DC5 und ein NAND-Glied NA4
das Steuersignal SEP empfangen und ein Ausgangssignal der
Verzögerungsschaltung DC5 in einen Negator INV3 eingegeben
wird, während ein Ausgangssignal des Negators INV3 als Eingangs
signal des NAND-Glieds NA4 dient.
Weiterhin wird ein Ausgangssignal des NAND-Glieds NA4 in
einen Negator INV4 eingegeben, und ein Ausgangssignal des
Negators INV4 ist an einen Gateanschluß N40 eines N-Kanal-
Transistors Q40 gelegt, der einen Drain-Anschluß N5 aufweist.
Die übrigen Teile der Schaltung sind ähnlich wie beim
Grundaufbau der Schaltung nach Fig. 3.
Im folgenden wird die Arbeitsweise dieser Schaltung beschrieben.
Da im Anfangszustand das Signal SEP niedrigen Pegel hat,
sind die Transistoren Q10, Q11 und Q12 ausgeschaltet, und
die CMOS-Stromspiegelschaltung ist inaktiv.
Zu dieser Zeit hat der Gate-Anschluß N40 des Transistors
Q40 niedrigen Pegel, so daß der Transistor Q40 sperrt.
In der Zwischenzeit wird der Ausgangsanschluß N5 der CMOS-
Stromspiegelschaltung von dem Transistor Q1 auf hohem Pegel
vorgeladen. Als Folge davon wird der Anschluß N6 auf niedrigen
Pegel eingestellt, und der Transistor Q13 schaltet
ein und der Transistor Q14 schaltet aus, und der Anschluß
N7 wird auf den Pegel der externen Versorgungsspannung Vcc (EXT)
vorgeladen, so daß der Treibertransistor Q23 ausgeschaltet
wird.
Wenn das Steuersignal SEP auf hohen Pegel eingestellt wird,
wird der Transistor Q40 während einer Verzögerungszeit τ5,
die von der Verzögerungsschaltung DC5 eingestellt wird, in
den eingeschalteten Zustand gebracht, und der Anschluß N5
wird auf niedrigen Pegel eingestellt.
Gleichzeitig mit diesem Vorgang schalten die Transistoren
Q10, Q11 und Q12 ein, und die CMOS-Stromspiegelschaltung
arbeitet so, daß der Anschluß N5 auf niedrigen Pegel eingestellt
wird. Somit wird der Anschluß N5 sowohl durch das
Entladen über den Transistor Q40 als auch durch den Betrieb
der CMOS-Stromspiegelschaltung auf niedrigen Pegel eingestellt.
Da aber die Ansprechgeschwindigkeit der Stromspiegelschaltung
gering ist, so ist es, wenn der Transistor Q40
einschaltet, daß der Anschluß N5 tatsächlich niedrigen Pegel
annimmt, so, daß die Ansprechgeschwindigkeit, mit der
der Anschluß N5 niedrigen Pegel annimmt, ebenfalls schnell
wird.
Die von der Verzögerungsschaltung DC5 bewirkte Verzögerungszeit
τ5 wird so eingestellt, daß die Zeit ausreichend
vor dem Beendigungszeitpunkt des Ladens der SAP zu Ende
ist.
Sowohl der Betrieb des Ladens der SAP nach dem Einstellen
des Anschlusses N5 auf niedrigen Pegel als auch das Vorladen,
nachdem das Reihenadressen-Strobesignal RAS von
niedrigem auf hohen Pegel geht, werden in ähnlicher Weise
wie bei der Grundschaltung nach Fig. 3 bewirkt.
Bei dieser Schaltung erreicht man, daß die Ansprechgeschwindigkeit,
mit der der Anschluß N5 von hohem auf niedrigen
Pegel übergeht, schnell ist, da der Ausgangsanschluß
N5 der Stromspiegelschaltung zwangsweise für eine feste
Zeitspanne von dem Transistor Q40 auf niedrigem Pegel gehalten
wird, nachdem das Steuersignal SEP eingegeben ist.
Selbst wenn der Wert der externen Versorgungsspannung Vcc (EXT)
schwankt, ändert sich die Ansprechgeschwindigkeit am
Ausgangsanschluß N5 der Stromspiegelschaltung kaum.
Der zeitliche Ablauf von dem Zeitpunkt an, bei dem das Steuersignal
SEP eingegeben wird, bis zu dem Beginn des Aufladens
der SAP ändert sich nicht nennenswert, ungeachtet von
Schwankungen der Kennlinien der Transistoren Q5 und Q6 und
des Werts der externen Versorgungsspannung Vcc (EXT), so
daß sich die Steuerbarkeit der Anordnung wesentlich verbessert.
Anhand der Fig. 5 soll nun eine dritte Ausführungsform der
Erfindung erläutert werden.
Bei dieser MOS-Schaltung ist zusätzlich zu dem Schaltungsaufbau
nach dem ersten Ausführungsbeispiel ein P-
Kanal-Transistor Q18 vorgesehen, der mit einem Anschluß N8
als Gate-Eingang versehen ist, und der die externe Versorgungsspannung
Vcc (EXT) ebenso wie das Potential verwendet,
welches zwischen der internen Versorgungsspannung (Vcc (INT))
und dem an die Lastschaltung angeschlossenen Anschluß
SAP liegt. Der Schaltungsaufbau ist so ausgelegt,
daß das Potential der Last auf dem Pegel der internen Versorgungsspannung
Vcc (INT) gehalten werden kann, während
das Steuersignal SEP hohen Pegel hat, und zwar auch nachdem
die CMOS-Stromspiegelschaltung ihren Betrieb beendet hat.
Die übrigen Teile der Schaltung sind ähnlich wie beim ersten
Ausführungsbeispiel.
Diese Schaltung arbeitet wie folgt:
Der P-Kanal-Transistor Q18 schaltet ein, wenn das Steuersignal
SEP von niedrigem auf hohen Pegel übergeht, während
das Aufladen der Lastschaltung durch einen Strom IA erfolgt,
der durch den Transistor Q18 fließt, sowie durch den
Strom IC, der durch den P-Kanal-Treibertransistor Q23
fließt. In diesem Fall ist die Kanalbreite des Transistors
Q18 so eingestellt, daß der Strom IA, der durch den Transistor
Q18 fließt, etwa ein Zehntel des Stroms durch den
Transistor Q23 beträgt, um die Schwankungen der internen
Versorgungsspannungen Vcc (INT) zu minimieren, die aus dem
Aufladen der Lastschaltung resultieren, und um die Konstanz
des in die Lastschaltung fließenden Ladestroms aufrechtzuerhalten.
Mit dem Fortschreiten des Aufladens der Lastschaltung, und
wenn das Potential von SAP größer wird als die interne Versorgungs
spannung Vcc (INT), schaltet der P-Kanal-Treibertransistor
Q23 in der gleichen Weise wie beim ersten Ausführungsbeispiel
aus, jedoch bleibt der Transistor Q18 eingeschaltet,
insoweit das Steuersignal hohen Pegel hat.
Selbst wenn das Steuersignal SEP für lange Zeit auf hohem
Pegel bleibt, fällt das Potential der aufgeladenen Last
nicht unter den Pegel der internen Versorgungsspannung Vcc (INT).
Damit ist diese MOS-Schaltung in der Lage, das beim ersten
Ausführungsbeispiel auftretende Problem zu vermeiden.
Das heißt: Beim ersten Ausführungsbeispiel stoppt die MOS-
Schaltung den Ladevorgang, wenn das Potential der Last
den Pegel der internen Versorungsspannung Vcc (INT) erreicht,
der Ladevorgang wird selbst dann nicht wieder aufgenommen,
wenn das Potential der Last durch Leckströme unter
den Pegel der internen Versorgungsspannung Vcc (INT)
abfällt, und je länger die Zeitspanne ist, während der das
Steuersignal SEP hohen Pegel hat, desto größer ist der Potentialabfall
der Last aufgrund von Leckstrom, so daß es zu
Fehlern beim Betrieb des Chips kommt.
Da bei dieser Ausführungsform Zeit benötigt wird, nachdem
die Stromspiegelschaltung ihren Betrieb aufnimmt, und bis
der Anschluß N5 den niedrigen Pegel erreicht, ist es, wenn
die Kanalbreiten der Transistoren Q1, Q2, Q3 und Q4, die
die Stromspiegelschaltung bilden, und der Schalttransistor
Q11 für den Stromspiegel vergrößert werden, möglich, die
Ansprechzeit zu verkürzen, bis der Anschluß N5 den niedrigen
Pegel erreicht. Da jedoch diese Maßnahme zu einer vergrößerten
Musterfläche und Leistungsaufnahme führt, stellt
sich die Frage, ob die Ansprechzeit zu verkürzen oder die
Chipgröße zu verringern ist.
Es sollte beachtet werden, daß auch bei diesem Ausführungsbeispiel
das Verhältnis der Widerstände R1 und R2 und das
Verhältnis zwischen den Widerständen R3 und R4 geringfügig
ebenso geändert werden kann wie bei der modifizierten Variante
der ersten Ausführungsform.
In anderen Worten: Wie beim ersten Ausführungsbeispiel beschrieben,
ist es, wenn die Deaktivierschaltung der MOS-Ladeschaltung
hinzugefügt ist, dann, wenn R2/R1 etwa kleiner
gemacht wird als R4/R3, möglich, das Potential am Anschluß
N1 höher zu machen als das Potential am Anschluß N4, selbst
dann, wenn der Wert der internen Versorgungsspannung Vcc (INT)
gleich der externen Versorgungsspannung Vcc (EXT)
ist. Damit kann die Deaktivierschaltung einen günstigen Betrieb
aufweisen, und das Potential am Anschluß SAP kann im
wesentlichen gleich demjenigen der internen Versorgungsspannung
Vcc (INT) gemacht werden, wenn der Treiber-MOS-
Transistor Q23 tatsächlich abschaltet.
Im folgenden wird ein viertes Ausführungsbeispiel der Erfindung
beschrieben.
Wie in Fig. 6 gezeigt ist, ist dieser Schaltung ein zusätzlicher
Schaltkreis 63 hinzugefügt. Der zusätzliche Schaltkreis
63 umfaßt anstelle der in der dritten Ausführungsform
vorgesehenen Deaktivierungsschaltung 53 einen Deaktivierschaltungskreis,
der so ausgebildet ist, daß er automatisch
die Stromspiegelschaltung deaktiviert, nachdem das Laden
der Lastschaltung erfolgt ist. Der Schaltkreis enthält
einen Transistor Q8, der an den Steuersignalanschluß SEP
angeschlossen ist, einen CMOS-Negator INV2, einen Transistor
Q17, einen Transistor Q18, eine Verzögerungsschaltung
DC4, wobei letztere an einen Ausgangsanschluß N8 des Negators
INV2 angeschlossen ist.
Die Deaktivierschaltung 63 enthält außerdem einen Schaltkreis,
in welchem Transistoren Q7, Q8 und Q9 an den Ausgangsanschluß
N5 der Stromspiegelschaltung angeschlossen
sind. Dieser Schaltungsaufbau ist so ausgelegt, daß er die
Zeit verkürzt, die von dem Anstieg des Signals SEP bis zum
Einschalten des Treibertransistors Q23 verstreicht, um es
möglich zu machen, die Stromspiegelschaltung automatisch
mit einer geringen Anzahl von Bauelementen nach dem Laden
der Lastschaltung zu deaktivieren.
Die übrigen Teile der MOS-Schaltung sind ähnlich wie im
Ausführungsbeispiel 1.
In anderen Worten: Die Source-Anschlüsse der P-Kanal-Transistoren
Q1, Q2, Q5, Q9, Q13, Q15, Q23 sind an die externe
Spannungsversorgung (Vcc (EXT)) angeschlossen.
Der gemeinsame Gate-Anschluß N2 der P-Kanal-Transistoren Q1
und Q2, die die CMOS-Stromspiegelschaltung darstellen und
ein Paar bilden, ist sowohl an den Drain-Anschluß des P-Kanal-
Transistors Q2 als auch an den Drain-Anschluß des N-Kanal-
Transistors Q4 angeschlossen.
Der Drain-Anschluß N5 des Transistors Q1 ist an den Drain-
Anschluß des N-Kanal-Transistors Q3 angeschlossen, um einen
Ausgang der CMOS-Stromspiegelschaltung CM zu bilden, die
aus den Transistoren Q1, Q2, Q3 und Q4 besteht. Auch ist der
Anschluß N5 sowohl an den Drain-Anschluß des Transistors Q9
als auch an den Gate-Anschluß der Transistoren Q5 und Q6,
die den CMOS-Negator bilden, angeschlossen, und er ist über
die N-Kanal-Transistoren Q7 und Q8 auf Masse gelegt.
Der gemeinsame Source-Anschluß N3 der N-Kanal-Transistoren
Q3 und Q4 der Stromspiegelschaltung CM, die zusammen ein
Paar bilden, ist über den Transistor Q11 auf Masse gelegt.
Der Gate-Anschluß N4 des Transistors Q3 ist ein Referenzpotential-
Eingabeanschluß der Stromspiegelschaltung CM und
ist an Widerstände R1 und R2 angeschlossen. Der Widerstand
R2 ist an die interne Spannungsversorgung (Vcc (INT)) angeschlossen,
während der Widerstand R2 über den N-Kanal-Transistor
Q10 auf Masse gelegt ist.
Der Gate-Anschluß N1 des Transistors Q4 dient als Eingangsanschluß
für die Stromspiegelschaltung CM und ist an Widerstände
R3, R4 angeschlossen. Der Widerstand R3 liegt am Anschluß
SAP, der einerseits an die Lastschaltung (Leseverstärker)
angeschlossen ist, während der Widerstand R4 über
den N-Kanal-Transistor Q12 auf Masse gelegt ist.
Der gemeinsame Ausgangsanschluß N6 der Transistoren Q5 und
Q6, die den CMOS-Negator bilden, ist an die Gate-Anschlüsse
von P-Kanal-Transistoren Q9 und Q13 und der N-Kanal-Transistoren
Q10, Q11, Q12 und Q14 angeschlossen und liegt über
den N-Kanal-Transistor Q17 auf Masse.
Der gemeinsame Drain-Anschluß N7 der Transistoren Q13 und
Q14 ist an den zusammengeschalteten Gate-Anschluß und
Drain-Anschluß des P-Kanal-Transistors Q15 ebenso wie an
den Gate-Anschluß des P-Kanal-Treibertransistors Q23 angeschlossen.
Der Source-Anschluß des Transistors Q14 ist über die Konstant
stromschaltung I auf Masse gelegt.
Das Steuersignal SEP dieser MOS-Schaltung wird an den
Gateanschluß des Transistors Q8 und den CMOS-Negator INV2
angelegt, während ein Ausgangssignal am Ausgangsanschluß N8
des Negators INV2 an den Transistor Q7, den Gate-Anschluß
des Transistors Q17, den Gate-Anschluß des Transistors Q18,
der mit einem Anschluß an die interne Versorgungsspannung
Vcc (INT) und mit dem anderen Anschluß an SAP angeschlossen
ist, und an die Verzögerungsschaltung DC4 gelegt.
Der Ausgang der Verzögerungsschaltung DC4 liegt am Gate-Anschluß
N9 des Transistors Q7.
Man beachte, daß die Gate-Länge des Transistors Q9 so eingestellt
ist, daß sie größer ist als diejenige der anderen
Transistoren, damit der Einschaltwiderstand groß ist.
Im folgenden wird die Betriebsweise der MOS-Schaltung
mit dem oben beschriebenen Aufbau erläutert. Fig. 9(a) bis
9(c) sind Signalverläufe, die die Schwankungen des Potentials
der Signale SEN, SEP und SAP, das Potentials an jedem
Anschluß und den Stromfluß durch die Transistoren Q15, Q18
und Q23 zeigen.
Zunächst wird im Anfangszustand das Steuersignal SEP auf
niedrigem Pegel gehalten, und der Transistor Q17 ist eingeschaltet.
Folglich hat der Anschluß N6 niedrigen Pegel, und
die Transistoren Q10, Q11 und Q12 sind ausgeschaltet, so
daß die Stromspiegelschaltung nicht arbeitet.
Da weiterhin der Transistor Q13 eingeschaltet und der Transistor
Q14 ausgeschaltet ist, wird der Anschluß N7 auf den
Pegel der externen Versorgungsspannung Vcc (EXT) vorgeladen,
mit dem Ergebnis, daß der P-Kanal-Treibertransistor
Q23 ausgeschaltet ist.
Da der Anschluß N8 hohen Pegel hat, schaltet auch der P-Kanal-
Transistor Q18 ab, so daß die externe Versorgungsspannung
(Vcc (EXT)) und der an die Lastschaltung angeschlossene
Anschluß SAP vollständig voneinander getrennt sind.
Im Anfangszustand befindet sich SAP auf dem Vorladepegel,
das heißt 1/2 Vcc (INT) der Bitleitungen BL, . Der Ausgangsanschluß
N5 der Stromspiegelschaltung wird vorgeladen
auf den Pegel der externen Versorgungsspannung Vcc (EXT),
da der Transistor Q8 aus- und der Transistor Q9 eingeschaltet
ist. Im Anfangszustand fließt kein Durchgangsstrom
durch die MOS-Schaltung.
Wenn also das Steuersignal SEP von niedrigem auf hohen Pegel
übergeht, geht das Potential am Anschluß N8 über den
Negator INV2 auf niedrigen Pegel, was wiederum den Transistor
Q17 veranlaßt, ausgeschaltet zu werden, während der
Transistor Q18 eingeschaltet wird.
Da außerdem der Transistor Q8 einschaltet, bleibt der Transistor
Q7 während der Zeitspanne τ4 im Einschaltzustand,
nachdem das Signal SEP hohen Pegel hat, so daß der Ausgangsanschluß
N5 der Stromspiegelschaltung zwangsweise auf
niedrigen Pegel gesetzt wird.
Im Ergebnis hat der Anschluß N6 hohen Pegel, der Transistor
Q13 schaltet ab und der Transistor Q14 schaltet ein, mit
der Folge, daß der Vorspannungsstrom IB durch die Transistoren
Q15 und Q14 und die Konstantstromschaltung I fließt,
das Potential am Anschluß N7 abfällt und dadurch ein Einschalten
des Treibertransistors Q23 ermöglicht.
Gleichzeitig mit dem oben beschriebenen Betrieb wird die
Stromspiegelschaltung aktiviert. Da das Potential am Anschluß
N6 von niedrigem auf hohen Pegel übergeht, schalten
die Transistoren Q10, Q11, Q12 an, und die Stromspiegelschaltung
beginnt ihren Betrieb. Unmittelbar nach dem Betriebsbeginn
ist das Potential von SAP niedriger als die
interne Versorgungsspannung Vcc (INT), so daß der Anschluß
N5 auf niedrigem Pegel auch dann gehalten wird, nachdem der
Transistor Q7 mit einer Zeitverzögerung von τ4 nach dem
Einstellen des Steuersignals SEP auf hohen Pegel ausschaltet.
Wenn also der Ladevorgang fortschreitet, bis das Potential
an dem an die Lastschaltung angeschlossenen Anschluß SAP
höher wird als die interne Versorgungsspannung Vcc (INT),
so wird dies von der Stromspiegelschaltung erfaßt, und der
Anschluß N5 geht von niedrigem auf hohen Pegel über. Im Ergebnis
nimmt der Anschluß N6 niedrigen Pegel an, der Transistor
Q13 schaltet ein und der Transistor Q14 schaltet
aus, so daß der Anschluß N7 erneut auf den Pegel von Vcc (EXT)
vorgeladen wird und der Treibertransistor Q23 ausschaltet.
Weiterhin werden gleichzeitig mit dem oben erläuterten Betrieb
die N-Kanal-Transistoren Q10, Q11 und Q12 ausgeschaltet,
so daß die Stromspiegelschaltung automatisch deaktiviert
wird.
Selbst wenn die Stromspiegelschaltung deaktiviert ist,
bleibt der P-Kanal-Transistor Q18 im eingeschalteten Zustand,
und das Potential von SAP wird auf dem Pegel der internen
Spannungsversorgung Vcc (INT) gehalten.
Wenn dann das Reihenadressen-Strobesignal hohen Pegel
annimmt und der Speicher im Vorladezustand eingestellt
ist, ändert sich das Steuersignal SEP von hohem auf niedrigen
Pegel, und die Transistoren Q8 und Q18 schalten aus,
während die Transistoren Q7 und Q17 einschalten, wodurch in
den Anfangszustand zurückgekehrt wird.
Bei diesem Schaltungsaufbau läßt sich die Zeit, die nach
dem Wechsel des Steuersignals SEP von niedrigem auf hohen
Pegel und bis zum Einschalten des Treibertransistors Q23
verstreicht, im Vergleich zum ersten und dritten Ausführungsbeispiel
beträchtlich verkürzt werden.
Bei der Schaltung nach dem ersten Ausführungsbeispiel dauert
es eine Zeit, nachdem die Stromspiegelschaltung ihren
Betrieb begonnen hat und bis der Anschluß N5 den niedrigen
Pegel erreicht. Deshalb wird bei der Schaltung bei diesem
vierten Ausführungsbeispiel der Versuch gemacht, das Ausgangssignal
der CMOS-Stromspiegelschaltung zwangsweise auf
niedrigem Pegel zu halten, um sicherzustellen, daß die Ansprechzeit,
in der der Anschluß N5 den niedrigen Pegel erreicht,
verkürzt wird.
Weiterhin werden bei der dritten Ausführungsform drei NAND-
Glieder, ein Negator und eine Verzögerungsschaltung dazu
verwendet, die Stromspiegelschaltung zu deaktivieren, nachdem
der Ladevorgang abgeschlossen ist und das Potential der
Ladeschaltung den Pegel der internen Spannungsversorgung
Vcc (INT) erreicht, und bis das Steuersignal auf niedrigem
Pegel ist. Im Gegensatz dazu kann man bei der Schaltung
nach der vierten Ausführungsform auf die NAND-Glieder verzichten,
und es ist möglich, die gleiche Logik mit einer
geringeren Anzahl von Bauelementen zu realisieren, so daß
man insgesamt Musterfläche auf dem Chip einsparen kann.
Es sei beachtet, daß auch bei dieser Ausführungsform das
Verhältnis zwischen den Widerständen R1 und R2 und das Verhältnis
zwischen den Widerständen R3 und R4 in der gleichen
Weise wie bei der modifizierten Variante der ersten Ausführungsform
und wie bei der Variante der dritten Ausführungsform
geringfügig modifiziert werden können.
In anderen Worten: Gemäß dem ersten Ausführungsbeispiel
kann man dann, wenn die Deaktivierschaltung der MOS-Schaltung
hinzugefügt ist, falls R2/R1 etwas kleiner ist
als R4/R3, das Potential am Anschluß N1 höher machen als
das Potential am Anschluß N4, und zwar auch dann, wenn der
Wert der internen Spannungsversorgung Vcc (INT) gleich ist
dem der externen Versorgungsspannung Vcc (EXT). Damit läßt
sich die Deaktivierschaltung in vorteilhafter Weise betreiben,
und das Potential am Anschluß SAP läßt sich im wesentlichen
genauso groß machen wie die interne Versorgungsspannung
Vcc (INT), wenn der Treiber-MOS-Transistor Q23
tatsächlich ausschaltet.
Obschon beim ersten bis vierten Ausführungsbeispiel die
Stromspiegelschaltung mit Lasttransistoren in Form von P-
Kanal-Transistoren beschrieben wurde, so läßt sich die Erfindung
auch anwenden auf eine Stromspiegelschaltung, in
der die Lasttransistoren N-Kanal-Transistoren sind.
Obschon beim dritten und beim vierten Ausführungsbeispiel
der P-Kanal-Transistor Q18 eingeschaltet ist, während SEP
hohen Pegel hat, kann alternativ die Schaltung so ausgelegt
werden, daß der P-Kanal-Transistor Q18 einschaltet, nachdem
SAP den Pegel der internen Versorgungsspannung Vcc (INT) erreicht.
Claims (13)
1. Schaltungsanordnung für die Spannungsversorgung von
Lastschaltungen in Halbleiterspeichern mit einem MOS-Transistor
(Q23), der einen Source-Anschluß, einen Drain-Anschluß
und einen Gate-Anschluß aufweist, wobei entweder an den
Source-Anschluß oder an den Drain-Anschluß eine ein erstes
Potential (Vcc(EXT)) liefernde Spannungsversorgung angeschlossen
ist, während der andere Anschluß an die Lastschaltung
(22) angeschlossen ist, und mit einer Steuerschaltung
(33), die an den anderen Anschluß und den Gate-Anschluß
des MOS-Transistors (Q23) angeschlossen ist, dadurch gekennzeichnet,
daß die Steuerschaltung (33) durch
die Eingabe eines Steuersignals (SEP) aktivierbar ist, um das
Potential (bei SAP) an dem anderen Anschluß des MOS-Transistors
(Q23) zu vergleichen mit einem zweiten Potential
(Vcc(INT)), welches niedriger ist als das erste Potential
(Vcc(EXT)), und daß die Steuerschaltung (33) ein Leitendwerden
des MOS-Transistors (Q23) ermöglicht, um eine Aufladung
der Lastschaltung (22) zu bewirken, wenn das Potential an dem
anderen Anschluß niedriger ist als das zweite Potential, wobei
eine Deaktivierungsschaltung (53) vorgesehen ist, um die
Steuerschaltung (33) zu deaktivieren, wenn das Potential (bei
SAP) an dem anderen Anschluß des MOS-Transistors (Q23) gleich
oder höher wird als das des zweiten Anschlusses, selbst wenn
das Steuersignal in die Steuerschaltung (33) eingegeben wird,
um so den MOS-Transistor (Q23) nichtleitend halten zu können.
2. Schaltung nach Anspruch 1, bei der die Steuerschaltung
(33) durch einen CMOS-Stromspiegel (CM) gebildet wird.
3. Schaltung nach Anspruch 1 und 2, umfassend eine Konstantstromschaltung
(43), die einen Stromfluß durch die Lastschaltung
(22) zu einem Konstantstrom macht, wenn der MOS-
Transistor (Q23) einschaltet.
4. Schaltung nach einem der Ansprüche 1 bis 3, bei der
die Steuerschaltung (33) einen Schaltkreis (Q18) enthält, um
einen Anschluß mit dem zweiten Potential und den anderen Anschluß
des MOS-Transistors (Q23) selektiv leitend zu machen.
5. Schaltung nach einem der Ansprüche 1 bis 4, bei der
die Spannungsversorgung eine externe Spannungsversorgung ist,
während das zweite Potential gleich groß ist wie das Potential
(Vcc(INT)) einer interen Spannungsversorgung.
6. Schaltung nach einem der Ansprüche 1 bis 4, bei der
die Spannungsversorgung eine externe Spannungsversorgung ist,
während das zweite Potential so eingestellt wird, daß es entsprechend
der Ladungsmenge, die in der Lastschaltung zwischen
der Zeit des Aktivierens der Steuerschaltung (33) und dem
Zeitpunkt, zu dem der MOS-Transistor (Q23) tatsächlich abgeschaltet
wird, geladen wird, niedriger ist als das Potential
(Vcc(INT)) einer internen Spannungsversorgung.
7. Schaltungsanordnung für die Spannungsversorgung von
Lastschaltungen in Halbleiterspeichern mit einem MOS-Transistor
(Q23) der einen Source-Anschluß, einen Drain-Anschluß
und einen Gate-Anschluß aufweist, wobei entweder an den
Source-Anschluß oder an den Drain-Anschluß eine ein erstes
Potential (Vcc(EXT)) liefernde Spannungsversorgung angeschlossen
ist, während der andere Anschluß an die Lastschaltung
(22) angeschlossen ist, und mit einer Steuerschaltung
(33), die an den anderen Anschluß und den Gate-Anschluß des
MOS-Transistors (Q23) angeschlossen ist, dadurch gekennzeichnet,
daß die Steuerschaltung (33) durch
die Eingabe eines Steuersignals (SEP) aktivierbar ist, um das
Potential (bei SAP) an dem anderen Anschluß des MOS-Transistors
(Q23) zu vergleichen, mit einem zweiten Potential
(Vcc(INT)), das niedriger ist als das erste Potential
(Vcc(EXT)), und daß die Steuerschaltung (33) dem MOS-Transistor
(Q23) ermöglicht, leitend zu werden, um ein Aufladen
der Lastschaltung (22) zu bewirken, wenn das Potential an dem
anderen Anschluß niedriger als das zweite Potential ist, wobei
die Steuerschaltung (33) eine Niedrigpegel-Halteschaltung
(44) enthält, um das Ausgangssignal (N5) der Steuerschaltung
(33) zwangsweise für eine feste Zeitspanne durch die Eingabe
des Steuersignals (SEP) in diese Schaltung auf niedrigem Pegel
zu halten.
8. Schaltung nach Anspruch 7, bei der die Steuerschaltung
(33) weiterhin eine Deaktivierschaltung (53) umfaßt, die
dazu dient, die Steuerschaltung (33) zu deaktivieren, wenn
das Potential an dem anderen Anschluß des MOS-Transistors
(Q23) höher wird als das zweite Potential, selbst wenn das
Steuersignal in die Steuerschaltung (33) eingegeben wird.
9. Schaltung nach Anspruch 7 und 8, bei der die Steuerschaltung
(33) durch einen CMOS-Stromspiegel (CM) gebildet
wird.
10. Schaltung nach einem der Ansprüche 7 bis 9, umfassend
eine Konstantstromschaltung (43), die einen durch die
Lastschaltung (22) fließenden Strom konstant macht, wenn der
MOS-Transistor (Q23) einschaltet.
11. Schaltung nach einem der Ansprüche 7 bis 10, bei
der die Steuerschaltung (33) einen Schaltkreis (Q18) enthält,
um selektiv einen Anschluß mit dem zweiten Potential und
einen weiteren Anschluß des MOS-Transistors (Q23) leitend zu
machen.
12. Schaltung nach einem der Ansprüche 7 bis 11, bei
der die Spannungsversorgung eine externe Spannungsversorgung
ist, während das zweite Potential im wesentlichen dem Potential
einer internen Spannungsversorgung gleicht.
13. Schaltung nach einem der Ansprüche 7 bis 11, bei
der die Spannungsversorgung eine externe Spannungsversorgung
ist, während das zweite Potential entsprechend der Ladungsmenge,
die in der Lastschaltung zwischen der Zeit des Aktivierens
der Steuerschaltung (33) und dem Zeitpunkt, zu dem
der MOS-Transistor (Q23) tatsächlich abgeschaltet wird, geladen
wird, niedriger eingestellt wird als das Potential einer
internen Spannungsversorgung.
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JP3037377B2 (ja) * | 1990-08-27 | 2000-04-24 | 沖電気工業株式会社 | 半導体記憶装置 |
KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
JP3286869B2 (ja) * | 1993-02-15 | 2002-05-27 | 三菱電機株式会社 | 内部電源電位発生回路 |
JPH10260741A (ja) * | 1997-03-17 | 1998-09-29 | Oki Electric Ind Co Ltd | 定電圧発生回路 |
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DE10050561B4 (de) * | 2000-10-12 | 2005-04-28 | Dialog Semiconductor Gmbh | Integrierte Schaltung mit Schaltungsteilen mit unterschiedlicher Versorgungsspannung |
US6466081B1 (en) * | 2000-11-08 | 2002-10-15 | Applied Micro Circuits Corporation | Temperature stable CMOS device |
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JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
JPH0810551B2 (ja) * | 1986-12-03 | 1996-01-31 | 株式会社日立製作所 | 半導体装置 |
JP2592234B2 (ja) * | 1985-08-16 | 1997-03-19 | 富士通株式会社 | 半導体装置 |
JPS63112893A (ja) * | 1986-10-28 | 1988-05-17 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH06100939B2 (ja) * | 1987-09-07 | 1994-12-12 | 日本電気株式会社 | 電源回路 |
JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
FR2630276B1 (fr) * | 1988-04-14 | 1992-07-03 | Bendix Electronics Sa | Circuit de commande d'une charge inductive |
US4803612A (en) * | 1988-06-08 | 1989-02-07 | National Semiconductor Corporation | Clock ripple reduction in a linear low dropout C/DMOS regulator |
US4937469A (en) * | 1988-08-30 | 1990-06-26 | International Business Machines Corporation | Switched current mode driver in CMOS with short circuit protection |
EP0369048A1 (de) * | 1988-11-15 | 1990-05-23 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Laststromregelung in einem Leistungs-MOSFET |
US4970420A (en) * | 1989-07-13 | 1990-11-13 | Westinghouse Electric Corp. | Power field effect transistor drive circuit |
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