DE4010103A1

DE4010103A1 - Ladeschaltung vom mos-typ

Info

Publication number: DE4010103A1
Application number: DE4010103A
Authority: DE
Inventors: Takahiko Hara; Syuso Fujii; Shigeyoshi Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-30
Filing date: 1990-03-29
Publication date: 1990-10-04
Also published as: US5194762A; JP2883625B2; DE4010103C2; JPH02260196A; KR940004037B1

Description

Die Erfindung betrifft eine Ladeschaltung vom MOS-Typ, insbesondere eine Ladeschaltung vom MOS-Typ, die zum Laden einer Last hoher Kapazität in einem Halbleiterchip dient, welches eine Versorgungsspannungs-Absenkschaltung aufweist, um im Inneren des Halbleiterchips eine von einer außen befindlichen Versorgungsspannungsquelle angelegte externe Versorgungsspannung umzusetzen in eine interne Versorgungsspannung, die niedriger ist als die externe Versorgungsspannung.

In den vergangenen Jahren brachte es die Entwicklung auf dem Gebiet der Halbleitertechnik, insbesondere die Entwicklung auf dem Gebiet der Feinmuster-Technologie mit sich, daß die Tendenz insbesondere bei Halbleiterspeichern immer stärker zu noch feineren Mustern ging. Aus diesem Grund ist es im Hinblick auf die Zuverlässigkeit solcher Bauelemente wünschenswert, die an die Bauelemente angelegten Versorgungsspannungen zu senken.

Für solche Anwender allerdings, die verschiedene Systeme mit derzeit gebräuchlichen Halbleiterspeichern entworfen haben, ist es im Hinblick auf die Kompatibilität mit derzeitigen Systemen wünschenswert, daß auch bei einer Zunahme des Integrationsgrades bei Halbleiterspeichern externe Versorgungsspannungen V _cc (EXT), die von außen an die Chips angelegt werden, unverändert verwendet werden können.

Aus diesem Grund wurden und werden Mittel entwickelt, mit deren Hilfe die an das Baulement angelegte Spannung auf ein Niveau abgesenkt wird, welches niedriger ist als eine extern angelegte Spannung, um auf diese Weise innerhalb des Chips eine Versorgungsspannungs-Absenkschaltung zur Verfügung zu haben.

Bei einem MOS-Speicher vom Synchron-Typ erfolgen das Laden und das Entladen einer Last hoher Kapazität im Inneren des Chips mit hoher Häufigkeit. Das Laden und das Entladen in einem dynamischen Schreib-/Lesespeicher (DRAM) bringt es mit sich, daß die Stromstärke, die über jeden an den Transistor jeder Speicherzelle angeschlossenen Leseverstärker fließende Stromstärke gering ist.

In der Praxis jedoch gibt es viele Fälle, bei denen, wie in Fig. 7a gezeigt ist, eine Lastschaltung 22 mit einer Mehrzahl von Leseverstärkern 24 über einen Treibertransistor Q 30 an eine Versorgungsspannungs-Absenkschaltung 20 angeschlossen ist, die ihrerseits an eine externe Versorgungspannung (V _cc (EXT)) angeschlossen ist. In diesem Fall wird selbst dann, wenn die Stärke des durch einen der Leseverstärker 24 fließenden Stroms gering ist, der durch den Treibertransistor Q 30 fließende Strom momentan beträchtlich groß. Als Folge davon kann der Betrieb der Spannungs-Absenkschaltung 20 nicht in ausreichendem Maße dem Betrieb der Lastschaltung 22 folgen, so daß eine interne Versorgungsspannung V _cc (INT) die am Ausgang der Spannungs-Absenkschaltung 20 zur Verfügung steht, vorübergehend instabil wird.

Wie in Fig. 7b gezeigt ist, umfaßt diese Spannungs-Absenkschaltung 20 einen Differenzverstärker 23 s, der ein Potential V 1, welches man durch Teilen der internen Versorgungsspannung V _cc (INT) des Chips mit Widerständen R 30, R 31 erhält, mit einem Referenzpotential V _{ref 1}, das von der externen Versorgungsspannung V _cc (EXT) nicht abhängt, vergleicht. Die Schaltung enthält weiterhin einen P-Kanal-MOS- Transistor Q 32, dessen Gateanschluß an einen Ausgangsanschluß N 30 des Differenzverstärkers 23 s angeschlossen ist. Die Schaltung ist derart aufgebaut, daß die Spannung von der externen Versorgungsspannungsquelle (V _cc (EXT)), die an einen Source-Anschluß des P-Kanal-MOS-Transistors Q 32 angeschlossen ist, auf eine gewünschte Spannung der internen Quelle (V _cc (INT)) abgesenkt wird. Hier sind die Werte der Transistoren R 30 und R 31 derart eingestellt, daß das durch Teilen des Potentials der internen Versorgungsspannung V _cc (INT) des Chips mit den Widerständen R 30 und R 31 erhaltene Potential V 1 dem Referenzpotential V _{ref 1} gleicht.

Wenn durch die im Inneren des Chips befindliche Lastschaltung 22 einschließlich der Leseverstärker 24 die Energie verbraucht ist und das Potential V 1 unter das Referenzpotential V _{ref 1} abgefallen ist, schaltet der P-Kanal-MOS- Transistor Q 32 ein, und wenn die interne Versorgungsspannung V _cc (INT) einen Nennwert erreicht hat, schaltet der P- Kanal-MOS-Transistor Q 32 aus, um die interne Versorgungsspannung V _cc (INT) auf einem konstanten Niveau zu halten.

Darüber hinaus ist der Ausgang der Spannungs-Absenkschaltung 20, dessen Spannung auf einen gewünschten Pegel einer internen Versorgungsspannung V _cc (INT) abgesenkt ist, an einen Source-Anschluß des Treibertranistors Q 30 angeschlossen, so daß zur Zeit des Lesens die Ladeschaltung 22 von dem Treibertransistor Q 30 auf ein gewünschtes Ladepotential (z. B. 2/3 V _cc (EXT)) aufgeladen wird.

Um die eine hohe Kapazität aufweisende Last 22 unter Verwendung der so aufgebauten internen Schaltung aufzuladen, müssen, da ein starker Strom von der externen Spannungsquelle (V _cc (EXT)) über die in Reihe geschalteten beiden P- Kanal-Transistoren Q 30 und Q 32 fließt, die Abmessungen der P-Kanal-Transistoren Q 30 und Q 32 vergrößert werden. Dadurch entsteht das Problem, daß die Chipfläche größer wird.

In der Zwischenzeit dient auch die interne Spannungsversorgung (V _cc (INT)) als Spannungsquelle für eine Peripherieschaltung 21, die durch einen Adressenpuffer, einen Decodierer etc. gebildet wird. Wenn also eine derart hohe Kapazität aufweisende Last geladen wird, wird der durch den Treibertransistor Q 30 fließende Strom augenblicklich sehr groß, so daß der Betrieb der Spannungs-Absenkschaltung nicht in ausreichendem Maß dem Betrieb der Ladeschaltung zu folgen vermag. Wenn die interne Versorgungsspannung V _cc (INT) die am Ausgang der Spannungs-Absenkschaltung 20 zur Verfügung steht, momentan instabil ist, wird also der Betrieb der Peripherieschaltung 21 in beträchtlicher Weise beeinflußt, so daß es zu einem Betriebsfehler beim Betrieb des Speichers und zu einem Abfall der Betriebsgrenzwerte kommt.

Weiterhin entsteht das Problem, daß, wenn die interne Versorgungsspannung V _cc (INT) aufgrund des Treiberbetriebs der hochkapazitiven Last starken Schwankungen unterworfen ist, der Betrieb der Spannungs-Absenkschaltung selbst instabil wird.

Bei Halbleiterchips mit herkömmlichen Versorgungsspannungs- Absenkschaltungen verhält es sich also beim Laden einer hochkapazitiven Last so, daß durch die Schwankungen der internen Versorgungsspannung V _cc (INT) im Inneren des Chips sowie eine Zunahme der Chipfläche aufgrund der Verwendung zweier in Reihe geschalteter Transistoren, gravierende Probleme vorhanden sind, die die Schaffung eines feinen Musters ebenso verhindern wie die Verbesserung der Bauelement- Zuverlässigkeit.

Aufgabe der Erfindung ist es daher, eine kompakte Ladeschaltung vom MOS-Typ anzugeben, die es ermöglicht, eine eine hohe Kapazität aufweisende Last auf das Potential einer internen Versorgungsspannung anzuheben, ohne daß Schwankungen der internen Versorgungsspannungen im Inneren des Halbleiterchips verursacht werden, wobei eine Versorgungsspannungs- Absenkschaltung verwendet wird, die gut steuerbar ist, so daß die oben aufgezeigten Nachteile des Standes der Technik überwunden werden können.

Die Lösung dieser Aufgabe ist in den Ansprüchen angegeben. Nach einem ersten Aspekt der Erfindung ist in einem Halbleiterchip mit einer Spanungsversorgungs-Absenkschaltung eine Ladeschaltung vom MOS-Typ vorgesehen. Die Anordnung ist dadurch gekennzeichnet, daß ein erster Anschluß einer Steuerschaltung an einen Drain-Anschluß eines Treiber-MOS- Transistors der an eine Lastschaltung angeschlossenen Ladeschaltung angeschlossen ist, daß ein zweiter Anschluß der Steuerschaltung direkt an einen Anschluß der externen Versorgungsspannung des Chips angeschlossen ist, daß die Steuerschaltung derart ausgebildet ist, daß sie die Spannung an dem ersten Anschluß vergleicht mit einem Ausgangssignal der Versorgungsspannungs-Absenkschaltung, d. h. einer internen Versorgungsspannung des Chips, und daß auf der Basis des Vergleichsergebnisses die Steuerung des Gate- Potentials des Treiber-MOS-Transistors gesteuert wird und die Lastschaltung auf die interne Versorgungsspannung des Chips geladen wird. Die Ladeschaltung vom MOS-Typ enthält außerdem eine Deaktivierschaltung zum automatischen Deaktivieren der Steuerschaltung dann, wenn das Potential an dem anderen Anschluß des MOS-Transistors größer wird als das zweite Potential, auch dann, wenn ein Steuersignal in die Steuerschaltung eingegeben wird.

Vorzugsweise nimmt das zweite Potential einen Wert an, der geringfügig niedriger ist als der der internen Versorgungsspannung des Chips.

Weiterhin kann das zweite Potential übereinstimmen mit der internen Versorgungsspannung des Chips.

Nach einem zweiten Aspekt der Erfindung ist die Steuerschaltung gebildet durch einen Differenzverstärker, wird von einem eingegebenen Steuersignal aktiviert und ist so ausgebildet, daß sie das Potential an dem anderen Anschluß des MOS-Transistors vergleicht mit einem zweiten Potential, welches niedriger ist als das der ersten Versorgungsspannung, wobei die Steuerschaltung dem MOS-Transistor erlaubt, eingeschaltet zu werden und eine Aufladung zu bewirken, bis das Potential am anderen Anschluß dem zweiten Potential gleicht, wenn das Potential an dem anderen Anschluß niedriger ist als das zweite Potential; die Steuerschaltung enthält eine Niedrigpegel-Halteschaltung zur zwangsweisen Aufrechterhaltung eines Ausgangssignals des Differenzverstärkers bei niedrigem Pegel während einer festgelegten Zeitspanne, was über ein Eingangssignal der Steuerschaltung geschieht.

Durch den oben erläuterten Aufbau wird, da die Versorgungsspannung zum Aufladen der Ladeschaltung nicht durch die interne Versorgungsspannung, sondern durch die externe Versorgungsspannung gebildet wird, die Möglchkeit geschaffen, die interne Versorgungsspannung des Typs auf einem stabilen Niveau zu halten, selbst wenn momentan ein starker Strom durch die Last fließt.

Es ist mithin möglich, nicht nur den Betrieb der Peripherieschaltung, sondern auch den Betrieb der Spannungsversorgungs- Absenkschaltung stabil zu halten.

Obschon zwei Treibertransistoren üblicherweise zwischen der externen Versorgungsspannungsquelle und der Lastschaltung erforderlich waren, kann man nun nur einen Treibertransistor verwenden, so daß die Chipfläche beträchtlich herabgesetzt werden kann.

Nach dem ersten Aspekt der Erfindung wird eine Einsparung des Energieverbrauchs erreicht, da die Steuerschaltung deaktivierbar ist, nachdem die Lastschaltung aufgeladen wurde.

Wenn das zweite Potential mit der internen Versorgungsspannung des Chips in Übereinstimmung gebracht ist, ist es möglich, eine wirksame Aufladung zu bewirken, bis die Lastschaltung auf das Niveau der internen Versorgungsspannung aufgeladen ist.

Vorzugsweise wird durch Einstellen des zweiten Potentials in der Weise, daß es einen Wert etwas unterhalb der internen Versorgungsspannung des Chips annimmt, die Möglichkeit eröffnet, die aktuelle Übereinstimmung des zweiten Potentials mit der internen Versorgungsspannung des Chips so sicherzustellen, daß sie gleichzeitig mit dem Abschalten des Treiber-MOS-Transistors stattfindet. Dies geschieht durch das Aufladen während der Zeitverzögerung nach dem Zeitpunkt, zu welchem das Potential des anderen Anschlusses des Treiber-MOS-Transistors höher wird als das zweite Potential und von der Steuerschaltung festgestellt wird, daß die Lastschaltung zu deaktivieren ist, bis zu dem Zeitpunkt, zu dem der Treiber-MOS-Transistors tatsächlich abschaltet. In einer gemeinsam verwendeten Spannungsversorgungs- Absenkschaltung wird ein solcher Betrieb ermöglicht, daß, wenn die externe Versorgungsspannung V _cc (EXT) dauernd verringert wird, diese bei einer gewissen Spannung oder einem Wert unterhalb des Wertes der internen Versorgungsspannung V _cc (INT) im wesentlichen der externen Versorgungsspannung V _cc (EXT) gleicht. In dieser Situation kann es vorkommen, daß die Deaktivierungsschaltung nicht richtig funktioniert, nachdem das Laden der eine hohe Kapazität aufweisenden Last erfolgt ist. Wenn in diesem Fall das zweite Potential auf einen Wert geringfügig unterhalb dem Wert der internen Versorgungsspannung des Chips eingestellt wird, so wird selbst in solchen Fällen, in denen der Wert der internen Versorgungsspannung V _cc (INT) im wesentlichen der externen Versorgungsspannung V _cc (EXT) gleicht, das Potential am anderen Anschluß des Treiber-MOS-Transistors höher als das zweite Potential. Somit läßt sich die Deaktivierschaltung in vorteilhafter Weise betreiben.

Weiterhin wird nach dem zweiten Aspekt der Erfindung eine Verkürzung der Ansprechzeit erreicht, da ein Ausgangssignal des Differenzverstärkers durch ein in ihn eingegebenes Steuersignal zwangsweise für eine fixe Zeitspanne auf niedrigem Pegel gehalten wird.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1(a) ein Blockdiagramm eines Chipaufbaus mit einer MOS-Ladeschaltung gemäß einer Ausführungsform der Erfindung;

Fig. 1(b) ein Diagramm des Aufbaus der MOS-Ladeschaltung in Fig. 1(a);

Fig. 1(c) eine Schaltungsskizze, die einen Leseverstärker der Schaltung nach Fig. 1(a) darstellt;

Fig. 1(d) ein Diagramm eines Aufbaus einer speziellen MOS- Ladeschaltung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 und 3 Diagramme, die Grund-Schaltungen der ersten Ausführungsform darstellen;

Fig. 4 eine Skizze eines speziellen Schaltkreises nach einer zweiten Ausführungsform der Erfindung;

Fig. 5 ein Diagramm einer speziellen Schaltung gemäß einer dritten Ausführungsform;

Fig. 6 ein Diagramm einer speziellen Schaltung gemäß einer vierten Ausführungsform;

Fig. 7(a) ein Blockdiagramm eines Chipaufbaus mit einer herkömmlichen MOS-Ladeschaltung;

Fig. 7(b) ein Diagramm eines Grund-Aufbaus der in Fig. 7(a) dargestellten Spannungsversorgungs-Absenkschaltung;

Fig. 8(a) bis 8(c) Signalverläufe für eine Grundschaltung der MOS-Ladeschaltung nach Fig. 2; und

Fig. 9(a) bis 9(c) Signalverläufe der MOS-Ladeschaltung gemäß dem vierten Ausführungsbeispiel der Erfindung in Fig. 6.

Ein Halbleiterspeicher, bei dem die vorliegende Erfindung angewendet wird, ist als einzelnes Chip ausgebildet und enthält gemäß Fig. 1(a) eine Versorgungsspannungs-Absenkschaltung 20 zum Senken einer externen Versorgungsspannung V _cc (EXT) auf eine gewünschte interne Versorgungsspannung V _cc (INT), eine von der internen Versorgungsspannung V _cc (INT) getriebene periphere Schaltung 21 und eine MOS-Ladeschaltung 23 zum Laden von einer Lastschaltung 22 bildenden Leseverstärkern 24.

Wie in Fig. 1(b) gezeigt ist, enthält die MOS-Ladeschaltung 23 einen Treibertransistor Q 23 und eine Ladesteuerschaltung 33. Der Treibertransistor Q 23 ist mit einem Source-Anschluß an die externe Versorgungspannung (V _cc (EXT)) und mit seinem Drain-Anschluß an jeden Leseverstärker 24 angeschlossen. Die Ladesteuerschaltung 33 vergleicht die Spannung am Drain-Anschluß des Treibertransistors Q 23, d. h. die Spannung am Eingangsanschluß jedes Leseverstärkers, mit der Spannung an einem Ausgang der Versorgungsspannung-Absenkschaltung 20, die als Referenzpotential dient, d. h. mit der internen Versorgungsspannung V _cc (INT).

Wenn die Spannung am Eingangsanschluß der Leserverstärker niedriger ist als das Referenzpotential, liefert die Ladesteuerschaltung 33 ein Signal, welches den Treibertransistor Q 23 anschaltet, indem das Signal an dessen Gate-Anschluß gelegt wird.

Wie in Fig. 1(c) dargestellt ist, wird jeder der Leseverstärker 24 gebildet durch Verstärkungstransistoren, die zwischen Bitleitungen BL und geschaltet sind, um Signale von den Transistoren, die jeweils eine Speicherzelle bilden, zu holen und zu verstärken.

Erstes Ausführungsbeispiel

Fig. 1(d) zeigt eine spezielle Schaltung der MOS-Ladeschaltung 23 nach einer ersten Ausführungsform der Erfindung.

Wie in Fig. 1(d) gezeigt ist, enthält diese MOS-Ladeschaltung 23 eine Ladesteuerschaltung 33 mit einer CMOS-Strom spiegelschaltung CM, gebildet durch vier Tranistoren, um die interne Versorgungsspannung V _cc (INT) zu vergleichen mit dem Potential an einem an die Lastschaltung 2 angeschlossenen Anschluß SAP; einen P-Kanal-Treibertransistor Q 23 zum Steuern des Ladens der Lastschaltung 22 in Abhängigkeit eines Ausgangssignals der CMOS-Stromspiegelschaltung CM; eine Konstantstromschaltung 43, die zwischen einem Ausgangsanschluß N 5 der CMOS-Stromspiegelschaltung CM und dem Gate-Anschluß des Treibertransistors Q 23 gelegt ist und dazu dient, den Wert eines an die Last gelieferten Ladestroms auf einem fixen Pegel zu halten und sicherzustellen, daß der Wert des Ladestroms nicht von der externen Versorgungsspannung V _cc (EXT) abhängt; und eine Deaktivierschaltung 53, die als Zusatzschaltung zum Deaktivieren der Stromspiegelschaltung nach dem Laden der eine große Kapazität aufweisenden Last dient.

Im folgenden wird der Aufbau sowie die Arbeitsweise jeder Schaltung erläutert.

Wie in Fig. 2 zu sehen ist, enthält die MOS-Ladeschaltung zunächst die Ladesteuerschaltung 33 mit der CMOS-Stromspiegelschaltung CM, gebildet durch vier Transistoren, nämlich P-Kanal-Transistoren Q 1 und Q 2 und N-Kanal-Transistoren Q 3 und Q 4, wobei die Schaltung die interne Versorgungsspannung V _cc (INT) vergleicht mit dem Potential an dem an die Lastschaltung 22 angeschlossenen Anschluß SAP; und den P-Kanal- Treibertransistor Q 23 zum Steuern des Ladens der Lastschaltung 22 in Abhängigkeit des Ausgangssignals der CMOS-Stromspiegelschaltung CM.

Die Source-Anschlüsse der P-Kanal-Transistoren Q 1, Q 2 und Q 23 sind angeschlossen an die externe Versorgungsspannung (V _cc (EXT)), während ein gemeinsamer Gate-Anschluß N 2 der P-Kanal-Transistoren Q 1 und Q 2, die paarweise angeordnet sind, sowohl an den Drain-Anschluß des P-Kanal-Transistors Q 2 als auch an den Drain-Anschluß des N-Kanal-Transistors Q 4 angeschlossen ist.

Der Drain-Anschluß N 5 des Transistors Q 1 ist an den Drain- Anschluß des N-Kanal-Transistors A 3 angeschlossen, um einen Ausgang der CMOS-Stromspiegelschaltung CM zu bilden, die durch die Transistoren Q 1, Q 2, Q 3 und Q 4 gebildet ist, und er ist auch angeschlossen an den Gate-Anschluß des P-Kanal- Treibertransistors Q 23 und den Drain-Anschluß eines P- Kanal-Transistors Q 20.

Ein gemeinsamer Source-Anschluß N 3 der N-Kanal-Transistoren Q 3 und Q 4 der CMOS-Stromspiegelschaltung CM, die ein Paar bilden, ist über einen N-Kanal-Transistor Q 11 auf Masse gelegt.

Ein Gate-Anschluß N 4 des Transistors Q 3 bildet einen Referenzpotential- Eingangsanschluß der Stromspiegelschaltung CM und ist an Widerstände R 1 und R 2 angeschlossen. Weiterhin liegt der Widerstand R 1 an der internen Spannungsquelle (V _cc (INT)), daß heißt an einem Ausgang der Versorgungsspannungs- Absenkschaltung 20 (siehe Fig. 1(b)), um die externe Versorgungsspannung V _cc (EXT) abzusenken, während der Widerstand R 2 über einen N-Kanal-Transistor Q 10 auf Masse gelegt ist.

Ein Gate-Anschluß N 1 des Transistors Q 4 dient als Eingangsanschluß der Stromspiegelschaltung CM und ist an Widerstände R 3 und R 4 angeschlossen. Der Widerstand R 3 ist an den Anschluß SAP gekoppelt, der ein Ausgangssignal der MOS- Ladeschaltung liefert, und ist an die Lastschaltung 22 (die Leseverstärker 24) angeschlossen, während der Widerstand R 4 über einen N-Kanal-Transistor Q 12 auf Masse gelegt ist.

In diesem Fall sind die Werte der Widerstände R 1 und R 3 sowie diejenigen der Widerstände R 2 und R 4 im allgemeinen so eingestellt, daß sie gleich groß sind. Ferner sind die Werte der Widerstände R 1 und R 2 und der Widerstände R 3 und R 4 so eingestellt, daß ein Durchgangsstrom durch die Widerstände fließen kann, wenn die Schaltung in Betrieb ist, wobei das Verhältnis zwischen den Widerständen R 1 und R 2 einerseits und den Widerständen R 3 und R 4 andererseits auf einen Wert eingestellt ist, durch den die Empfindlichkeit der Stromspiegelschaltung CM maximiert ist.

An die Gate-Anschlüsse der Transistoren Q 10, Q 11 und Q 12 wird ein Steuersignal SEP angelegt, um den Betrieb der Stromspiegelschaltung CM zu steuern, und der Drain-Anschluß des Treibertransistors Q 23 ist an den Anschluß SAP angeschlossen, um das Aufladen und das Entladen der Lastschaltung 22 zu steuern.

Es sei nun Bezug genommen auf die Fig. 8(a) bis 8(c), um die Arbeitsweise der MOS-Ladeschaltung mit dem oben beschriebenen Aufbau zu erläutern. Fig. 8(a) bis 8(c) sind Signalverläufe, die das Potential jedes Signals angeben, ferner das Signal an jedem Anschluß der Stromspiegelschaltung CM der Ladesteuerschaltung, außerdem den Stromverlauf durch den Treibertransistor 23.

Zunächst wird in einem Anfangsstadium das Steuersignal SEP auf einem niedrigen Pegel gehalten, und die Transistoren Q 10, Q 11 und Q 12 sind ausgeschaltet, so daß die Stromspiegelschaltung CM nicht arbeitet. Weiterhin ist, da der Transistor Q 20 eingeschaltet ist, der Anschluß N 5 auf einem Pegel von V _cc (EXT) vorgeladen, so daß der Transistor Q 23 vollständig ausgeschaltet ist. In dem Anfangszustand, in welchem SAP auf 1/2 V _cc (INT) vorgeladen ist, fließt kein Strom durch die MOS-Ladeschaltung.

Wenn an diesem Übergang das Steuersignal SEP von niedrigem Pegel auf hohen Pegel übergeht, werden die Transistoren Q 10, Q 11 und Q 12 eingeschaltet, so daß das Potential am Eingangsanschluß N 1 der Stromspiegelschaltung CM niedriger wird als das Referenzpotential am Anschluß N 4. Folglich arbeitet die Stromspiegelschaltung CM derart, daß der Ausgangsanschluß N 5 auf niedrigen Pegel gesetzt wird. Ferner schaltet der Transistor Q 20 gleichzeitig mit diesem Vorgang aus.

Wenn der Anschluß N 5 auf niedrigen Pegel eingestellt ist, schaltet der Treibertransistor Q 23 ein, und das Laden der an SAP angeschlossenen Lastschaltung wird begonnen. Wenn dann das Laden der Lastschaltung fortschreitet und das Potential von SAP höher wird als die interne Versorgungsspannung (V _cc (INT)), arbeitet die Stromspiegelschaltung CM derart, daß der Anschluß N 5 auf hohen Pegel gesetzt wird und den Treibertransistor Q 23 abschaltet, um auf diese Weise das Laden der Last zu stoppen.

Anschließend wird, wenn ein Reihenadreß-Strobesignal (RAS) von niedrigem Pegel auf hohen Pegel übergeht, um einen Vorladezustand einzuleiten, verschiebt sich das Steuersignal SEP von einem hohen auf niedrigen Pegel, während die Transistoren Q 10, Q 11, Q 12 ausschalten und der Transistor Q 20 einschaltet, um in den Anfangszustand zurückzukehren.

Da die Leseverstärker 24 nicht von der internen Versorgungsspannung, sondern von der externen Versorgungsspannung aufgeladen werden, ist es selbst in solchen Fällen, in denen momentan ein starker Strom in die Leseverstärker 24 fließt, möglich, den Betrieb der Peripherieschaltung 21 und der Spannungsversorgungs-Absenkschaltung 20 stabil aufrechtzuerhalten.

Während herkömmlicherweise zwei Einheiten von Treibertransistoren zwischen der externen Spannungsversorgung und den Leseverstärkern notwendig waren, kann hier mit einer Einheit ausgekommen werden, so daß man die Chipfläche reduzieren kann.

Im folgenden wird eine Schaltung beschrieben, in der die Konstantstromschaltung 23 zu dem oben erläuterten Schaltungsaufbau hinzugefügt ist.

Eine solche Schaltung soll gewährleisten, daß der Wert eines Ladestroms zu der Last im wesentlichen einen fixen Wert hat, und daß die Stärke des Ladestroms nicht von der externen Versorgungsspannung V _cc (EXT) abhängt.

Wie in Fig. 3 gezeigt ist, ist, obschon ein Ausgangsanschluß N 5 der CMOS-Stromspiegelschaltung CM der ersten Ausführungsform nach Fig. 2 direkt an den Gate-Anschluß des Treibertransistors Q 23 angeschlossen ist, die vorliegende MOS-Ladeschaltung dadurch gekennzeichnet, daß die Konstantstromschaltung 23, bestehend aus Transistoren Q 5, Q 6, Q 13, Q 14 und Q 15 und einer Konstantstromschaltung I, zwischen dem Ausgangsanschluß N 5 der CMOS-Stromspiegelschaltung CM und dem Gate-Anschluß des Treibertransistors Q 23 liegt, um sicherzustellen, daß der Wert des Ladestroms in die Last hinein im wesentlichen ein konstanter Wert ist, und daß der Wert des Ladestroms nicht abhängt von der externen Versorgungsspannung V _cc (EXT).

Weiterhin ist in Fig. 3 der P-Kanal-Transistor Q 20, dessen Gate-Anschluß mit SEP in der Grundschaltung verbunden ist, in Fig. 2 fortgelassen.

Im folgenden wird der Aufbau der neu eingeführten Konstantstromschaltung 43 erläutert.

In dieser Schaltung sind die Source-Anschlüsse der P-Kanal- Transistoren Q 5, Q 13 und Q 15 an die externe Versorgungsspannung (V _cc (EXT)) angeschlossen, ein Ausgangssignal des Ausgangsanschlusses N 5 der Stromspiegelschaltung CM wird in einen Negator eingegeben, der aus dem P-Kanal-Transistor Q 5 und dem N-Kanal-Transistor Q 6 besteht. Ein Ausgangsanschluß N 6 dieses Negators ist an die Gate-Anschlüsse des P-Kanal- Transistors Q 13 und des N-Kanal-Transistors Q 14 angeschlossen und ist über die Konstantstromschaltung I auf Masse gelegt, die an den Source-Anschluß des N-Kanal-Transistors Q 14 angeschlossen ist.

Die Konstantstromschaltung I wird zum Beispiel gebildet durch einen MOS-Transistor mit einer Pentode in seinem Arbeitsbereich. Ein gemeinsamer Drain-Anschluß N 7 der Transistoren Q 13 und Q 14 ist an die zusammengeschalteten Anschlüsse von Gate und Drain des P-Kanal-Transistors Q 15 und an den Gate-Anschluß des P-Kanal-Treibertransistors Q 23 angeschlossen.

Die übrigen Teile der Schaltung sind ähnlich wie bei der Schaltung der ersten Ausführungsform, wobei identische Teile mit dem gleichen Bezugszeichen versehen sind.

Im folgenden wird die MOS-Ladeschaltung mit hinzugefügter Konstantstromschaltung erläutert.

Im Anfangszustand befindet sich das Steuersignal SEP auf niedrigem Pegel, und die Transistoren Q 10, Q 11, Q 12 sind ausgeschaltet, so daß die Stromspiegelschaltung CM nicht arbeitet. Weiterhin ist der Ausgangsanschluß N 5 der Stromspiegel schaltung CM von dem Transistor Q 1 auf hohem Pegel vorgeladen, mit der Folge, daß N 6 niedrigen Pegel hat. Folglich schaltet der Transistor Q 13 ein, der Transistor Q 14 aus, und der Anschluß N 7 ist vorgeladen auf das Potential der externen Versorgungsspannung (V _cc (EXT)), so daß der Treibertransistor Q 23 ausgeschaltet ist.

Wenn dann das Steuersignal SEP auf hohen Pegel gesetzt wird, schalten die Transistoren Q 10, Q 11 und Q 12 ein, und das Potential am Eingangsanschluß N 1 der Stromspiegelschaltung CM wird niedriger als das Referenzpotential am Anschluß N 4, so daß die Stromspiegelschaltung CM derart arbeitet, daß der Ausgangsanschluß N 5 auf niedrigen Pegel gesetzt wird.

Wenn anschließend der Anschluß N 5 der Stromspiegelschaltung CM auf niedrigen Pegel gesetzt wird, gelangt der Anschluß N 6 auf hohen Pegel und veranlaßt, daß der Transistor Q 13 ausschaltet und der Transistor Q 14 einschaltet, so daß ein Vorspannungsstrom I _B durch die Transistoren Q 15 und Q 14 und die Konstantstromschaltung I (im folgenden auch als Stromquelle bezeichnet) fließt.

Die Folge dieser Zusammenhänge ist, daß das Potential am Anschluß N 7 abfällt und der Treibertransistor Q 23 einschaltet. Durch den Transistor Q 23 fließt ein nunmehr konstanter Ladestrom I _C gemäß folgender Formel:

I _C = I _B WQ 23/WQ 15) (1)

wobei WQ 23 die Kanalbreite des Transistors Q 23 ist und WQ 15 die Kanalbreite des Transistors Q 15 ist. Der Grund dafür, daß die Formel (1) gilt, liegt darin, daß die Source-Potentiale und die Gate-Potentiale der Transistoren Q 15 und Q 23 gleich sind. Selbst wenn die externe Versorgungsspannung V _cc (EXT) von einer optimalen Einstellung durch Schwankungen abweicht, absorbiert die Konstantstromschaltung I die Spannungsschwankungen, und die Potentialdifferenz zwischen der externen Versorgungsspannung V _cc (EXT) und dem Anschluß N 7 wird auf einem festen Pegel gehalten. Als Folge davon hängt der durch den Transistor Q 23 fließende Ladestrom I _C nicht von V _cc (EXT) ab.

Wenn die Ladung der Lastschaltung fortschreitet und das Potential von SAP größer wird als das der internen Versorgungsspannung V _cc (INT), verschiebt sich am Ausgangsanschluß N 5 der Stromspiegelschaltung CM der Pegel auf hohen Pegel, und der Anschluß N 6 geht auf niedrigen Pegel, und der Anschluß N 7 wird von dem Transistor Q 13 auf den Pegel von V _cc (EXT) vorgeladen.

Also schaltet der Treibertransistor aus, um das Laden der Lastschaltung zu stoppen.

Wenn das Reihenadressen-Strobesignal RAS von niedrigem auf hohen Pegel wechselt, um einen Vorladezustand zu beginnen, geht das Steuersignal SEP von niedrigem auf hohen Pegel, und die Transistoren Q 10, Q 11 und Q 12 werden ausgeschaltet, um in den Anfangszustand zurückzukehren.

In dieser Schaltung absorbiert selbst dann, wenn die externe Versorgungsspannung V _cc (EXT) von einem optimalen Nennwert abweicht, die Konstantstromschaltung I die Spannungsschwankungen, wodurch die Potentialdifferenz zwischen der externen Versorgungsspannung (V _cc (EXT)) und dem Anschluß N 7 auf einem konstanten Wert gehalten wird. Als Folge davon werden Schwankungen des Ladestroms I _C, der durch den Transistor Q 23 fließt, verhindert.

Ein plötzlicher Anstieg des Versorgungsstroms und eine hohe Spitze des Versorgungsstroms als Folge des Ladens einer Last hoher Kapazität können Rauschen in der Versorgungsspannung im Inneren des Chips verursachen, mit der Folge, daß ein Fehler beim Betrieb des Speichers oder ein Abfall der Betriebsgrenze erfolgt. Bei diesem Schaltungsaufbau jedoch wird der in die Last fließende Ladestrom auf einem niedrigen Stromwert gehalten, und der Wert des Ladestroms hängt nicht ab von dem Potential der externen Versorgungsspannung V _cc (EXT). Weiterhin ist die Steuerung eines Anstiegs des Versorgungsstroms als Folge der Aufladung einer Last hoher Kapazität und eines Spitzenwerts erleichtert.

Im folgenden wird ein Schaltungsaufbau beschrieben, bei dem eine Deaktivierschaltung 53 der Schaltung gemäß Fig. 3 hinzugefügt ist als zusätzliche Schaltung zum Deaktivieren der Stromspiegelschaltung CM nach dem Aufladen der eine hohe Kapazität aufweisenden Last.

In der Deaktivierungsschaltung 53 der MOS-Ladeschaltung gemäß Fig. 1(d) ist ein Negator INV 1 an das Steuersignal SEP angeschlossen, und eine Verzögerungsschaltung DC 3 ist an einen Ausgangsanschluß N 8 des Negators INV 1 angeschlossen. Das Steuersignal SEP und ein Ausgangsanschluß N 12 der Verzögerungs schaltung DC 3 am Anschluß N 8, bei dem es sich um ein invertiertes Ausgangssignal des Steuersignals SEP handelt, sind an die Eingangsanschlüsse eines NAND-Glieds NA 2 gelegt, während der Anschluß N 6 und SEP als Eingänge an einem NAND-Glied NA 1 liegen. Ausgangsanschlüsse N 11 und N 13 der NAND-Glieder N A1 und N A2 liefern Eingangssignale für ein NAND-Glied NA 3, und dessen Ausgangsanschluß N 14 liegt an den Gate-Anschlüssen der Transistoren Q 10, Q 11 und Q 12.

Die übrigen Teile der Schaltung sind ähnlich wie bei dem Grundaufbau der Schaltung nach Fig. 2.

Im folgenden wird die Betriebsweise der oben beschrieben Schaltung erläutert.

Da im Anfangszustand SEP niedrigen Pegel hat, sind die Anschlüsse N 11 und N 13 auf hohem Pegel, mit der Folge, daß der Anschluß N 14 niedrigen Pegel hat und die Transistoren Q 10, Q 11 und Q 12 ausgeschaltet sind und die CMOS-Stromspiegelschaltung CM im Ruhezustand bleibt.

Der Ausgangsanschluß N 5 der Stromspiegelschaltung CM wird von dem Transistor Q 1 auf hohem Pegel vorgeladen, mit dem Ergebnis, daß der Anschluß N 6 auf niedrigen Pegel eingestellt wird, und der Transistor Q 13 einschaltet und der Transistor Q 14 ausschaltet. Da weiterhin der Anschluß N 7 auf den Pegel der externen Versorgungsspannung V _cc (EXT) vorgeladen ist, ist der Treibertransistor Q 23 ausgeschaltet.

Wenn das Steuersignal SEP auf hohem Pegel eingestellt ist, ist der Ausgangsanschluß N 13 des NAND-Glieds NA 2 auf niedrigem Pegel. Folglich wird der Ausgangsanschluß N 14 des NAND-Glieds NA 3 auf hohem Pegel eingestellt, so daß die Transistoren Q 10, Q 11 und Q 12 leiten.

Der Betrieb des Ladens von SAP nach dem Einschalten der Transistoren Q 10, Q 11 und Q 12 wird in ähnlicher Weise veranlaßt wie bei der Grundschaltung nach Fig. 3.

Mit einem Verstreichen einer Zeitspanne τ 3, nachdem SAP hohen Pegel hat, verschiebt sich der niedrige Pegel am Ausgangs anschluß N 13 des NAND-Glieds NA 2 auf hohen Pegel, während N 11, bei dem es sich um den anderen Eingang des NAND- Glieds NA 3 handelt, von hohem auf niedrigen Pegel übergeht, wenn die CMOS-Stromspiegelschaltung ihren Betrieb beginnt.

Wenn die Verzögerungsschaltung also derart eingestellt ist, daß der Anschluß N 13 von niedrigem auf hohen Pegel übergeht, nachdem der Anschluß N 11 niedrigen Pegel angenommen hat, bleibt der Anschluß N 14 auf hohem Pegel, während das Aufladen von SAP erfolgt. Wenn das Potential von SAP größer wird als das der internen Versorgungsspannung V _cc (INT), wird das Laden der Ladeschaltung in ähnlicher Weise angehalten wie bei dem Grundaufbau der Schaltung nach Fig. 3.

Da nun der Anschluß N 6 auf niedrigem Pegel liegt, gelangt der Anschluß N 11 auf hohen Pegel und der Anschluß N 14 auf niedrigen Pegel, so daß die Stromspiegelschaltung ihren Ruhezustand einnimmt.

Folglich fließt nach Beendigung des Ladevorgangs der Lastschaltung kein Strom durch die Transistoren Q 10, Q 11, Q 12, so daß die Stromspiegelschaltung in den Ruhezustand gelangt.

Wenn das Reihenadressen-Strobesignal von niedrigem auf hohen Pegel geht, um einen Vorladezustand einzuleiten, verschiebt sich das Steuersignal SEP von hohem auf niedrigen Pegel, um in den Anfangszustand zurückzukehren.

Damit fließt in der Schaltung nach der ersten Ausführungsform der Erfindung nach Abschluß des Ladens der Lastschaltung kein Strom durch die Transistoren Q 10, Q 11 und Q 12, und die Stromspiegelschaltung wird inaktiv, so daß die MOS- Ladeschaltung nicht schwingt.

Das heißt: In der in Fig. 2 gezeigten MOS-Ladeschaltung wird ein Rückkopplungskreis verwendet, welcher derart arbeitet, daß, wenn ein durchgehender Strom durch die Last fließt und das Potential von SAP, welches die interne Versorgungs spannung V _cc (INT) erreicht hat, erneut unterhalb V _cc (INT) abfällt, der Treibertransistor Q 23 einschaltet, um das Potential von SAP auf einem festen Pegel zu halten. Es hat also das Problem, daß die Ladeschaltung leicht ins Schwingen gerät. In diesem Beispiel jedoch sind Maßnahmen getroffen, so daß nach Abschluß des Ladevorgangs die Stromspiegelschaltung in den Ruhezustand übergeht, und daß dadurch das Schwingen verhindert wird.

Außerdem fließt in dieser Schaltung nach Abschluß des Ladevorgangs der Lastschaltung kein Strom durch die Transistoren Q 10, Q 11 und Q 12, und die Stromspiegelschaltung wird inaktiv, so daß es möglich ist, den Energieverbrauch herabzusetzen.

Wenn in der Grundschaltung nach Fig. 3 auch kein Strom in der Lastschaltung fließt und das Potential von SAP von einem festen Pegel gehalten wird, so fließt ein durchgehender Strom durch die Transistoren Q 10, Q 11 und Q 12, bis SEP niedrigen Pegel annimmt, was eine Mitursache für die erhöhte Stromaufnahme in dem Chip war.

Obschon beim obigen Ausführungsbeispiel das Verhältnis zwischen den Widerständen R 1 und R 2 und das Verhältnis zwischen den Widerständen R 3 und R 4 gleich ist, läßt sich das Verhältnis zwischen den Widerständen R 1 und R 2 und das Verhältnis zwischen den Widerständen R 3 und R 4 geringfügig ändern.

Das heißt: In solchen Fällen, in denen die Deaktivierschaltung der MOS-Ladeschaltung hinzugefügt ist, wie beim ersten Ausführungsbeispiel, lassen sich die Kennlinien in folgenden zwei Aspekten verbessern, wenn R 2/R 1 etwas kleiner eingestellt wird als R 4/R 3.

In einer üblicherweise verwendeten Versorgungsspannungs-Absenkschaltung erfolgt der Betrieb so, daß, wenn die externe Versorgungsspannung V _cc (EXT) kontinuierlich verringert wird, bei einer gewissen Spannung (z. B. 3,5 V) oder darunter der Wert der internen Versorgungsspannung V _cc (INT) im wesentlichen dem Wert der externen Versorgungsspannung V _cc (EXT) gleicht.

Wenn in dieser Situation das Verhältnis zwischen den Widerständen R 1 und R 2 und das Verhältnis zwischen den Widerständen R 3 und R 4 gleich ist, wird das Potential am Anschluß N 1 nicht höher als das am Anschluß N 4, so daß die Deaktivierschaltung in den Ruhezustand gelangt.

Wenn man zum Beispiel annimmt, daß R 1 = R 3 = 15 KΩ und R 2 = 9,5 kΩ und R 4 = 10 kΩ, und wenn man dabei die Einstellung so vornimmt, daß R 2/R 1 etwas größer ist als R 4/R 3, so läßt sich selbst in den Fällen, in denen der Wert der internen Versorgungsspannung V _cc (INT) gleich der externen Versorgungsspannung V _cc (EXT) ist, das Potential am Anschluß N 1 größer machen als das Potential am Anschluß N 4. Damit läßt sich in günstiger Weise die Deaktivierungsschaltung betreiben.

Außerdem hat das Einstellen von R 2/R 1 etwas kleiner als R 4/R 3 Vorteile, wenn die externe Versorgungsspannung V _cc (EXT) größer ist als die interne Versorgungsspannung V _cc (INT) (zum Beispiel: externe Versorgungsspannung V _cc (EXT) =5 V; interne Versorgungsspannung V _cc (INT)=4 V).

Das heißt: Wenn R 2/R 1=R 4/R 3, erfolgt eine Zeitverzögerung, wenn das Potential am Anschluß N 1 größer wird als am Anschluß N 4, nachdem das Laden der Lastvorkapazität abgeschlossen ist, und wenn anschließend von der Steuerschaltung festgestellt wird, daß die Lastschaltung zu deaktivieren ist, und bis der Treiber-MOS-Transistor Q 23 tatsächlich ausschaltet. Zu dem Zeitpunkt, zu dem der Treiber-MOS-Transistor Q 23 wirklich ausschaltet, würde das Potential am Anschluß SAP wesentlich höher sein als die interne Versorgungsspannung V _cc (INT). Indem man hingegen die Einstellung so vornimmt, daß R 2/R 1 etwas kleiner ist als R 4/R 3 (R 2/R 1- α = R 4/R 3), läßt sich das Potential am Anschluß SAP im wesentlichen gleich demjenigen der internen Versorgungsspannung V _cc (INT) machen, wenn der Treiber-MOS-Transistor Q 23 ausschaltet.

Die Größe der Differenz α zwischen R 2/R 1 und R 4/R 3 bestimmt sich auf der Grundlage der Zeitspanne, die verstreicht, nachdem von der Steuerschaltung festgestellt wurde, daß die Lastschaltung zu deaktivieren ist, und bis der Treiber-MOS- Transistor tatsächlich ausschaltet, weiterhin auf der Grundlage einer Aufwärtsneigung des Potentials, resultierend aus der bleibenden Aufladung während der Zeitverzögerung.

In anderen Worten: Wenn der Potentialanstieg aufgrund der bleibenden Aufladung während der Zeitspanne bis zum tatsächlichen Abschalten des MOS-Treibertransistors angenommenerweise Δ (interne Versorgungsspannung) V _cc (INT) beträgt, und wenn die Referenzspannung V _ref, die verwendet wird, wenn als Ergebnis des Vergleichs mit dem Anschluß SAP eine Deaktivierung bestimmt wird, angenommenerweise der internen Versorgungsspannung V _cc (INT) - Δ (interne Versorgungsspannung) V _cc (INT) entspricht, so wird das Potential am Anschluß SAP im wesentlichen gleich dem Potential der internen Versorgungsspannung V _cc (INT), wenn der Treiber- MOS-Transistor Q 23 ausschaltet.

Es reicht also aus, wenn die Werte von R 1 bis R 4 so bestimmt werden, daß die folgende Formel erfüllt wird:

Obschon hier eine Widerstandsteilerschaltung verwendet wird, kann es statt dessen auch ausreichen, eine Einrichtung zu verwenden, die in der Lage ist, die Referenzspannung V _ref dann einzustellen, wenn eine Bestimmung bezüglich der Deaktivierung erfolgt.

Zweite Ausführungsform

Bezugnehmend auf Fig. 4 soll nun eine zweite Ausführungsform der Erfindung beschrieben werden, bei der in der MOS- Ladeschaltung eine Niedrigpegel-Halteschaltung vorhanden ist, um das Ausgangssignal der CMOS-Stromspiegelschaltung zwangsweise für eine feste Zeitspanne durch Eingabe eines Steuersignals auf niedrigem Pegel zu halten.

In der Schaltung nach Fig. 3 wird, nachdem das Steuersignal SEP hohen Pegel hat, die CMOS-Stromspiegelschaltung aktiv, und der Ausgangsanschluß N 5 der CMOS-Stromspiegelschaltung erhält niedrigen Pegel. Da aber die Ansprechgeschwindigkeit der Stromspiegelschaltung nicht besonders hoch ist, verschiebt sich die Spannung am Anschluß N 5 langsam von hohem auf niedrigen Pegel, so daß die Spannung am Anschluß N 5 eine langsam abfallende Wellenform ist.

Aus diesem Grund wird der zeitliche Verlauf, mit dem der Ausgangsanschluß N 6 der Transistoren Q 5 und Q 6 der CMOS-Negatorschaltung mit dem Anschluß N 5 als Gate-Eingang von niedrigem auf hohen Pegel gelangt, nachdem SEP auf hohem Pegel eingestellt ist, beeinflußt durch Schwankung der Kennlinien der Transistoren Q 5 und Q 6.

Da weiterhin die Ansprechgeschwindigkeit der Stromspiegelschaltung sich abhängig von der externen Versorgungsspannung V _cc (EXT) wesentlich ändert, ist das zeitliche Verhalten, mit dem der Anschluß N 6 von niedrigem auf hohen Pegel übergeht, Schwankungen unterworfen, die auch wesentlich abhängen vom Wert der externen Versorgungsspannung V _cc (EXT).

Eine Änderung des Betriebszeitablaufs der Transistoren Q 5 und Q 6 des CMOS-Negators führt direkt zu einer Änderung des Zeitpunkts des Startens des Ladens von SAP, so daß möglicherweise eine Fehlfunktion der Bitleitungs-Leseverstärker stattfindet.

Diese Ausführungsform zeigt eine einfach zu steuernde MOS- Ladeschaltung, in der der Startzeitpunkt des Ladens der SAP schwer zu ändern ist, ungeachtet der Schwankungen der externen Versorgungsspannung V _cc (EXT) sowie Schwankungen in den Kennlinien der Transistoren.

Wie in Fig. 4 gezeigt ist, ist eine Niedrigpegel-Halteschaltung 44 dieser MOS-Ladeschaltung derart ausgebildet, daß eine Verzögerungsschaltung DC 5 und ein NAND-Glied NA 4 das Steuersignal SEP empfangen und ein Ausgangssignal der Verzögerungsschaltung DC 5 in einen Negator INV 3 eingegeben wird, während ein Ausgangssignal des Negators INV 3 als Eingangs signal des NAND-Glieds NA 4 dient.

Weiterhin wird ein Ausgangssignal des NAND-Glieds NA 4 in einen Negator INV 4 eingegeben, und ein Ausgangssignal des Negators INV 4 ist an einen Gateanschluß N 40 eines N-Kanal- Transistors Q 40 gelegt, der einen Drain-Anschluß N 5 aufweist.

Die übrigen Teile der Schaltung sind ähnlich wie beim Grundaufbau der Schaltung nach Fig. 3.

Im folgenden wird die Arbeitsweise dieser Schaltung beschrieben.

Da im Anfangszustand das Signal SEP niedrigen Pegel hat, sind die Transistoren Q 10, Q 11 und Q 12 ausgeschaltet, und die CMOS-Stromspiegelschaltung ist inaktiv.

Zu dieser Zeit hat der Gate-Anschluß N 40 des Transistors Q 40 niedrigen Pegel, so daß der Transistor Q 40 sperrt.

In der Zwischenzeit wird der Ausgangsanschluß N 5 der CMOS- Stromspiegelschaltung von dem Transistor Q 1 auf hohem Pegel vorgeladen. Als Folge davon wird der Anschluß N 6 auf niedrigen Pegel eingestellt, und der Transistor Q 13 schaltet ein und der Transistor Q 14 schaltet aus, und der Anschluß N 7 wird auf den Pegel der externen Versorgungsspannung V _cc (EXT) vorgeladen, so daß der Treibertransistor Q 23 ausgeschaltet wird.

Wenn das Steuersignal SEP auf hohen Pegel eingestellt wird, wird der Transistor Q 40 während einer Verzögerungszeit τ 5, die von der Verzögerungsschaltung DC 5 eingestellt wird, in den eingeschalteten Zustand gebracht, und der Anschluß N 5 wird auf niedrigen Pegel eingestellt.

Gleichzeitig mit diesem Vorgang schalten die Transistoren Q 10, Q 11 und Q 12 ein, und die CMOS-Stromspiegelschaltung arbeitet so, daß der Anschluß N 5 auf niedrigen Pegel eingestellt wird. Somit wird der Anschluß N 5 sowohl durch das Entladen über den Transistor Q 40 als auch durch den Betrieb der CMOS-Stromspiegelschaltung auf niedrigen Pegel eingestellt. Da aber die Ansprechgeschwindigkeit der Stromspiegelschaltung gering ist, so ist es, wenn der Transistor Q 40 einschaltet, daß der Anschluß N 5 tatsächlich niedrigen Pegel annimmt, so daß die Ansprechgeschwindigkeit, mit der der Anschluß N 5 niedrigen Pegel annimmt, ebenfalls schnell wird.

Die von der Verzögerungsschaltung DC 5 bewirkte Verzögerungszeit τ 5 wird so eingestellt, daß die Zeit ausreichend vor dem Beendigungszeitpunkt des Ladens der SAP zu Ende ist.

Sowohl der Betrieb des Ladens der SAP nach dem Einstellen des Anschlusses N 5 auf niedrigen Pegel als auch das Vorladen, nachdem das Reihenadressen-Strobesignal RAS von niedrigem auf hohen Pegel geht, werden in ähnlicher Weise wie bei der Grundschaltung nach Fig. 3 bewirkt.

Bei dieser Schaltung erreicht man, daß die Ansprechgeschwindigkeit, mit der der Anschluß N 5 von hohem auf niedrigen Pegel übergeht, schnell ist, da der Ausgangsanschluß N 5 der Stromspiegelschaltung zwangsweise für eine feste Zeitspanne von dem Transistor Q 40 auf niedrigem Pegel gehalten wird, nachdem das Steuersignal SEP eingegeben ist. Selbst wenn der Wert der externen Versorgungsspannung V _cc (EXP) schwankt, ändert sich die Ansprechgeschwindigkeit am Ausgangsanschluß N 5 der Stromspiegelschaltung kaum.

Der zeitliche Ablauf von dem Zeitpunkt an, bei dem Steuersignal SEP eingegeben wird, bis zu dem Beginn des Aufladens der SAP ändert sich nicht nennenswert, ungeachtet von Schwankungen der Kennlinien der Transistoren Q 5 und Q 6 und des Werts der externen Versorgungsspannung V _cc (EXT), so daß sich die Steuerbarkeit der Anordnung wesentlich verbessert.

Dritte Ausführungsform

Anhand der Fig. 5 soll nun eine dritte Ausführungsform der Erfindung erläutert werden.

Bei dieser MOS-Ladeschaltung ist zusätzlich zu dem Schaltungsaufbau nach dem ersten Ausführungsbeispiel ein P- Kanal-Transistor Q 18 vorgesehen, der mit einem Anschluß N 8 als Gate-Eingang versehen ist, und der die externe Versorgungsspannung V _cc (EXT) ebenso wie das Potential verwendet, welches zwischen der internen Versorgungsspannung (V _cc (INT)) und dem an die Lastschaltung angeschlossenen Anschluß SAP liegt. Der Schaltungsaufbau ist so ausgelegt, daß das Potential der Last auf dem Pegel der internen Versorgungsspannung V _cc (INT) gehalten werden kann, während das Steuersignal SEP hohen Pegel hat, und zwar auch nachdem die CMOS-Stromspiegelschaltung ihren Betrieb beendet hat.

Die übrigen Teile der Schaltung sind ähnlich wie beim ersten Ausführungsbeispiel.

Diese Schaltung arbeitet wie folgt:

Der P-Kanal-Transistor Q 18 schaltet ein, wenn das Steuersignal SEP von niedrigem auf hohen Pegel übergeht, während das Aufladen der Lastschaltung durch einen Strom I _A erfolgt, der durch den Transistor Q 18 fließt, sowie durch den Strom I _C, der durch den P-Kanal-Treibertransistor Q 23 fließt. In diesem Fall ist die Kanalbreite des Transistors Q 18 so eingestellt, daß der Strom I _A, der durch den Transistor Q 18 fließt, etwa ein Zehntel des Stroms durch den Transistor Q 23 beträgt, um die Schwankungen der internen Versorgungsspannungen V _cc (INT) zu minimieren, die aus dem Aufladen der Lastschaltung resultieren, und um die Konstanz des in die Lastschaltung fließenden Ladestroms aufrechtzuerhalten.

Mit dem Fortschreiten des Aufladens der Lastschaltung, und wenn das Potential von SAP größer wird als die interne Versorgungs spannung V _cc (INT), schaltet der P-Kanal-Treibertransistor Q 23 in der gleichen Weise wie beim ersten Ausführungsbeispiel aus, jedoch bleibt der Transistor Q 18 eingeschaltet, insoweit das Steuersignal hohen Pegel hat.

Selbst wenn das Steuersignal SEP für lange Zeit auf hohem Pegel bleibt, fällt das Potential der aufgeladenen Last nicht unter den Pegel der internen Versorgungsspannung V _cc (INT).

Damit ist diese MOS-Ladeschaltung in der Lage, das beim ersten Ausführungsbeispiel auftretende Problem zu vermeiden. Das heißt: Beim ersten Ausführungsbeispiel stoppt die MOS- Ladeschaltung den Ladevorgang, wenn das Potential der Last den Pegel der internen Versorungsspannung V _cc (INT) erreicht, der Ladevorgang wird selbst dann nicht wieder aufgenommen, wenn das Potential der Last durch Leckströme unter den Pegel der internen Versorgungsspannung V _cc (INT) abfällt, und je länger die Zeitspanne ist, während der das Steuersignal SEP hohen Pegel hat, desto größer ist der Potentialabfall der Last aufgrund von Leckstrom, so daß es zu Fehlern beim Betrieb des Chips kommt.

Da bei dieser Ausführungsform Zeit benötigt wird, nachdem die Stromspiegelschaltung ihren Betrieb aufnimmt, und bis der Anschluß N 5 den niedrigen Pegel erreicht, ist es, wenn die Kanalbreiten der Transistoren Q 1, Q 2, Q 3 und Q 4, die die Stromspiegelschaltung bilden, und der Schalttransistor Q 11 für den Stromspiegel vergrößert werden, möglich, die Ansprechzeit zu verkürzen, bis der Anschluß N 5 den niedrigen Pegel erreicht. Da jedoch diese Maßnahme zu einer vergrößerten Musterfläche und Leistungsaufnahme führt, stellt sich die Frage, ob die Ansprechzeit zu verkürzen oder die Chipgröße zu verringern ist.

Es sollte beachtet werden, daß auch bei diesem Ausführungsbeispiel das Verhältnis der Widerstände R 1 und R 2 und das Verhältnis zwischen den Widerständen R 3 und R 4 geringfügig ebenso geändert werden kann wie bei der modifizierten Variante der ersten Ausführungsform.

In anderen Worten: Wie beim ersten Ausführungsbeispiel beschrieben, ist es, wenn die Deaktivierschaltung der MOS-Ladeschaltung hinzugefügt ist, dann, wenn R 2/R 1 etwa kleiner gemacht wird als R 4/R 3, möglich, das Potential am Anschluß N 1 höher zu machen als das Potential am Anschluß N 4, selbst dann, wenn der Wert der internen Versorgungsspannung V _cc (INT) gleich der externen Versorgungsspannung V _cc (EXT) ist. Damit kann die Deaktivierschaltung einen günstigen Betrieb aufweisen, und das Potential am Anschluß SAP kann im wesentlichen gleich demjenigen der internen Versorgungsspannung V _cc (INT) gemacht werden, wenn der Treiber-MOS- Transistor Q 23 tatsächlich abschaltet.

Vierte Ausführungsform

Im folgenden wird ein viertes Ausführungsbeispiel der Erfindung beschrieben.

Wie in Fig. 6 gezeigt ist, ist dieser Schaltung ein zusätzlicher Schaltkreis 63 hinzugefügt. Der zusätzliche Schaltkreis 63 umfaßt anstelle der in der dritten Ausführungsform vorgesehenen Deaktivierungsschaltung 53 einen Deaktivierschaltungskreis, der so ausgebildet ist, daß er automatisch die Stromspiegelschaltung deaktiviert, nachdem das Laden der Lastschaltung erfolgt ist. Der Schaltkreis enthält einen Transistor Q 8, der an den Steuersignalanschluß SEP angeschlossen ist, einen CMOS-Negator INV 2, einen Transistor Q 17, einen Transistor Q 18, eine Verzögerungsschaltung DC 4, wobei letztere an einen Ausgangsanschluß N 8 des Negators INV 2 angeschlossen ist.

Die Deaktivierschaltung 63 enthält außerdem einen Schaltkreis, in welchem Transistoren Q 7, Q 8 und Q 9 an den Ausgangsanschluß N 5 der Stromspiegelschaltung angeschlossen sind. Dieser Schaltungsaufbau ist so ausgelegt, daß er die Zeit verkürzt, die von dem Anstieg des Signals SEP bis zum Einschalten des Treibertransistors Q 23 verstreicht, um es möglich zu machen, die Stromspiegelschaltung automatisch mit einer geringen Anzahl von Bauelementen nach dem Laden der Lastschaltung zu deaktivieren.

Die übrigen Teile der MOS-Ladeschaltung sind ähnlich wie im Ausführungsbeispiel 1.

In anderen Worten: Die Source-Anschlüsse der P-Kanal-Transistoren Q 1, Q 2, Q 5, Q 9, Q 13, Q 15, Q 23 sind an die externe Spannungsversorgung (V _cc (EXT)) angeschlossen.

Der gemeinsame Gate-Anschluß N 2 der P-Kanal-Transistoren Q 1 und Q 2, die die CMOS-Stromspiegelschaltung darstellen und ein Paar bilden, ist sowohl an den Drain-Anschluß des P-Kanal- Transistors Q 2 als auch an den Drain-Anschluß des N-Kanal- Transistors Q 4 angeschlossen.

Der Drain-Anschluß N 5 des Transistors Q 1 ist an den Drain- Anschluß des N-Kanal-Transistors Q 3 angeschlossen, um einen Ausgang der CMOS-Stromspiegelschaltung CM zu bilden, die aus den Transistoren Q 1, Q 2, Q 3 und Q 4 besteht. Auch ist der Anschluß N 5 sowohl an den Drain-Anschluß des Transistors Q 9 als auch an den Gate-Anschluß der Transistoren Q 5 und Q 6, die den CMOS-Negator bilden, angeschlossen, und er ist über die N-Kanal-Transistoren Q 7 und Q 8 auf Masse gelegt.

Der gemeinsame Source-Anschluß N 3 der N-Kanal-Transistoren Q 3 und Q 4 der Stromspiegelschaltung CM, die zusammen ein Paar bilden, ist über den Transistor Q 11 auf Masse gelegt. Der Gate-Anschluß N 4 des Transistors Q 3 ist ein Referenzpotential- Eingabeanschluß der Stromspiegelschaltung CM und ist an Widerstände R 1 und R 2 angeschlossen. Der Widerstand R 2 ist an die interne Spannungsversorgung (V _cc (INT)) angeschlossen, während der Widerstand R 2 über den N-Kanal-Transistor Q 10 auf Masse gelegt ist.

Der Gate-Anschluß N 1 des Transistors Q 4 dient als Eingangsanschluß für die Stromspiegelschaltung CM und ist an Widerstände R 3, R 4 angeschlossen. Der Widerstand R 3 liegt am Anschluß SAP, der einerseits an die Lastschaltung (Leseverstärker) angeschlossen ist, während der Widerstand R 4 über den N-Kanal-Transistor Q 12 auf Masse gelegt ist.

Der gemeinsame Ausgangsanschluß N 6 der Transistoren Q 5 und Q 6, die den CMOS-Negator bilden, ist an die Gate-Anschlüsse von P-Kanal-Transistoren Q 9 und Q 13 und der N-Kanal-Transistoren Q 10, Q 11, Q 12 und Q 14 angeschlossen und liegt über den N-Kanal-Transistor Q 17 auf Masse.

Der gemeinsame Drain-Anschluß N 7 der Transistoren Q 13 und Q 14 ist an den zusammengeschalteten Gate-Anschluß und Drain-Anschluß des P-Kanal-Transistors Q 15 ebenso wie an den Gate-Anschluß des P-Kanal-Treibertransistors Q 23 angeschlossen.

Der Source-Anschluß des Transistors Q 14 ist über die Konstant stromschaltung I auf Masse gelegt.

Das Steuersignal SEP dieser MOS-Ladeschaltung wird an den Gateanschluß des Transistors Q 8 und den CMOS-Negator INV 2 angelegt, während ein Ausgangssignal am Ausgangsanschluß N 8 des Negators INV 2 an den Transistor Q 7, den Gate-Anschluß des Transistors Q 17, den Gate-Anschluß des Transistors Q 18, der mit einem Anschluß an die interne Versorgungsspannung V _cc (INT) und mit dem anderen Anschluß an SAP angeschlossen ist, und an die Verzögerungsschaltung DC 4 gelegt.

Der Ausgang der Verzögerungsschaltung DC 4 liegt am Gate-Anschluß N 9 des Transistors Q 7.

Man beachte, daß die Gate-Länge des Transistors Q 9 so eingestellt ist, daß sie größer ist als diejenige der anderen Transistoren, damit der Einschaltwiderstand groß ist.

Im folgenden wird die Betriebsweise der MOS-Ladeschaltung mit dem oben beschriebenen Aufbau erläutert. Fig. 9(a) bis 9(c) sind Signalverläufe, die die Schwankungen des Potentials der Signale SEN, SEP und SAP, das Potentials an jedem Anschluß und den Stromfluß durch die Transistoren Q 15, Q 18 und Q 23 zeigen.

Zunächst wird im Anfangszustand das Steuersignal SEP auf niedrigem Pegel gehalten, und der Transistor Q 17 ist eingeschaltet. Folglich hat der Anschluß N 6 niedrigen Pegel, und die Transistoren Q 10, Q 11 und Q 12 sind ausgeschaltet, so daß die Stromspiegelschaltung nicht arbeitet.

Da weiterhin der Transistor Q 13 eingeschaltet und der Transistor Q 14 ausgeschaltet ist, wird der Anschluß N 7 auf den Pegel der externen Versorgungsspannung V _cc (EXT) vorgeladen, mit dem Ergebnis, daß der P-Kanal-Treibertransistor Q 23 ausgeschaltet ist.

Da der Anschluß N 8 hohen Pegel hat, schaltet auch der P-Kanal- Transistor Q 18 ab, so daß die externe Versorgungsspannung (V _cc (EXT)) und der an die Lastschaltung ansgeschlossene Anschluß SAP vollständig voneinander getrennt sind.

Im Anfangszustand befindet sich SAP auf dem Vorladepegel, das heißt 1/2 V _cc (INT) der Bitleitungen BL, . Der Ausgangsanschluß N 5 der Stromspiegelschaltung wird vorgeladen auf den Pegel der externen Versorgungsspannung V _cc (EXT), da der Transistor Q 8 aus- und der Transistor Q 9 eingeschaltet ist. Im Anfangszustand fließt kein Durchgangsstrom durch die MOS-Ladeschaltung.

Wenn also das Steuersignal SEP von niedrigem auf hohen Pegel übergeht, geht das Potential am Anschluß N 8 über den Negator INV 2 auf niedrigen Pegel, was wiederum den Transistor Q 17 veranlaßt, ausgeschaltet zu werden, während der Transistor Q 18 eingeschaltet wird.

Da außerdem der Transistor Q 8 einschaltet, bleibt der Transistor Q 7 während der Zeitspanne τ 4 im Einschaltzustand, nachdem das Signal SEP hohen Pegel hat, so daß der Ausgangsanschluß N 5 der Stromspiegelschaltung zwangsweise auf niedrigen Pegel gesetzt wird.

Im Ergebnis hat der Anschluß N 6 hohen Pegel, der Transistor Q 13 schaltet ab und der Transistor Q 14 schaltet ein, mit der Folge, daß der Vorspannungsstrom I _B durch die Transistoren Q 15 und Q 14 und die Konstantstromschaltung I fließt, das Potential am Anschluß N 7 abfällt und dadurch ein Einschalten des Treibertransistors Q 23 ermöglicht.

Gleichzeitig mit dem oben beschriebenen Betrieb wird die Stromspiegelschaltung aktiviert. Da das Potential am Anschluß N 6 von niedrigem auf hohen Pegel übergeht, schalten die Transistoren Q 10, Q 11, Q 12 an, und die Stromspiegelschaltung beginnt ihren Betrieb. Unmittelbar nach dem Betriebsbeginn ist das Potential von SAP niedriger als die interne Versorgungsspannung V _cc (INT), so daß der Anschluß N 5 auf niedrigem Pegel auch dann gehalten wird, nachdem der Transistor Q 7 mit einer Zeitverzögerung von τ 4 nach dem Einstellen des Steuersignals SEP auf hohen Pegel ausschaltet.

Wenn also der Ladevorgang fortschreitet, bis das Potential an dem an die Lastschaltung angeschlossenen Anschluß SAP höher wird als die interne Versorgungsspannung V _cc (INT), so wird dies von der Stromspiegelschaltung erfaßt, und der Anschluß N 5 geht von niedrigem auf hohen Pegel über. Im Ergebnis nimmt der Anschluß N 6 niedrigen Pegel an, der Transistor Q 13 schaltet ein und der Transistor Q 14 schaltet aus, so daß der Anschluß N 7 erneut auf den Pegel von V _cc (EXT) vorgeladen wird und der Treibertransistor Q 23 ausschaltet.

Weiterhin werden gleichzeitig mit dem oben erläuterten Betrieb die N-Kanal-Transistoren Q 10, Q 11 und Q 12 ausgeschaltet, so daß die Stromspiegelschaltung automatisch deaktiviert wird.

Selbst wenn die Stromspiegelschaltung deaktiviert ist, bleibt der P-Kanal-Transistor Q 18 im eingeschalteten Zustand, und das Potential von SAP wird auf dem Pegel der internen Spannungsversorgung V _cc (INT) gehalten.

Wenn dann das Reihenadressen-Strobesignal hohen Pegel annimmt und der Speicher im Vorladezustand eingestellt ist, ändert sich das Steuersignal SEP von hohem auf niedrigen Pegel, und die Transistoren Q 8 und Q 18 schalten aus, während die Transistoren Q 7 und Q 17 einschalten, wodurch in den Anfangszustand zurückgekehrt wird.

Bei diesem Schaltungsaufbau läßt sich die Zeit, die nach dem Wechsel des Steuersignals SEP von niedrigem auf hohen Pegel und bis zum Einschalten des Treibertransistors Q 23 verstreicht, im Vergleich zum ersten und dritten Ausführungsbeispiel beträchtlich verkürzt werden.

Bei der Schaltung nach dem ersten Ausführungsbeispiel dauert es eine Zeit, nachdem die Stromspiegelschaltung ihren Betrieb begonnen hat und bis der Anschluß N 5 den niedrigen Pegel erreicht. Deshalb wird bei der Schaltung bei diesem vierten Ausführungsbeispiel der Versuch gemacht, das Ausgangssignal der CMOS-Stromspiegelschaltung zwangsweise auf niedrigem Pegel zu halten, um sicherzustellen, daß die Ansprechzeit, in der der Anschluß N 5 den niedrigen Pegel erreicht, verkürzt wird.

Weiterhin werden bei der dritten Ausführungsform drei NAND- Glieder, ein Negator und eine Verzögerungsschaltung dazu verwendet, die Stromspiegelschaltung zu deaktivieren, nachdem der Ladevorgang abgeschlossen ist und das Potential der Ladeschaltung den Pegel der internen Spannungsversorgung V _cc (INT) erreicht, und bis das Steuersignal auf niedrigem Pegel ist. Im Gegensatz dazu kann man bei der Schaltung nach der vierten Ausführungsform auf die NAND-Glieder verzichten, und es ist möglich, die gleiche Logik mit einer geringeren Anzahl von Bauelementen zu realisieren, so daß man insgesamt Musterfläche auf dem Chip einsparen kann.

Es sei beachtet, daß auch bei dieser Ausführungsform das Verhältnis zwischen den Widerständen R 1 und R 2 und das Verhältnis zwischen den Widerständen R 3 und R 4 in der gleichen Weise wie bei der modifizierten Variante der ersten Ausführungsform und wie bei der Variante der dritten Ausführungsform geringfügig modifiziert werden können.

In anderen Worten: Gemäß dem ersten Ausführungsbeispiel kann man dann, wenn die Deaktivierschaltung der MOS-Ladeschaltung hinzugefügt ist, falls R 2/R 1 etwas kleiner ist als R 4/R 3, das Potential am Anschluß N 1 höher machen als das Potential am Anschluß N 4, und zwar auch dann, wenn der Wert der internen Spannungsversorgung V _cc (INT) gleich ist dem der externen Versorgungsspannung V _cc (EXT). Damit läßt sich die Deaktivierschaltung in vorteilhafter Weise betreiben, und das Potential am Anschluß SAP läßt sich im wesentlichen genauso groß machen wie die interne Versorgungsspannung V _cc (INT), wenn der Treiber-MOS-Transistor Q 23 tatsächlich ausschaltet.

Obschon beim ersten bis vierten Ausführungsbeispiel die Stromspiegelschaltung mit Lasttransistoren in Form von P- Kanal-Transistoren beschrieben wurde, so läßt sich die Erfindung auch anwenden auf eine Stromspiegelschaltung, in der die Lasttransistoren N-Kanal-Transistoren sind.

Obschon beim dritten und beim vierten Ausführungsbeispiel der P-Kanal-Transistor Q 18 eingeschaltet ist, während SEP hohen Pegel hat, kann alternativ die Schaltung so ausgelegt werden, daß der P-Kanal-Transistor Q 18 einschaltet, nachdem SAP den Pegel der internen Versorgungsspannung V _cc (INT) erreicht.

Claims

1. Ladeschaltung (23) vom MOS-Typ mit einem MOS-Transistor (Q 23), der einen Source-Anschluß, einen Drain-Anschluß und einen Gate-Anschluß aufweist, wobei von dem Source-Anschluß und dem Drain-Anschluß ein Anschluß an eine erste Spannungsversorgung angeschlossen ist, während der andere Anschluß an eine Lastschaltung (22) angeschlossen ist, und mit einer Steuerschaltung (33), die an den anderen Anschluß und den Gate-Anschluß des MOS-Transistors (Q 23) angeschlossen ist, dadurch gekennzeichnet, daß die Steuerschaltung (33) durch die Eingabe eines Steuersignals aktivierbar ist, um das Potential an dem anderen Anschluß des MOS-Transistors (Q 23) zu vergleichen mit einem zweiten Potential, welches niedriger ist als das der ersten Spannungsversorgung, und daß die Steuerschaltung (33) ein Leitendwerden des MOS-Transistors (Q 23) ermöglicht, um eine Aufladung der Lastschaltung (22) zu bewirken, wenn das Potential an dem anderen Anschluß niedriger ist als das zweite Potential, wobei eine Deaktivierungsschaltung (53) vorgesehen ist, um die Steuerschaltung (33) zu deaktivieren, wenn das Potential an dem anderen Anschluß des MOS- Transistors (Q 23) höher wird als das des zweiten Anschlusses, selbst wenn das Steuersignal in die Steuerschaltung (33) eingegeben wird.

2. Schaltung nach Anspruch 1, bei der die erste Spannungsversorgung eine externe Spannungsversorgung ist, während das zweite Potential im wesentlichen gleich groß ist wie das Potential einer internen Spannungsversorgung.

3. Schaltung nach Anspruch 1 oder 2, bei der die Steuerschaltung (33) durch einen CMOS-Stromspiegel (CM) gebildet wird. 4. Schaltung nach einem der Ansprüche 1 bis 3, umfassend eine Konstantstromschaltung (43), die einen Stromfluß durch die Lastschaltung (22) zu einem Konstantstrom macht, wenn der MOS-Transistor (Q 23) einschaltet.

5. Schaltung nach einem der Ansprüche 1 bis 4, bei der die Steuerschaltung (33) einen leitenden Schaltkreis enthält, um einen Anschluß einer Spannungsversorgung mit dem zweiten Potential und den anderen Anschluß des MOS- Transistors (Q 23) selektiv leitend zu machen.

6. Schaltung nach Anspruch 1, bei der die erste Spannungs versorgung eine externe Spannungsversorgung ist, während das zweite Potential so eingestellt wird, daß es geringfügig niedriger ist als das Potential einer internen Spannungsversorgung.

7. Schaltung nach Anspruch 6, bei der die Steuerschaltung (33) durch eine CMOS-Stromspiegelschaltung (CM) gebildet wird. 8. Schaltung nach Anspruch 6 oder 7, umfassend eine Konstantstromschaltung (43), um einen durch die Lastschaltung (22) fließenden Strom zu einem Konstantstrom zu machen, wenn der MOS-Transistor (Q 23) einschaltet.

9. Schaltung nach einem der Ansprüche 6 bis 8, bei der die Steuerschaltung (33) eine leitende Schaltung enthält, um selektiv einen Anschluß einer Versorgungsspannung mit dem zweiten Potential und den anderen Anschluß des MOS- Transistors (Q 23) leitend zu machen.

10. Ladeschaltung (23) vom MOS-Typ, umfassend einen MOS-Transistor (Q 23) mit einem Source-Anschluß, einem Drain-Anschluß und einem Gate-Anschluß, wobei von dem Source-Anschluß und dem Drain-Anschluß einer an eine erste Spannungsversorgung und ein anderer an eine Lastschaltung (22) angeschlossen ist, und eine Steuerschaltung (33), die an den anderen Anschluß und den Gate-Anschluß des MOS-Transistors (Q 23) angeschlossen ist, dadurch gekennzeichnet, daß die Steuerschaltung (33) durch einen Differenzverstärker gebildet wird, von einem in diesen eingegebenen Steuersignal aktiviert wird und das Potential an dem anderen Anschluß des MOS-Transistors (Q 23) vergleicht mit einem zweiten Potential, das niedriger ist als das der ersten Spannungsversorgung, und daß die Steuerschaltung (33) dem MOS- Transistor (Q 23) ermöglicht, leitend zu werden, um ein Aufladen der Lastschaltung (22) zu bewirken, wenn das Potential an dem anderen Anschluß niedriger als das zweite Potential ist, wobei die Steuerschaltung eine Niedrigpegel- Halteschaltung enthält, um ein Ausgangssignal des Differenzverstärkers zwangsweise für eine feste Zeitspanne durch die Eingabe des Steuersignals in diese Schaltung auf niedrigerem Pegel zu halten.

11. Schaltung nach Anspruch 10, bei der die Steuerschaltung (33) weiterhin eine Deaktivierschaltung (53) umfaßt, die dazu dient, die Steuerschaltung (33) zu deaktivieren, wenn das Potential an dem anderen Anschluß des MOS- Transistors (Q 23) höher wird als das zweite Potential, selbst wenn das Steuersignal in die Steuerschaltung (33) eingegeben wird.

12. Schaltung nach Anspruch 11, bei der die erste Spannungsversorgung eine externe Spannungsversorgung ist, während das zweite Potential im wesentlichen dem Potential einer internen Spannungsversorgung gleicht.

13. Schaltung nach Anspruch 10 oder 12, bei der die Steuerschaltung (33) durch einen CMOS-Stromspiegel (CM) gebildet wird. 14. Schaltung nach einem der Ansprüche 10 bis 13, umfassend eine Konstantstromschaltung (43), die einen durch die Lastschaltung (22) fließenden Strom konstant macht, wenn der MOS-Transistor (Q 23) einschaltet.

15. Schaltung nach einem der Ansprüche 11 bis 14, bei der die Steuerschaltung (33) einen leitenden Schaltkreis enthält, um selektiv einen Anschluß einer Spannungsversorgung mit dem zweiten Potential und einen weiteren Anschluß des MOS-Transistors (Q 23) leitend zu machen.

16. Schaltung nach Anspruch 11, bei der die erste Spannungsversorgung eine externe Spannungsversorgung ist, während das zweite Potential etwas niedriger eingestellt wird als das Potential einer internen Spannungsversorgung.

17. Schaltung nach Anspruch 16, bei der die Steuerschaltung (33) durch eine CMOS-Stromspiegelschaltung (CM) gebildet wird. 18. Schaltung nach Anspruch 16 oder 17, gekennzeichnet durch eine Konstantstromschaltung (43), die einen durch die Lastschaltung (22) fließenden Strom konstant macht, wenn der MOS-Transistor (Q 23) einschaltet.

19. Schaltung nach einem der Ansprüche 16 bis 18, bei der die Steuerschaltung (33) eine leitende Schaltung enthält, um selektiv einen Anschluß einer Spannungsversorgung mit dem zweiten Potential und einen weiteren Anschluß des MOS-Transistors (Q 23) leitend zu machen.