JPS6251096A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に１トランジスタ型
メモ、リセルを有する折返しビット線型のビット線配置
を備えた半導体記憶装置に関する。

〔従来の技術〕

従来、との穐の牛導体記憶装置扛、センス増幅器とセン
ス増幅器を挾んで並列に配置された１対のビット線とを
含んでなる基本単位が多数並列に配置された構成になっ
ていた。記憶装置の大容量化と共に微細化が進み、動作
中の雑音が特性劣化の要因としてクローズアップされテ
キタ。

以下図面を参照して説明する。

第２図は従来の半導体記憶装置の回路配＃、を示すブロ
ック図である。ＭＣ０Ｏ，・・・・・・、ＭＣ３３は１
トランジスタ形メモリセル、８ＡＯ，・・・・・・、　
ＳＡ３線センス増幅器、ｓｗ□、・・・・・・、ｓｗ３
はスイッチノブ回路、ＷＯ９・・・・・・、Ｗ３はワー
ド線ｋＬＤｆ−５外部アドレス入方に従って１本のワー
ド線を選択し高電位に駆動する行デコーダ、ＣＱ、・・
・アＣ９１は列アドレス線、ＣＤは外部アドレス久方に
従りて１本の列アドレス＊ｔ−選択する列デコーダ、ｆ
ｌＯ；ｊ３０．・・・・・・、Ｂ３；Ｂ３はセンス増幅
器の差動人力となる１対のビット線でＢＱ、・・・、ν
ｔ５Ｂｌは入出力と同相、　Ｔ７）　、・−・・・・、
１１３は逆相となる。Ｉｌｏ　、　”／υは列デコーダ
ＣＤによって選択さ図示のように１対のビット線はセン
ス増幅器を挾んで並行に配置されているので折返しビッ
ト線と呼ばれており、ビット線とワード線間の容量結合
による雑音を打消す作用があるためよく使用される。

＠３図はメモリセルの回路図である。ワード線Ｗが選択
されると移置Ｃ８に貯えられた電荷がトランジスタＴｒ
？介してビット＃ＢＫ流れる。

第４図はセンス増幅器の回路図である。Ｐはビット線プ
リチャージパルス、Ｕはビット−電位昇圧パルス、８Ｅ
はセンススタートパルスである。

第５図はスイッチング回路の（ロ）略図である。

第６図は第２図の半導体記憶装置の読出し動作の信号波
形図である。まずビット線プリチャージパルスＰが高電
位のときビット線Ｂ、Ｂはプリチャージされ、次いでビ
ット線プリチャージパルスＰが低電位になる。次に行デ
コーダルＤによって１本のワード線が選択され高電位と
なる。選択されたワード線に接続されているメモリセル
かラソの容量の電位に応じ良信号がビット線に出力され
る。この信号ｆｌ［はメモリセル容ｔ−ｒｃｓ、ビット
線容量ｔｃｎとすると、Ｃａ／（Ｃｉ＋＋Ｃｓ）に比例
する。センススタートパルスＳＥが低電位となり、増幅
が行なわれる。この時、本来高電位に止まるべきビット
線もある程度電位が低下する（第６図ではπ）。

ビット線昇圧パルスＵが高電位とな９、本来高電位であ
るピッ）＊１位ｔ−Ｗ源電位ＶＤＤまで持上げる０列デ
コーダＣＬ）が動作して１本の列アドレス線を選択し、
１対のビット線がリタバスに接続される。

以上のような動作において、最も′ｘＬ要なことはセン
ス増幅器の動作前と動作中にビット線の受ける雑音への
配慮である。このような雑音はビット線と他のレイアウ
トパターンとの容量結合によるものであるが、ビット線
とワード線との容量によるものは、折返しビット線型の
記憶装置では太きく改善されている。

ｌＥ７図は分割ビット線型の半導体記憶装置を示すブロ
ック図である。これは折返しビット線型の一種で、パル
スｐＯ９ρｌのそれぞれのタイミングで２組のビット線
対が一つのセンス増幅器に接続されるため読出し時のビ
ット線容量が小さくできるので信号値の増大が可能とな
るから大容量記憶装置に多く用いられる。。

〔発明が解決しょうとする問題点〕

記憶装置の大容量化に伴い、益々微細化が進んでくると
、ビット線間の容量も大きくなり、ビット線容量の１０
％を越える場合も出てきた・。そうなるとビット線間の
雑音が問題となるわけであるが、この雑音は隣接するビ
ット線間の容量が最も大きいため、各メモリセルに貯え
られている情報の分布状況で変化する。

例えば、第２図においてＢＯ，Ｂｌ、Ｂ２．譲ｂ３が低
電位となる場合、対をなす他のビット線と、隣接するビ
ット線間が互いに逆相となって干渉が生じ雑音は最大と
なる。又、前記ビット線が交互に低電位となる場合には
隣接するビット線間が同相となるので、ビット線対間で
の雑音のみであるから、雑音は最小となる。このように
隣接ビット線間の雑音が大きいこと、及び記憶情報の分
布状況で雑音が一様でないことは記憶装置の動作特性、
特に読出し特性を劣化させる欠虞がある。

本発明の目的扛ビット線間の容量結合による雑音の小さ
な半導体記憶装置を提供することにある。

〔間融点を解決するための手段〕

本発明の半導体記憶装置は、センス増幅器とこのセンス
増幅器を挾んで並列に配置された１対のビット線とを含
んでなる基本単位が複数、並列に配置されてなる折返し
ビットａ型の半導体記憶装置において、前記基本単位内
の偶数箇所で互いに交差させて位置を入替えたビット線
対と前記基本単位円の奇数箇所で互いに交差させて位ａ
ｔ−入替えたビット線対とが交互に配置されているｓ成
を有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例全売すブロック図である。第
２図に示した従来例との相違は、ビット線対Ｂ１．Ｂ１
及びＢ３　、Ｂ３がそれぞれビット線長のし２の箇所で
交差して入替っていること、並びにビット線対ＢＱ、Ｂ
Ｑ及びＨｚ　、Ｂ２がそれぞれビット線長の１／４．３
／４の箇所で２回交差して入替りていることである。一
つのセンス増幅器を挾んでいるビット線対についていう
と、各ビット線のセンス増幅器の片側に配置される長さ
は他の側に配置される長さに等しくなっている。又、偶
数回交差しているビット線対の隣には奇数回交差してい
るビット線対が配置されている。

例えば、ＳＡＯの組とＳＡＩの組とでいうと、ＢＱはＢ
１とビット線長のＶ４の長さで隣接し、Ｂ１と同じ＜１
７４の長さで隣接している。ＢＯはＢ１とし４の長さで
隣接し、Ｂ１と１７４の長さで隣接している。隣接する
ビット線間についていうと全ての信号の組合せについて
、隣接する長さが等しくなっている。つまり、とのＢ、
Ｂも他のＢ。

Ｂと等しい長さで隣接している。

従って、容量結合による雑音は、従来の折返し型ｌトラ
ンジスタメモリに比べその最大値は］／２になるし、記
憶情報の分布状況に依存して変化することもない。なお
、交差箇所におけるビット線対間の容量は、ビットＷａ
艮が大きいのでビット線対間の接金全体に対して小きく
、無視してよいことは改めていうまでもない。

更に、ｌトランジスタ型メモリセルヲ有する場合につい
て説明したが、本発明はメそリセルの型によらず全ての
半専体記憶装置に適用しうろことはいうまでもない。

〔発明の効果〕

以上説明したように、不発明は、センス増幅器に接続す
る１対のビット線は、どちらも他のビット線と隣接する
長さが等しくなるように、足まった位置で偶数回交差さ
せたものと、奇数回交差させたものとを交互に配置した
ことに１９、容量結合による雑音は最大値が従来の半分
になり、又記憶情報の分布によらず平均化されるから半
導体記憶装置の動作特性が改善される効果がある０

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の折返し型手導体記憶装置の回路配置を示すブロッ
ク図、第３図は従来のメモリセルの一例を示す回路図、
第４図は従来のセンス増幅器の一例を示す回路図、第５
図は従来のスイッチング回路の−ｆｌｌ’ｔ”示す回路
図、第６図はｍ２図の回路の読出し動作の信号波形図、
男７図は従来の分割ビット線型の牛褥体記憶装置の回路
配ｍｒ示すブロック図である。 ＢＱ　、　ＢＱ　、・・・・・・、Ｂ３．Ｂ３・・・・
・・ビット線、ＣＯｏ・・・・・・、Ｃ３・・・・・・
列アドレス線、ＣＤ・・・列デコーダ、　Ｉｌｏ　、　
′ｒ；５・・・・・・入出力バス、ＭＣ０Ｏ，・・・・
・・、ＭＣ３３・・・・・・メモリセル、１（、ｌ）・
・・行デコーダ、８ＡＯ，・・・・・・、８Ａ３・・・
・・・セン／１ｍＷ％　８Ｗｏ　ｓ・・・・・・、ＳＷ
３・・・・・・スイッチング回路、ｗ　ｏ　、　、、、
、、、’　。 Ｂ３・・・・・・ワード線。 第１図 第２図 第５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. センス増幅器とこのセンス増幅器を挾んで並列に配置さ
   れた１対のビット線とを含んでなる基本単位が複数、並
   列に配置されてなる折返しビット線型の半導体記憶装置
   において、前記基本単位内において偶数箇所で互いに交
   差させて位置を入替えたビット線対と前記基本単位内に
   おいて奇数箇所で互いに交差させて位置を入替えたビッ
   ト線対とが交互に配置されていることを特徴とする半導
   体記憶装置。