DE3906494C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine nicht-flüchtige Halbleiterspeichervorrichtung mit Fehlerprüfung und -korrektur nach dem Oberbegriff des Anspruchs 1. Eine solche Vorrichtung ist aus EP 01 86 459 A2 bekannt.

Eine nicht-flüchtige Halbleiterspeichervorrichtung, die in großem Umfang im Einsatz ist, umfaßt einen elektrisch löschbaren, programmierbaren Nur-Lese-Speicher (EEPROM) vom Tunneloxid-Typ mit "schwimmendem" Gate (FLOTOX-Typ). Es sind auch EEPROM-Speichervorrichtungen im Einsatz, die eine Datenauslesung an einem einzelnen Byte ermöglichen. Aufgrund der möglichen Erzeugung eines Fehlerbits bei einem solchen Datenauslesebetrieb kann jedoch eine Verminderung der Zuverlässigkeit und der Ausbeute des EEPROM auftreten. Die Fehlerbiterzeugung wird zumeist durch einen Datenrückhaltedefekt aufgrund eines Fehlers im Tunneloxid hervorgerufen. Da die Integration von EEPROM-Schaltungen sehr hoch ist, ist auch die Möglichkeit einer Fehlerbiterzeugung in einem einzelnen Byte entsprechend höher.

Um ein Problem der oben beschriebenen Art zu überwinden, ist in der bislang verwendeten EEPROM-Speichervorrichtung eine Fehlerprüf- und Korrekturschaltung (ECC-Schaltung) enthalten, um dadurch die Zuverlässigkeit und Ausbeute zu verbessern. Die modifizierte EEPROM-Schaltung mit eingebauter ECC-Schaltung vorgenannter Art ist beispielsweise im Digest of Technical Papers, Seiten 83 und 84, August 1988, SYMPOSIUM ON VLSI CIRCUITS beschrieben. Wenn ein Bitausfall während des Einsatzes der Vorrichtung auftritt, dann führt der Benutzer gewöhnlich eine Korrektur durch, indem er den Fehlerprüf- und -korrekturbetrieb ausführt. Ein solcher Fehlerprüf- und -korrekturbetrieb kann jedoch zu einem Abfall in der Leistungsfähigkeit des EEPROM führen, und zwar hinsichtlich der Datenzugriffszeit, des Stromverbrauches usw. Der Hersteller muß daher durch Chip-Prüfung die Datenzugriffszeit oder den Stromverbrauch, die durch Einsatz der ECC-Schaltung entsprechend dem Bitfehler hervorgerufen werden, beim Abschluß des Herstellungsvorgangs der EEPROM-Schaltung messen. Um eine solche Messung einfach auszuführen, wird eine Vorrichtung benötigt, die in der Lage ist, an einer gewünschten Bitstelle ein Fehlerbit zu erzeugen. Bei einer bekannten EEPROM-Schaltung, die eine eingebaute ECC-Schaltung aufweist, ist es jedoch sehr schwierig, den Einfluß des ECC-Betriebs auf die EEPROM-Schaltung vollständig zu messen, weil keine Fehlerbiterzeugungsschaltung darin enthalten ist.

Aus der eingangs genannten EP 01 86 459 A2 ist eine Halbleiterspeichervorrichtung bekannt, die eine Fehlererzeugungseinrichtung aufweist. Sie umfaßt eine Prüf­ mustererzeugungsschaltung und eine Wähleinrichtung, mit der auswählbare Prüfmuster in eine Speicherzellenanordnung eingegeben werden können, wenn das niedrigstwertige Bit von Adreß-Signalen, die der Speicherzellenanordnung zugeführt werden, und ein von außen zugeführtes Steuersignal empfangen werden.

Der Erfindung liegt die Aufgabe zugrunde, eine nicht-flüchtige Halbleiterspeichervorrichtung der obengenannten Art mit einer Fehlerbiterzeugungsschaltung zur Verwendung in einer EEPROM-Schaltung anzugeben, die in der Lage ist, die Störung im Betriebsverhalten in einer ECC-Schaltung derselben zu prüfen, indem absichtlich Bitfehlerdaten in eine Speicherzelle derselben eingeschrieben werden.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Eine vorteilhafte Weiterbildung der Erfindung ist Gegenstand des Anspruchs 2.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer nicht-flüchtigen Halbleiterspeichervorrichtung mit einer Fehlerbiterzeugungsschaltung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung und

Fig. 2 ein Schaltbild einer bevorzugten Ausführungsform der Fehlerbiterzeugungsschaltung.

Fig. 1 zeigt ein Blockschaltbild einer Ausführungsform der Erfindung, enthaltend eine EEPROM-Schaltung, in der eine Fehlerbiterzeugungsschaltung enthalten ist. Die Schaltung nach Fig. 1 umfaßt eine Speicherzellengruppe 28, einen Datenleitungswähler 24, einen Sensorverstärker 26, eine Fehlerkorrekturschaltung 20, einen Paritätsgenerator 16, einen Paritätsdecoder 18, eine Fehlerbiterzeugungsschaltung 14, einen Ausgangspuffer 22, einen Eingangspuffer 12 und einen Eingangs-/Ausgangs-Anschluß 10. Der Paritätsgenerator 16, der Paritätsdecoder 18 und die Fehlerkorrekturschaltung 20 bilden eine übliche ECC-Schaltung. An die Eingangsstifte des Eingangs-/Ausgangs-Anschlusses 10 ist der Eingangspuffer 12 angeschlossen, um einen Datenpegel von 1-Byte-Daten, die von dem Eingangs-/Ausgangs-Anschluß aufgenommen werden, auf einen anderen Datenpegel umzusetzen, der für die innere Schaltung geeignet ist. Die Eingangsdaten Di (enthaltend 8 Bits) werden über Datenleitungen dem Paritätsgenerator 16 und der Fehlerbiterzeugungsschaltung 14 zugeführt. Bei Empfang der Eingangsdaten Di vom Eingangspuffer 12 erzeugt der Paritätsgenerator 16 ein Ausgangssignal, d. h. 4-Bit-Paritätsdaten Pwi an einem Ausgangsanschluß. Dieses Ausgangssignal wird unter Verwendung eines bekannten modifizierten Hamming-Code-Verfahrens erzeugt, bei dem die Eingangsdaten Di vom Puffer 12 in die 4-Bit-Paritätsdaten geändert werden, und ein weiteres Ausgangssignal wird dem Paritätsdecoder 18 zugeführt, der mit einem Ausgang des Generators 16 verbunden ist. Gleichzeitig erzeugt nach Empfang der Eingangsdaten Di vom Eingangspuffer 12 eine Fehlerbiterzeugungsschaltung 14 ein 1-Bit-Fehlersignal in jedem bezeichneten Bit der 8-Bit-Eingangsdaten Di in Abhängigkeit von einem Adreßsignal, das eine Fehlerbitposition gemäß der vorliegenden Erfindung bezeichnet. Ein Ausgangssignal Dwi vom Fehlerbitgenerator 14, das ein 1-Bit-Fehlersignal aufweist, wird einem Datenbus 30 zugeführt, und die 4-Bit-Paritätsdaten Pwi vom Paritätsgenerator 16 werden ebenfalls dem Datenbus 30 zugeführt. Sowohl das Ausgangssignal Dwi als auch die Paritätsdaten Pwi werden auch über den Datenbus 30 einem Datenleitungswähler 24 zugeführt. Die beiden Daten (insgesamt 12 Bits) werden über den Datenleitungswähler 24 in eine 12-Bit-Speicherzelle in der Speicherzellengruppe 28 eingeschrieben, die durch einen Zeilendecoder und einen Spaltendecoder (nicht dargestellt) ausgewählt wird.

Es wird nun der Auslesebetrieb der in der Speicherzellengruppe 28 gespeicherten Daten beschrieben. Die in der durch den Zeilen- und Spaltendecoder bezeichneten Speicherzelle gespeicherten 12-Bit-Daten, bestehend aus den 8-Bit-Einschreibedaten und den 4-Bit-Paritätsdaten derselben, werden durch einen Datenauslesebefehl ausgelesen und dann über den Datenleitungswähler 24 und den Datenbus 30 einem Eingang des Sensorverstärkers 26 zugeführt. Der Datenleitungswähler 24 ist dazu vorgesehen, die 12-Bit-Einschreibedaten oder die Auslesedaten zu oder von den Bitleitungen in der Speicherzellengruppe 28 auszuwählen. Der Sensorverstärker 26, der die Auslesedaten von der Speicherzellengruppe 28 aufnimmt und verstärkt, liefert sein Ausgangssignal, das die 8-Bit-Auslesedaten Doi und die 4-Bit-Paritätsdaten Poi enthält, an den Paritätsgenerator 16. Gleichzeitig wird auch die Fehlerkorrekturschaltung 20 mit den 8-Bit-Auslesedaten Doi versorgt. Aus den Ausgangssignalen des Sensorverstärkers 26 erzeugt der Paritätsgenerator 16 4-Bit-Paritätsdaten Pri für den Paritätsdecoder 18, wobei die Paritätsdaten Pri aus den 8-Bit-Auslesedaten Doi und den 4-Bit-Paritätsdaten Poi durch den Paritätsgenerator erzeugt werden. Der Paritätsdecoder 18 erzeugt Daten Pdi zur Bezeichnung einer Position des 1-Bit-Fehlers in den 8-Bit-Auslesedaten Doi durch die Eingabe der 4-Bit-Paritätsdaten Pri.

Die Fehlerkorrekturschaltung 20 enthält in üblicher Weise acht Exclusiv-ODER-Schaltungen, korrigiert das einzelne Fehlerbit der 8-Bit-Auslesedaten Doi in Übereinstimmung mit den Daten Pdi zur Bestimmung der Fehlerbitposition, die vom Paritätsdecoder 18 geliefert werden, und ihr korrigierter Ausgang wird dann über den Ausgabepuffer 22 dem Ausgangsstift des Eingangs-/Ausgangs-Anschlusses 10 zugeführt. Dementsprechend wird der Fehlerkorrekturbetrieb durch Verwendung der ECC-Schaltung geprüft, nachdem in die Speicherzellengruppe ein einzelnes Bitfehlersignal eingeschrieben wird, das von der Fehlerbiterzeugungsschaltung 14 erzeugt wird, die zwischen den Eingangspuffer 12 und den Datenleitungswähler 24 eingeschaltet ist, wodurch die Auslesezugriffszeit und der Stromverbrauch der ECC-Schaltung relativ vollständig gemessen werden können.

Fig. 2 zeigt eine bevorzugte Ausführungsform der Fehlerbiterzeugungsschaltung nach der vorliegenden Erfindung. Eine Decoderschaltung 40 und eine Fehlererzeugungsschaltung 50 bilden zusammen die Fehlerbiterzeugungsschaltung 14. Die Decoderschaltung 40 erzeugt Logiksignale zur Auswahl einer Fehlerposition und umfaßt acht NAND-Schaltungen 41 bis 48, die jeweils vier Eingangsanschlüsse aufweisen. Ein erster Eingangsanschluß einer jeden NAND-Schaltung ist mit einem Steuersignal CH verbunden, und die zweiten, dritten und vierten Eingangsanschlüsse sind mit einer Kombination von Adreßsignalen A 0 bis A 2 und ihren invertierten Adreßsignalen bis verbunden, wie in Fig. 2 gezeigt. Die Fehlererzeugungsschaltung 50 erzeugt Fehlerbitdaten in Abhängigkeit vom logischen Ausgang der Decoderschaltung 40 und enthält acht Exclusiv-NOR-Schaltungen 51 bis 58, die jeweils zwei Eingangsanschlüsse aufweisen. Ein erster Eingangsanschluß einer jeden Exclusiv-NOR-Schaltung ist mit einem Ausgang einer entsprechenden zugehörigen NAND-Schaltung in der Decoderschaltung 40 verbunden, und ein zweiter Eingangsanschluß ist mit jedem entsprechenden Bit in den 8-Bit-Daten D 0 bis D 7 verbunden.

Die Betriebsweise der Schaltung 14 in Fig. 2 wird nachfolgend erläutert. Das Steuersignal CH steuert einen Ausgang einer jeden der NAND-Schaltungen 41 bis 48 über die Decoderschaltung 40, so daß bestimmt wird, ob die entsprechende NAND-Schaltung ermächtigt oder gesperrt ist. Wenn das Steuersignal CH in logisch hohem Zustand ist, dann sind alle NAND-Schaltungen ermächtigt. Wenn das Steuersignal jedoch in einem logisch niedrigen Zustand ist, dann sind alle NAND-Schaltungen gesperrt. Wenn die NAND-Schaltungen 41 bis 48 gesperrt sind, dann werden daher die Ausgänge aller entsprechenden NAND-Schaltungen in hohen Zustand versetzt, während wenn die NAND-Schaltungen 41 bis 48 ermächtigt sind, wird jede von ihnen in Übereinstimmung mit einer logischen Kombination der Adreßsignale A 0 bis A 2 und der invertierten Adreßsignale bis ausgewählt, um dadurch ein logisch niedriges Signal anzugeben. Wenn nachfolgend das logisch hohe Ausgangssignal von jeder der NAND-Schaltungen 41 bis 48 dem ersten Anschluß an jeder der Exclusiv-NOR-Schaltungen 51 bis 58 zugeführt wird, dann erzeugen die Exclusiv-NOR-Schaltungen 51 bis 58 die gleichen Ausgangssignale wie die Eingangsdatensignale D 0 bis D 7. Wenn jedoch eines von irgendeinem der Ausgangssignale der NAND-Schaltungen 41 bis 48 auf einen hohen Zustand gesetzt wird und das Signal hohen Zustandes dem entsprechenden ersten Eingangsanschluß der Exclusiv-NOR-Schaltungen 51 bis 58 zugeführt wird, dann wird der Ausgang der entsprechenden Exclusiv-NOR-Schaltung ein Signal, das einen gegenüber dem ursprünglich eingegebenen Datensignal invertierten logischen Zustand hat. Daher erzeugt, wenn die Decoderschaltung 40 gesperrt ist, die Fehlererzeugungsschaltung 50 8-Bit-Eingangsdaten D 0 bis D 7, die kein Fehlerbit haben, während, wenn die Decoderschaltung 40 ermächtigt ist, erzeugt die Fehlererzeugungsschaltung 8-Bit-Eingangsdaten, die ein Fehlerbit aufweisen, in denen nur ein einziges Bit, das durch das Adreßsignal A 0 bis A 2 bezeichnet wird, in seinem logischen Zustand invertiert ist.

Wenn, wie oben beschrieben, die Fehlerbiterzeugungsschaltung gemäß der vorliegenden Erfindung in einer nicht-flüchtigen Halbleiterspeichervorrichtung vorgesehen ist, die eine eingebaute ECC-Schaltung aufweist, dann wird die Prüfung der Fehlererzeugung an der ECC-Schaltung wirksam ausgeführt.

Claims (2)

1. Nicht-flüchtige Halbleiterspeichervorrichtung mit einem Paritätsgenerator zur Erzeugung von spezifizierten Bits von Paritätsdaten gemäß von einem Eingangspuffer empfangenen Eingangsdaten, enthaltend eine Einrichtung zum Einschreiben der Eingangsdaten und von Paritätsdaten in eine Speicherzellengruppe und eine Einrichtung zum Korrigieren eines Fehlerbits unter den Eingangsdaten und zum Abgeben der korrigierten Daten nach dem Auslesen der Eingangsdaten und der Paritätsdaten aus der Speicherzellengruppe, dadurch gekennzeichnet, daß die nicht-flüchtige Halbleiterspeichervorrichtung eine Fehlerbiterzeugungseinrichtung (14) enthält, die zwischen dem Eingangspuffer (12) und der Speicherzellengruppe (28) angeordnet ist, um ein Fehlerbitsignal an einem ausgewählten Bit der Eingangsdaten in Abhängigkeit von einem Steuersignal (CH) und Adreßsignalen zu erzeugen.

2. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Fehlerbiterzeugungseinrichtung (14) mehrere NAND-Schaltungen (41-48) aufweist, deren Anzahl so groß wie die der Eingangsdatenbits ist, um eine Kombination aus dem Steuersignal (CH) und den Adreßsignalen zu empfangen, und weiterhin mehrere Exclusiv-NOR-Schaltungen (51-58) enthält, von denen jeder erste Eingang mit jedem Ausgang der NAND-Schaltungen verbunden ist und von denen jedem zweiten Eingang die Datenbits zugeführt sind.