DE4242810A1 - Elektrisch löschbares und programmierbares "Read Only Memory" mit einem Fehlerprüf- und Korrektur-Schaltkreis - Google Patents
Elektrisch löschbares und programmierbares "Read Only Memory" mit einem Fehlerprüf- und Korrektur-SchaltkreisInfo
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- Techniques For Improving Reliability Of Storages (AREA)
Description
Die vorliegende Erfindung betrifft eine nicht flüchtige
Halbleiterspeichervorrichtung und insbesondere ein elek
trisch löschbares und programmierbares "Read Only Memory"
(EEPROM, elektrisch löschbarer und programmierbarer Nur-Le
sespeicher) mit einem Fehlerprüf- und Korrektur-Schaltkreis.
Der Fehlerprüf- und Korrektur-Schaltkreis (ECC) wird allge
mein in Speichervorrichtungen eingesetzt, um die Zuverläs
sigkeit einer Speichervorrichtung durch Prüfung und Korrek
tur von Defekten der Speicherzelle zu verbessern. Wenn die
Speichervorrichtung den ECC mit einer 1-Byte-Einheit ein
setzt, werden Paritätsspeicherzellen benötigt, deren Zahl
gleich 50 % von denen derer Speicherzellen ist, so daß sich
die Größe des Mikrochips mit der Komplexität der Speicher
vorrichtung vergrößert. Um die Zahl der Paritätszellen zu
verringern, wurde ein ECC vorgeschlagen, um eine Vielfach-
Byte-Einheit, wie beispielsweise eine 4-Byte-Einheit, eine
8-Byte-Einheit, usw. (entsprechend der koreanischen Patent
veröffentlichung No. 90-4831, eingereicht durch die Hitachi
Co, Ltd.) einzusetzen. Falls dieser Schaltkreis eine
4-Byte-Einheit Fehlerkorrektur durchführt, sollten die Pari
tätsdaten 6-Bit betragen, wodurch die Anzahl der Paritäts
zellen in Höhe von 18,8 % von 32 Bits (4 Watts) erforderlich
ist.
Hierdurch verringert die Vielfach-Byte-Einheit ECC die Zahl
der erforderlichen Paritätszellen, wodurch die Vergrößerung
der Baugröße des Mikrochips gering gehalten wird. Allerdings
verursacht die Verringerung der Paritätszellen die Herab
setzung der Effizienz der Korrektur. Der Grund hierfür ist,
daß die 1-Byte-Einheit ECC ein Bit pro 12 Bits (8 Daten-Bits
+ 4 Paritäts-Bits) korrigieren kann, während die 4-Byte-Ein
heit ECC 1-Bit pro 38 Bits (32 Daten-Bits + 6 Paritäts-Bits)
korrigieren kann. Insbesondere wird nach der vorstehenden
Veröffentlichung, da der Speicherzellenbereich und der Pari
tätszellenbereich aus nicht flüchtigen ROM-Zellen besteht,
die Fehlerkorrektur ohne Berücksichtigung ausgeführt, ob
zufällig oder gleichzeitig Daten gespeichert werden.
Allerdings sollten, falls der EEPROM eine Vielfach-Byte-Ein
heit ECC verwendet, die Vielfach-Bytes gleichzeitig ge
schrieben und die Daten ordnungsgemäß eingegeben werden, um
richtige Paritäts-Bits zu erzeugen, so daß die Daten nicht
zufällig geschrieben werden können.
In der koreanischen Patentanmeldung No. 91-18832, angemeldet
am 25. Oktober 1991, deren Anmelder dergleiche ist, wie in
der vorliegenden Anmeldung, wird eine Vorrichtung zur
gleichzeitigen Erzeugung von Paritätsdaten aus zufälligen
Eingangsdaten und zum Schreiben der Paritätsdaten in die
Zellen zusammen mit den Eingangsdaten vorgeschlagen.
Wie die Fig. 2 zeigt, werden die Eingangsdaten durch den
Dateneingangspuffer 280 durch den Eingangsdatenselektor 270
mit einem Byte ausgewählt und abschließend durch den ersten
Spaltendekoder 160 in den Seitenpuffer 110 entsprechend den
Eingangsadressen eingeladen. Dies bedeutet, daß entsprechend
128 Adressenübergängen die Eingangsdaten von 128 Bytes zu
fällig in jeweilige Seitenpuffer (1-Watt-Eingangsdaten wer
den mit jedem Adressenübergang aufgenommen) geladen werden.
Falls die Eingangsdaten, zum Beispiel 128 Bytes, die eine
Seite abdecken, sämtlich in die Seitenpuffer geladen werden,
startet die Paritätserzeugungsperiode (Tpg), in der der in
terne Spaltenerzeugungsschaltkreis 170 automatisch die in
ternen Spaltenadressen entsprechend 32 Sätzen einer Seite
erzeugt. In Abhängigkeit der internen Spaltenadresse wird
der erste Spaltendekoder 160 freigegeben, um zu bewirken,
daß der Seiten-Tastverstärker 500 (Seiten-Abfrageverstärker)
angesteuert wird, um die Daten eines Satzes (4-Watts) durch
das Spaltengatter 120 auszulesen. Die Speicherdaten, die aus
dem Seiten-Tastverstärker 500 ausgelesen werden, werden dem
Paritätsgenerator 200 eingegeben, um die Schreib-Paritätsda
ten von 6-Bits entsprechend den Eingangsspeicherdaten eines
Satzes zu erzeugen. Die Schreib-Paritätsdaten von 6-Bits
werden in den Paritätsseitenpuffer des Paritätszellenbe
reichs entsprechend der jeweiligen Adresse eingeladen. Dem
zufolge wird das Verfahren des Auslesens eines Datensatzes,
der von dem Seitenpuffer 110 des Speicherzellenbereichs ge
laden wird, und des Ladens der Paritätsdaten in den Pari
tätsseitenpuffer 32fach wiederholt, um die Paritätserzeu
gungsperiode für eine Seite mit den Daten, die eine Kapazi
tät von 32 Sätzen-128 Bytes speichern, abzuschließen. Demzu
folge werden die Eingangsdaten und die zugehörigen Paritäts
daten von Zeit zu Zeit in den Seitenpuffern gespeichert. Als
nächstes werden in der Programmierperiode die Eingangsdaten
und die Paritätsdaten, die in dem Seitenpuffer gespeichert
sind, gleichzeitig in die jeweiligen ausgewählten Speicher
zellen des Speicherzellenbereichs und des Paritätszellenbe
reichs eingeschrieben.
Bei dem Lesevorgang reagiert der erste Spaltendekoder 160
auf eine ausgewählte Adresse hin, wodurch bewirkt wird, daß
der Tastverstärker (Abfrageverstärker) 210 und der Pari
täts-Tastverstärker (Paritäts-Abfrageverstärker) 400 jeweils
die Speicherdaten eines Satzes (4 Watts = 32 Bits) und die
Paritätsdaten von 6-Bits auslesen, wobei diese Daten in den
Paritätsgenerator 200 eingegeben werden, um die Paritätsda
ten von 6-Bits entsprechend den Speicherdaten eines Satzes
zu erzeugen. Die Paritätsdaten werden zu dem Fehlerkorrek
turdekoder 230 zugeführt. Das Ausgangssignal des Fehlerkor
rekturdekoders 230 wird mit den Speicherdaten in dem Exklu
siv-ODER-Gatter des Korrekturgliedes 220 verglichen, so daß,
falls ein Entscheidungs-Bit der Speicherdaten fehlerhaft
ist, dieses durch die Leseparitätsdaten korrigiert wird.
Dann wird der Ausgang des Korrekturgliedes durch den Tast
verstärkungsdekoder (Abfrageverstärkungsdekoder) 240, der
durch die Ausgangssignale YS1-YS4 des zweiten Spaltendeko
ders 290 gesteuert wird, dekodiert. Der Ausgang des Abtast
verstärkerdekoders 240 wird abschließend durch den Datenaus
gangspuffer 250 ausgewählt, um die Daten für ein Byte zu
erzeugen.
In einem solchen herkömmlichen EEPROM mit dem vorstehend
angegebenen ECC werden die externen Eingangsdaten über die
Bit-Leitungen zu dem Seitenpuffer 110 übertragen. Falls die
Bit-Leitungen einen Defekt, wie beispielsweise eine Leckage
(Bruch) aufweisen, können die ursprünglichen Eingangsdaten,
die in den Seitenpuffer 110 geladen werden, verzerrt werden.
Weiterhin werden die Daten gerade dann geladen, wenn kein
Datenfehler vorliegt, wenn sie in den Seitenpuffer 110 ge
laden werden, weil die Daten von Zeit zu Zeit in dem Seiten
puffer 110 über die Bit-Leitungen ausgelesen werden, um Pa
ritätsdaten zu erzeugen, falls die Bit-Leitungen zur Über
tragung der Daten oder die Speicherzellen, die damit verbun
den sind, einen Defekt aufweisen, wobei die Daten, die von
dem Seitenpuffer 110 übertragen werden, verzerrt dem Pari
tätsgenerator 200 eingegeben werden. Hierdurch werden fal
sche Paritätsdaten, die nicht mit den realen Daten überein
stimmen, erzeugt, die verhindern, daß das Korrekturglied 220
eine korrekte Fehlerkorrektur ausführt.
Die Drains und Gates der Speicherzellen, die in dem EEPROM
verwendet werden, werden mit einer hohen Spannung von unge
fähr 20 V versorgt, die demzufolge einer hohen Beanspruchung
unterliegen, so daß die Tunneloxide zwischen den Gates und
den Drains oder die Gate-Oxide zwischen den Gates und den
Drains zerstört werden können. Zusätzlich können die Bit-
Leitungen zu einer Stromleckage führen, die durch schlechte
elektrische Verbindungen oder durch die verbliebenen Poly
siliziumpartikel aus dem Herstellverfahren herrühren. Auch
wenn sich diese Faktoren nicht ungünstig auf den ECC-Betrieb
in dem EEPROM, der die Paritätsdaten, die extern von dem
Chip zugeführt werden, auswirken müssen, können sie zu unbe
rechenbaren Ergebnissen des ECC-Betriebs in dem EEPROM
führen, der die neueren On-Chip-EEC′s verwendet, wobei die
Paritätsdaten durch Auslesen der Daten aus den Speicherzel
len des Mikrochips erhalten werden.
Es ist eine Aufgabe der vorliegenden Erfindung, eine nicht
flüchtige Halbleiterspeichervorrichtung mit einem zuverläs
sigeren ECC zu schaffen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ei
nen EEPROM mit einem zuverlässigeren ECC zu schaffen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ei
nen EEPROM mit einem ECC zu schaffen, der es ermöglicht,
wahllos die Daten in eine Vielfach-Byte-Einheit zu schrei
ben.
Es ist als eine weitere Aufgabe der Erfindung anzusehen,
einen EEPROM mit einem ECC anzugeben, der es ermöglicht,
wahllos Daten in eine Vielfach-Byte-Einheit einzuschreiben,
um Paritätsdaten unter Verwendung der Speicherdaten, die von
den Seitenpuffern ausgelesen werden, zu erzeugen.
Gemäß der vorliegenden Erfindung wird ein EEPROM angegeben,
der einen Speicherbereich, der eine Vielzahl von Bit-Lei
tungen enthält, eine Vielzahl von Speicherzellen, die je
weils mit den Bit-Leitungen und den Paritätszellen verbunden
sind, und einen Fehlerprüf- und Korrektur-Schaltkreis mit
einem Spaltengatter aufweist, das mit der Vielzahl von Bit-
Leitungen zum Einladen der Eingangsdaten in entsprechende
Seitenpuffer und zur Verarbeitung der Speicherdaten in einer
Vielfach- Byte-Einheit für die Eingangsdaten verbunden ist,
um so Paritätsdaten zu erzeugen, die aus einer Vielzahl von
wahllos in die Seitenpuffer eingeschriebenen Bits bestehen,
wobei die Seitenpuffer zwischen der Vielzahl von Bit-Lei
tungen und dem Spaltengatter geschaltet sind. Eine Trennein
richtung wird vorzugsweise zur Steuerung der Verbindung zwi
schen den Seitenpuffern und der Vielzahl von Bit-Leitungen
vorgesehen.
Zum besseren Verständnis der Erfindung und um zu zeigen, wie
diese praktisch ausgeführt wird, wird ein Beispiel unter
Bezugnahme auf die beigefügten Blockschaltbilder beschrie
ben. In der Zeichnung zeigt
Fig. 1 ein Blockschaltbild, das schematisch den Aufbau
eines EEPROM mit einem Fehlerprüf- und Korrektur
schaltkreis gemäß der vorliegenden Erfindung dar
stellt;
Fig. 2 ein Blockschaltbild zur schematischen Darstellung
des Aufbaus eines herkömmlichen EEPROM mit einem
Fehlerprüf- und Korrekturschaltkreis;
Fig. 3 ein Blockschaltbild zur schematischen Darstellung
eines Speicherbereichs, der gemäß der vorliegenden
Erfindung eingesetzt wird;
Fig. 4 ein schematisches Schaltbild zur Darstellung des
Datenschreibvorgangs gemäß der vorliegenden Erfin
dung;
Fig. 5 ein Zeitdiagramm, das den Datenschreibvorgang nach
der Fig. 4 betrifft;
Fig. 6 ein schematisches Schaltbild zur Darstellung des
Lesevorgangs gemäß der Erfindung; und
Fig. 7 einen detaillierten Schaltkreis für den Paritätsge
nerator nach der Fig. 1.
Wie die Fig. 1 zeigt, ist ein Seitenpuffer 900 zwischen
einem Speicherbereich 100 und einem Spaltengatter 120 ver
bunden, der zu demjenigen einer herkömmlichen Verbindung
nach der Fig. 2 unterschiedlich ist, wo er mit dem Spalten
gatter 120 über die Bit-Leitungen verbunden ist. Eine Trenn
einrichtung aus NMOS-Transistoren 600 wird vorzugsweise zur
Steuerung der Verbindung zwischen den Seitenpuffern und der
Vielzahl von Bit-Leitungen verwendet. Die anderen struk
turierten Verbindungen, wie sie in Fig. 2 gezeigt sind,
sind detailliert in der Beschreibung der koreanischen Pa
tentanmeldung No. 91-18832 beschrieben.
In dem Speicherzellenbereich und dem Paritätszellenbereich,
wie er in Fig. 3 gemäß einer Ausführungsform der vorliegen
den Erfindung gezeigt ist, wird die Fehlerkorrektur in einer
4-Byte-Einheit ausgeführt. Die Speicherseitenblöcke 101-104,
107-111 werden in zwei Gruppen in Bezug auf Eingang und Aus
gang klassifiziert. Da eine Eingangseinheit 8 Bits enthält,
bestehen die Speicherdaten aus 32 Bits (4 Watts), die die
jeweiligen Paritätsdaten in Form von 6 Bits kombinieren, um
einen Satz von 38 Bits zu bilden. Eine Seite besteht aus
128 Bytes, die 32 Sätze bilden. Jede Seite besitzt eine Ka
pazität von 1K Bits (1024 Bits), da in diesem Speicherzel
lenbereich die Paritätsdaten, die für eine Seite (128 Bytes,
32 Sätze) erforderlich sind, 32×6 = 192 Bits betragen und
demzufolge zwei Paritätsseiten, die jeweils aus 96 Bits 105
und 106 bestehen, jeweils links und rechts angeordnet sind.
Die Speicherseiten 101-104, 107-111 sind von denjenigen Pa
ritätsseiten 105, 106 nur in der Anzahl der Bits unter
schiedlich und die Seitenpuffer, die darin vorhanden sind,
weisen die gleiche Struktur auf. Zur Vereinfachung werden
die Seitenpuffer; die in den Speicherseiten vorgesehen sind,
als "Speicher-Seitenpuffer", und diejenigen, die in den Pa
ritätsseiten vorhanden sind, als "Paritäts-Seitenpuffer"
bezeichnet. Insbesondere ist in Bezug auf den vorstehenden
Aufbau des Speicherbereichs anzumerken, daß der Seitenpuf
fer 900 zwischen den Seiten 101-111 und dem Spaltengatter
eingefügt ist. Die Erzeugungsperiode der Paritätsdaten von
6 Bits wird 32-fach zur Durchführung der Fehlerkorrektur von
einer Seite wiederholt, da eine Speicherseite aus 32 Sätzen
(128 Watts = 4 Bytes × 32) besteht.
Das Datenschreibverfahren gemäß der vorliegenden Erfindung
wird nachfolgend unter Bezugnahme auf die Fig. 4 beschrie
ben, die schematisch einen Schaltkreis zur Ausgestaltung des
Seitenpuffers 900, der ersten Spaltendekoder 160a-160d, der
Spaltengatter 120, der Seitenauswahlstufe 300, des Paritäts
tastverstärkers (Paritätsabfrageverstärker) 400, des Seiten
tastverstärkers (Seitenabfrageverstärker) 500, der Eingangs
datenauswahlstufe 270, des Eingangsdatenpuffers 280, des
Paritätsgenerators 200 und des Separationsschaltkreises 600
zeigt. Die Ausgänge S1, S2, S3, S4, S5, S6 stellen Paritäts
daten von 6 Bits dar. Es sind 32 (4 Bytes) Datenlei
tungen DL1-DL32, um die Speicherdaten zu laden, und 6 Pari
tätsleitungen PL1-PL6, um die Paritätsdaten zu laden, ge
zeigt. Die Speicherzellen oder die Paritätszellen werden
durch die Word-Leitungen WL und die String-Auswahllei
tungen SL ausgewählt und die ausgewählte Bit-Leitung wird
mit dem Seitenpuffer 900 entsprechend einem Bit-Leitungsaus
wahlsignal SBL verbunden. In den Spaltendekodern
160a, . . ., 160d bewirkt das Signal YD, daß die Spalten-Adreß-
Signale Pi, Qi und Ri wirksam werden. Die Steuersignale LD,
LCHfa, YW1, LCHfd können durch den Steuerschaltkreis 180
nach der Fig. 3 gebildet werden, bei dem es sich um einen
herkömmlichen Schaltkreis handelt. Es ist anzumerken, daß
der Seitenpuffer 900 direkt mit dem Spaltengatter 120 ver
bunden ist, ohne daß er über die Bit-Leitungen geführt wird.
Die Verbindung zwischen dem Seitenpuffer 900 und den Bit-
Leitungen wird durch den Trennschaltkreis, der mit dem
Trennsignal YSL für die Bit-Leitung verbunden ist, ge
steuert.
Wie die Fig. 5 zeigt, besteht das Schreibverfahren für die
Fehlerkorrektur aus einer Datenladeperiode Tdl, wenn die
extern eingegebenen Daten von 128 Bytes, die eine Seite ab
decken, zeitweilig in den jeweiligen Seitenpuffern 900 über
das Spaltengatter 120 (nicht über die Bit-Leitungen) ent
sprechend der Adressenauswahl gespeichert werden, aus einer
Paritätserzeugungsperiode Tpg, wenn der Paritätsgene
rator 200 die Speicherdaten der Seitenpuffer 900 empfängt,
um die Paritätsdaten 51-56 von 6 Bits, die jedem Satz
(4 Watts, 32 Bits) zugeordnet sind, die zeitweilig in den
Paritäts-Seitenpuffer des Paritätszellenbereichs 105 über
das Spaltengatter 120 gespeichert werden, zu erzeugen, und
aus einer Programmierperiode Tpgm zum Einschreiben der Da
ten, die in dem Seitenpuffer gespeichert sind, in die Spei
cherzellen. Es ist anzumerken, daß in der Datenladeperio
de Tdl und in der Paritätserzeugungsperiode Tpg die Daten
über das Spaltengatter 120 direkt zu den Seitenpuffern
(Speicher-Seitenpuffer und Paritäts-Seitenpuffer) übertragen
werden.
In der Fig. 6 sind zur schematischen Darstellung des Lese
verfahrens, das in dem Fehlerkorrekturmodus durchgeführt
wird, die inneren Aufbauten des Fehlerkorrekturdekoders 230,
des Korrekturgliedes 220, des Tastabfrageverstärkerdeko
ders 240 und des Datenausgangspuffers 250 gezeigt. Die
Fig. 7 zeigt den inneren Aufbau des Paritätsgenerators 200,
wobei die Eingänge der logischen Verknüpfungsschalt
kreise 201, . . . ,206, die Exklusiv-ODER-Gatter aufweisen, um
jeweilige Paritäts-Bits S1, S2, S3, S4, S5, S6 zu erzeugen,
aus Paritätsdaten von 6 Bits, die aus dem Paritätszellenbe
reich 105 ausgelesen werden, und den Speicherdaten von
32 Bits (4 Watts), die eigenmächtig aus dem Speicherzellen
bereich 100 ausgewählt werden, bestehen. Die Paritätsdaten
von 6 Bits werden zu der Paritäts-Auswahlstufe 300 und dem
Fehlerkorrekturdekoder 230, wie dies in den Fig. 5 und 6
gezeigt ist, zugeführt.
Nachfolgend wird das Auswahlschreibverfahren bei der Fehler
korrektur unter Bezugnahme auf die Fig. 5 beschrieben, und
zwar wie die Daten in der Vielfach-Byte-Einheit, zum Bei
spiel eine 4-Byte-Einheit, gleichzeitig ausgelesen und ge
schrieben werden, um so die Fehlerkorrektur durchzuführen.
In der Daten-Ladeperiode Tdl wird der Dateneingang über den
Dateneingangspuffer 280 durch ein Byte durch die Eingangs
datenauswahlstufe 270 ausgewählt und abschließend durch den
ersten Spaltendekoder 160 in den Seitenpuffer entsprechend
der Eingangsadresse eingeladen. In diesem Fall wird das
Bit-Leitungstrennsignal YSL in den logischen Zustand "low"
gesetzt, um elektrisch die Bit-Leitungen und den Seitenpuf
fer 900 zu trennen. Es werden nämlich die Eingangsdaten der
128 Bytes willkürlich in die jeweiligen Speicher-Seitenpuf
fer in Abhängigkeit von 128 Adressenübergängen (1-Watt-Ein
gangsdaten werden in einem Adressenübergang erhalten) einge
laden. Die Eingangsdaten werden direkt über das Spaltengat
ter 120 in den Speicher-Seitenpuffer 900 eingeladen. Wenn
die Eingangsdaten der 128 Bytes, die eine Seite abdecken,
sämtlich in den Speicher-Seitenpuffer eingeladen sind, star
tet die Paritäts-Erzeugungsperiode Tpg.
Die Paritäts-Erzeugungsperiode startet, wenn das Paritäts
freigabesignal dem Inverter der Paritätsauswahlstufe 300
zugeführt wird, die einen Übergang zu dem logischen Zustand
"low" bewirkt. In dieser Periode erzeugt der interne Spal
tenerzeugungsschaltkreis 170 automatisch die interne Spal
tenadresse, die 32 Sätzen von einer Seite entspricht, auf
grund derer das Signal in den logischen Zustand "high"
übergeht, um den ersten Spaltendekoder 160 freizugeben, so
daß die Daten eines Satzes (4 Watts) durch den Seiten-Ab
frageverstärker (Seiten-Abtastverstärker) 500 über das Spal
tengatter 120 ausgelesen werden. Um zu bewirken, daß die
Daten, die in dem Seitenpuffer 110 gespeichert sind, durch
den Seiten-Tastverstärker 500 auszulesen, ist es erwünscht,
daß das Bit-Leitungsauswahlsignal SBL und das Bit-Leitungs
entladungssignal DCB entsprechend den logischen Zustand
"high" und den logischen Zustand "low", wie dies in Fig. 5
gezeigt ist, haben sollten. In diesem Fall haben die Word-
Leitungen keinen Einfluß auf den Datenlesevorgang. Der Pa
ritätsgenerator 200 nimmt die Speicherdaten eines Satzes
(4 Watts), der aus dem Seiten-Tastverstärker 500 ausgelesen
wird, auf, um die Schreib-Paritätsdaten von 6 Bits ent
sprechend den Eingangsspeicherdaten zu schreiben. Diese Pa
ritätsdaten werden in den Paritäts-Seitenpuffer 900 der Pa
ritätsseite 105 entsprechend der jeweiligen Adresse einge
laden. Demzufolge wird der Vorgang des Auslesens der Daten
eines Satzes, der in dem Speicher-Seitenpuffer 900 des Spei
cherzellenbereichs geladen ist, und das Laden der Paritäts
daten in den Paritäts-Seitenpuffer 32fach wiederholt, um
die Paritätserzeugungsperiode für eine Seite mit einer Da
tenkapazität von 32 Sätzen - 128 Bytes zu vervollständigen.
Demzufolge werden die Eingangsdaten und die zugehörigen Pa
ritätsdaten jeweils gleichzeitig in den Speicher-Seitenpuf
fern und den Paritäts-Seitenpuffern gespeichert.
Abschließend wird in der Programmierperiode Tpgm das Trenn
signal der Bit-Leitung YSL in den logischen Zustand "high"
versetzt, wodurch die Bit-Leitungen und die Seitenpuffer 900
miteinander verbunden werden, so daß die Eingangsdaten und
die Paritätsdaten, die zeitweilig in den Seitenpuffern ge
speichert sind, gleichzeitig in die jeweiligen Speicher und
die Paritätsseiten eingeschrieben werden. Es werden nämlich
die Eingangsdaten von 1K-Bit und die Paritätsdaten von
192 Bits gleichzeitig seitenweise geschrieben.
Wie vorstehend beschrieben ist, bewirkt der erfindungsgemäße
Schaltkreis, daß die Speicherdaten und die Paritätsdaten
direkt von oder zu den Seitenpuffern übertragen werden, wenn
die Eingangsdaten gelesen oder die Paritätsdaten, die durch
die Verwendung der eingelesenen Speicherdaten erzeugt wer
den, wahlweise geschrieben werden, so daß der ECC-Vorgang
gegen falsche Daten, die durch Defekte der Bit-Leitungen und
der Speicherzellen, die damit verbunden sind, erzeugt wer
den, gesichert ist. Hierdurch wird die Zuverlässigkeit des
ECC verbessert.
Während die Erfindung insbesondere unter Bezugnahme auf eine
spezielle, bevorzugte Ausführungsform beschrieben wurde, ist
für den Fachmann ersichtlich, daß Änderungen im Rahmen des
allgemeinen Erfindungsgedankens vorgenommen werden können.
Claims (2)
1. EEPROM, der einen Fehlerprüf- und Korrekturschaltkreis
enthält, der einen Speicherbereich mit einer Vielzahl
von Bit-Leitungen, einer Vielzahl von Speicherzellen,
die jeweils mit den Bit-Leitungen und den Paritätszellen
verbunden sind, und einen Spalten-Gatter, das mit der
Vielzahl von Bit-Leitungen verbunden ist, um die Ein
gangsdaten in entsprechende Seitenpuffer zu laden und um
die Speicherdaten in einer Vielfach-Byte-Einheit der
Eingangsdaten so zu verarbeiten, um Paritätsdaten zu
erzeugen, die aus einer Vielzahl von Bits bestehen, die
willkürlich die Seitenpuffer eingeschrieben sind, auf
weisen, dadurch gekennzeichnet, daß die Seitenpuffer
zwischen den Bit-Leitungen und den Spalten-Gattern ver
bunden sind.
2. EEPROM nach Anspruch 1, dadurch gekennzeichnet, daß eine
Trenneinrichtung zur Steuerung der Verbindung zwischen
den Seitenpuffern und den Bit-Leitungen vorgesehen ist.
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