JPH0714393A - Prom内蔵マイクロコンピュータ - Google Patents
Prom内蔵マイクロコンピュータInfo
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- JPH0714393A JPH0714393A JP5144697A JP14469793A JPH0714393A JP H0714393 A JPH0714393 A JP H0714393A JP 5144697 A JP5144697 A JP 5144697A JP 14469793 A JP14469793 A JP 14469793A JP H0714393 A JPH0714393 A JP H0714393A
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- Japan
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- microcomputer
- read
- built
- sense amplifier
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- Computing Systems (AREA)
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- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
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Abstract
(57)【要約】
【目的】 標準的なPROMライタを用いて、電源電圧
または温度の変動による読み出し不良をスクリーニング
できるPROM内蔵マイクロコンピュータを提供するこ
とを目的とする。 【構成】 書き込み動作後のデータ比較時に基準電位R
EFを変える、またはセンスアンプ12の感度を変え
る、またはPROMセル11の読み出し電流あるいはし
きい値を変えることによって、書き込み動作後のデータ
比較時に一定値以上の読み出し電流またはしきい値を持
ったPROMセル11のみを良品と判定する。
または温度の変動による読み出し不良をスクリーニング
できるPROM内蔵マイクロコンピュータを提供するこ
とを目的とする。 【構成】 書き込み動作後のデータ比較時に基準電位R
EFを変える、またはセンスアンプ12の感度を変え
る、またはPROMセル11の読み出し電流あるいはし
きい値を変えることによって、書き込み動作後のデータ
比較時に一定値以上の読み出し電流またはしきい値を持
ったPROMセル11のみを良品と判定する。
Description
【0001】
【産業上の利用分野】本発明は単一チップ上に電気的に
書き込み可能な半導体不揮発性記憶装置とマイクロコン
ピュータを有するPROM内蔵マイクロコンピュータに
関するものである。
書き込み可能な半導体不揮発性記憶装置とマイクロコン
ピュータを有するPROM内蔵マイクロコンピュータに
関するものである。
【0002】
【従来の技術】電気的に書き込み可能な半導体不揮発性
記憶装置とマイクロコンピュータを有するPROM内蔵
マイクロコンピュータは、家電製品をはじめとする電子
機器に多用されている。
記憶装置とマイクロコンピュータを有するPROM内蔵
マイクロコンピュータは、家電製品をはじめとする電子
機器に多用されている。
【0003】従来、電気的に書き込み可能な半導体不揮
発性記憶装置(以下PROMと記す)を内蔵するマイク
ロコンピュータの電源電圧または温度の変動による読み
出し不良を防止するために、書き込み後のデータ比較時
に動作電源電圧Vddを仕様値以上の与えることによっ
て読み出しマージンを確保する方法がとられてきた。
発性記憶装置(以下PROMと記す)を内蔵するマイク
ロコンピュータの電源電圧または温度の変動による読み
出し不良を防止するために、書き込み後のデータ比較時
に動作電源電圧Vddを仕様値以上の与えることによっ
て読み出しマージンを確保する方法がとられてきた。
【0004】この方法はPROMセルの特性からVdd
の仕様値(例えば、4.5V〜5.5V)における動作
温度(例えば−20℃〜70℃)範囲内で読み出し不良
を起こさないためには、Vddを仕様値よりも上げれば
(例えば6V)良いことを利用したものであるがこの方
法ではVddが一定のレベル以上の場合にはVddを仕
様値以上にすることでマージンを確保することができる
が、Vddが一定レベル以下にまで下がるとPROMセ
ルの読み出し電流の低下による読み出し不良を防止する
ことが困難になってくる。
の仕様値(例えば、4.5V〜5.5V)における動作
温度(例えば−20℃〜70℃)範囲内で読み出し不良
を起こさないためには、Vddを仕様値よりも上げれば
(例えば6V)良いことを利用したものであるがこの方
法ではVddが一定のレベル以上の場合にはVddを仕
様値以上にすることでマージンを確保することができる
が、Vddが一定レベル以下にまで下がるとPROMセ
ルの読み出し電流の低下による読み出し不良を防止する
ことが困難になってくる。
【0005】近年PROMを内蔵するマイクロコンピュ
ータを内蔵するマイクロコンピュータの動作電源電圧の
低下に伴い、電源電圧が低い場合の読み出し不良を防止
することが問題になってきている。
ータを内蔵するマイクロコンピュータの動作電源電圧の
低下に伴い、電源電圧が低い場合の読み出し不良を防止
することが問題になってきている。
【0006】このような問題を解決するために例えばデ
ータ比較時に動作電源電圧を下げておき、低電圧まで動
作することが保証されている別のメモリーとPROMの
データを比較するといった方法(特開平4−10309
6)等が考えられてきた。
ータ比較時に動作電源電圧を下げておき、低電圧まで動
作することが保証されている別のメモリーとPROMの
データを比較するといった方法(特開平4−10309
6)等が考えられてきた。
【0007】
【発明が解決しようとする課題】従来の方法では電源電
圧の低いPROM内蔵マイクロコンピュータについて
は、読み出し不良を防止することができない。またこの
問題を解決するために低電圧まで動作することが保証さ
れている別のメモリーとPROMのデータを比較すると
いった方法を採用しようとすると、読み出しデータの処
理が複雑なために標準的なPROMライターを用いて実
現することが困難であり、実現のために大規模な回路を
LSI内部に追加する必要がある。
圧の低いPROM内蔵マイクロコンピュータについて
は、読み出し不良を防止することができない。またこの
問題を解決するために低電圧まで動作することが保証さ
れている別のメモリーとPROMのデータを比較すると
いった方法を採用しようとすると、読み出しデータの処
理が複雑なために標準的なPROMライターを用いて実
現することが困難であり、実現のために大規模な回路を
LSI内部に追加する必要がある。
【0008】本発明は、以上の課題を克服し、標準的な
PROMライタを用いて、電源電圧または温度の変動に
よる読み出し不良をスクリーニングできるPROM内蔵
マイクロコンピュータを提供することを目的とする。
PROMライタを用いて、電源電圧または温度の変動に
よる読み出し不良をスクリーニングできるPROM内蔵
マイクロコンピュータを提供することを目的とする。
【0009】
【課題を解決するための手段】本発明のPROM内蔵マ
イクロコンピュータは、単一チップ上に電気的に書き込
み可能な半導体不揮発性記憶装置とマイクロコンピュー
タを有するPROM内蔵マイクロコンピュータであっ
て、書き込み動作後のデータ比較時に一定値以下の読み
出し電流値の半導体不揮発性メモリーセルを検知する検
知手段を備え、電気的に書き込み可能な半導体不揮発性
記憶装置を内蔵するマイクロコンピュータ全体の電源電
圧または温度の変動による読み出し不良を防止するよう
構成されることを特徴とする。
イクロコンピュータは、単一チップ上に電気的に書き込
み可能な半導体不揮発性記憶装置とマイクロコンピュー
タを有するPROM内蔵マイクロコンピュータであっ
て、書き込み動作後のデータ比較時に一定値以下の読み
出し電流値の半導体不揮発性メモリーセルを検知する検
知手段を備え、電気的に書き込み可能な半導体不揮発性
記憶装置を内蔵するマイクロコンピュータ全体の電源電
圧または温度の変動による読み出し不良を防止するよう
構成されることを特徴とする。
【0010】また、前記検知手段は、センスアンプの基
準電位を変えるものでもよい。
準電位を変えるものでもよい。
【0011】また、前記検知手段は、ワードライン電位
を変えるものでもよい。
を変えるものでもよい。
【0012】また、前記検知手段は、センスアンプ内の
ビットライン電位を制御するトランジスタのゲート電位
を変えるものでもよい。
ビットライン電位を制御するトランジスタのゲート電位
を変えるものでもよい。
【0013】また、前記検知手段は、センスアンプ内の
ビットラインデータを検知するインバータの反転しきい
値を変えるものでもよい。
ビットラインデータを検知するインバータの反転しきい
値を変えるものでもよい。
【0014】また、前記検知手段は、電気的に書き込み
可能な半導体不揮発性メモリーセルのコントロールゲー
トの電位を変えるものでもよい。
可能な半導体不揮発性メモリーセルのコントロールゲー
トの電位を変えるものでもよい。
【0015】
【作用】以下、図面に基づき、本発明の作用を説明す
る。
る。
【0016】図1は本発明に係るPROM内蔵マイクロ
コンピュータの原理ブロック図である。
コンピュータの原理ブロック図である。
【0017】本発明に係るPROM内蔵マイクロコンピ
ュータは、PROMセル11、基準電位REF、及び、
PROMセル11の出力と基準電位REFを入力とする
センスアンプ12から構成される。
ュータは、PROMセル11、基準電位REF、及び、
PROMセル11の出力と基準電位REFを入力とする
センスアンプ12から構成される。
【0018】本発明によれば、書き込み動作後のデータ
比較時に基準電位REFを変える、またはセンスアンプ
12の感度を変える、またはPROMセル11の読み出
し電流あるいはしきい値を変えることによって、書き込
み動作後のデータ比較時に一定値以上の読み出し電流ま
たはしきい値を持ったPROMセル11のみを良品と判
定する。
比較時に基準電位REFを変える、またはセンスアンプ
12の感度を変える、またはPROMセル11の読み出
し電流あるいはしきい値を変えることによって、書き込
み動作後のデータ比較時に一定値以上の読み出し電流ま
たはしきい値を持ったPROMセル11のみを良品と判
定する。
【0019】通常の読み出し状態では書き込み動作後の
データ比較時に変更していた基準電位REF、またはセ
ンスアンプ12の感度、またはPROMセルの読み出し
電流あるいはしきい値を戻すことによって一定値以下の
読み出し電流またはしきい値を持ったPROMセル11
でも読み出し可能となる。
データ比較時に変更していた基準電位REF、またはセ
ンスアンプ12の感度、またはPROMセルの読み出し
電流あるいはしきい値を戻すことによって一定値以下の
読み出し電流またはしきい値を持ったPROMセル11
でも読み出し可能となる。
【0020】書き込み動作後のデータ比較時に読み出し
可能な一定値は通常読み出し時に読み出し可能な読み出
し電流またはしきい値にPROMセル11の電源電圧ま
たは温度によって変動する量を加えた値に設定される。
可能な一定値は通常読み出し時に読み出し可能な読み出
し電流またはしきい値にPROMセル11の電源電圧ま
たは温度によって変動する量を加えた値に設定される。
【0021】本発明によれば、上記の手段により、良品
と判定されたPROMセル11は、通常読み出し状態で
は電源電圧または温度の変動によってPROMセルの読
み出し電流またはしきい値が変動しても、変動後の読み
出し電流またはしきい値はセンスアンプで読み出し可能
な値である。
と判定されたPROMセル11は、通常読み出し状態で
は電源電圧または温度の変動によってPROMセルの読
み出し電流またはしきい値が変動しても、変動後の読み
出し電流またはしきい値はセンスアンプで読み出し可能
な値である。
【0022】そして、電源電圧または温度の変動による
読み出し不良となるPROMセルは書き込み動作後のデ
ータ比較時に既に不良と判定されるために、電源電圧ま
たは温度の変動による読み出し不良を未然に防止するこ
とができる。
読み出し不良となるPROMセルは書き込み動作後のデ
ータ比較時に既に不良と判定されるために、電源電圧ま
たは温度の変動による読み出し不良を未然に防止するこ
とができる。
【0023】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【0024】図2は本発明に係るPROM内蔵マイクロ
コンピュータの一実施例を示す回路図である。
コンピュータの一実施例を示す回路図である。
【0025】本発明に係るPROM内蔵マイクロコンピ
ュータは、例えば、PROM内蔵マイクロコンピュータ
のPROMセルのデータを読み出すために使用されるも
のである。そして、出力信号OUTはPROMのデータ
として、例えばマイクロコンピュータのプログラムコー
ドとして作用する。
ュータは、例えば、PROM内蔵マイクロコンピュータ
のPROMセルのデータを読み出すために使用されるも
のである。そして、出力信号OUTはPROMのデータ
として、例えばマイクロコンピュータのプログラムコー
ドとして作用する。
【0026】本実施例のPROM内蔵マイクロコンピュ
ータは、センスアンプ28と基準電位生成部20から成
る。
ータは、センスアンプ28と基準電位生成部20から成
る。
【0027】センスアンプ28は、ワードラインWLが
ゲートに接続されたメモリセル21と、メモリセル21
のドレインが入力に接続されたインバータ25と、メモ
リセル21のドレインがドレインに、インバータ25の
出力がゲートに、それぞれ、接続されたNチャネルトラ
ンジスタ22と、トランジスタ22のソースがソース
に、基準電位REFがゲートに、それぞれ接続されたP
チャネルトランジスタ23と、トランジスタ23のドレ
インがソースに、電源電圧Vddがドレインに、信号V
Aがゲートに、それぞれ、接続されたPチャネルトラン
ジスタ24と、トランジスタ22のソースが入力に接続
されたインバータ26と、インバータ26の出力が入力
に接続されたインバータ27とから成る。
ゲートに接続されたメモリセル21と、メモリセル21
のドレインが入力に接続されたインバータ25と、メモ
リセル21のドレインがドレインに、インバータ25の
出力がゲートに、それぞれ、接続されたNチャネルトラ
ンジスタ22と、トランジスタ22のソースがソース
に、基準電位REFがゲートに、それぞれ接続されたP
チャネルトランジスタ23と、トランジスタ23のドレ
インがソースに、電源電圧Vddがドレインに、信号V
Aがゲートに、それぞれ、接続されたPチャネルトラン
ジスタ24と、トランジスタ22のソースが入力に接続
されたインバータ26と、インバータ26の出力が入力
に接続されたインバータ27とから成る。
【0028】基準電位生成部20は、書き込みモード用
の信号PGMと読み出し状態を示す信号OEを入力とす
るANDゲート29と、抵抗R1の一端、R2の一端に
抵抗R3の一端を接続する、ANDゲートの出力VCを
制御入力とするスイッチSW1と、他端を電源電圧Vd
dに接続する抵抗R1と、他端をアースに接続する抵抗
R2と、他端をアースに接続する抵抗R3とから成る。
の信号PGMと読み出し状態を示す信号OEを入力とす
るANDゲート29と、抵抗R1の一端、R2の一端に
抵抗R3の一端を接続する、ANDゲートの出力VCを
制御入力とするスイッチSW1と、他端を電源電圧Vd
dに接続する抵抗R1と、他端をアースに接続する抵抗
R2と、他端をアースに接続する抵抗R3とから成る。
【0029】センスアンプ28は電流センス型センスア
ンプであり、メモリーセル21のデータを読み出すため
に使用される。信号WLはワードラインであり、メモリ
ーセル1を選択した場合、信号WLは論理“1”とな
る。
ンプであり、メモリーセル21のデータを読み出すため
に使用される。信号WLはワードラインであり、メモリ
ーセル1を選択した場合、信号WLは論理“1”とな
る。
【0030】メモリーセル21のデータが論理“1”の
場合、信号WLが論理“1”となっても、メモリセル2
1が導通状態にならない。メモリーセル21のデータが
論理“0”の場合、信号WLが論理“1”となると、メ
モリセル21が導通状態になる。信号VAはセンスアン
プ28の動作を制御する信号であり、信号VAが論理
“0”の時センスアンプ28が動作し、信号VAが論理
“1”の時センスアンプ28は動作しない。信号REF
はセンスアンプ28の基準電位である。
場合、信号WLが論理“1”となっても、メモリセル2
1が導通状態にならない。メモリーセル21のデータが
論理“0”の場合、信号WLが論理“1”となると、メ
モリセル21が導通状態になる。信号VAはセンスアン
プ28の動作を制御する信号であり、信号VAが論理
“0”の時センスアンプ28が動作し、信号VAが論理
“1”の時センスアンプ28は動作しない。信号REF
はセンスアンプ28の基準電位である。
【0031】読み出し状態になると信号WLが論理”
1”と信号VAが論理”0”となり、メモリーセル21
のデータが論理“1”の場合、メモリーセル21は導通
しないためにトランジスタ23とトランジスタ24を通
じてノードVBが電源電圧Vddレベルまで充電され
る。ノードVBのレベルはインバータ26、インバータ
27で検知され信号OUTとして出力される。
1”と信号VAが論理”0”となり、メモリーセル21
のデータが論理“1”の場合、メモリーセル21は導通
しないためにトランジスタ23とトランジスタ24を通
じてノードVBが電源電圧Vddレベルまで充電され
る。ノードVBのレベルはインバータ26、インバータ
27で検知され信号OUTとして出力される。
【0032】メモリーセルのデータが論理“0”の場
合、メモリーセル21は導通するのでトランジスタ2
4、23、22とメモリーセル21と通じて電流が流れ
る。ノードVBのレベルはトランジスタ24、23、2
2とメモリーセル21の抵抗によって分割された値にな
る。この分割された電圧がインバータ25の反転しきい
値を超えないようにトランジスタ24、23、22の寸
法及び基準電位REFの値が設定される。インバータ2
5はトランジスタ22の抵抗値またはしきい値を制御す
るために用いられる。一般にメモリーセル21のドレイ
ン端に与えることが出来る電圧は制限されている(例え
ば3V)ためにインバータ25の出力を用いてトランジ
スタ22の抵抗値またはしきい値を制御し、メモリーセ
ル21のドレイン端の電圧の上昇を防止している。
合、メモリーセル21は導通するのでトランジスタ2
4、23、22とメモリーセル21と通じて電流が流れ
る。ノードVBのレベルはトランジスタ24、23、2
2とメモリーセル21の抵抗によって分割された値にな
る。この分割された電圧がインバータ25の反転しきい
値を超えないようにトランジスタ24、23、22の寸
法及び基準電位REFの値が設定される。インバータ2
5はトランジスタ22の抵抗値またはしきい値を制御す
るために用いられる。一般にメモリーセル21のドレイ
ン端に与えることが出来る電圧は制限されている(例え
ば3V)ためにインバータ25の出力を用いてトランジ
スタ22の抵抗値またはしきい値を制御し、メモリーセ
ル21のドレイン端の電圧の上昇を防止している。
【0033】通常の読み出し状態の場合、センスアンプ
の基準電位REFは抵抗R1と抵抗R2で分割された値
になる。抵抗R1とR2の値はセンスアンプ28の感度
が最も良くなるように決められる。
の基準電位REFは抵抗R1と抵抗R2で分割された値
になる。抵抗R1とR2の値はセンスアンプ28の感度
が最も良くなるように決められる。
【0034】PGMは書き込みモードであることを示す
信号であり、OEは読み出し状態を示す信号である。書
き込み動作後のデータ比較状態では信号PGMは論理
“1”、信号OEは論理“1”となりANDゲート29
の出力VCが論理“1”になる。この状態ではスイッチ
SW1がオンし、基準電位REFは抵抗R1、R2、R
3で分割された値になる。したがって基準電位REFは
抵抗R1とR2で分割した場合に比べて低くなる。基準
電位REFは抵抗R1とR2で分割したときにセンスア
ンプ28の感度が最も良くなるように設定されているた
め、書き込み動作後のデータ比較状態の方が、通常の読
み出し状態に比べて相対的にセンスアンプ28の感度が
下がる。センスアンプ28が検知可能なメモリーセル2
1の電流値は基準電位REFのレベルによって決定され
るので、抵抗R3の値によってセンスアンプ28が検知
可能なメモリーセル21の読み出し電流を決定すること
ができる。一方電源電圧の変化または温度変化に対する
メモリーセル21の読み出し電流の変化量はメモリーセ
ル21の特性から知ることができる。
信号であり、OEは読み出し状態を示す信号である。書
き込み動作後のデータ比較状態では信号PGMは論理
“1”、信号OEは論理“1”となりANDゲート29
の出力VCが論理“1”になる。この状態ではスイッチ
SW1がオンし、基準電位REFは抵抗R1、R2、R
3で分割された値になる。したがって基準電位REFは
抵抗R1とR2で分割した場合に比べて低くなる。基準
電位REFは抵抗R1とR2で分割したときにセンスア
ンプ28の感度が最も良くなるように設定されているた
め、書き込み動作後のデータ比較状態の方が、通常の読
み出し状態に比べて相対的にセンスアンプ28の感度が
下がる。センスアンプ28が検知可能なメモリーセル2
1の電流値は基準電位REFのレベルによって決定され
るので、抵抗R3の値によってセンスアンプ28が検知
可能なメモリーセル21の読み出し電流を決定すること
ができる。一方電源電圧の変化または温度変化に対する
メモリーセル21の読み出し電流の変化量はメモリーセ
ル21の特性から知ることができる。
【0035】図3はセンスアンプの感度が最高の場合の
センスアンプの読み出し可能電流の最小値の対電源電圧
Vdd特性とPROMセル21に論理“0”のデータを
書き込み後のPROMセル21の読み出し電流の対電源
電圧特性を模式的に表したものである。実線Aはセンス
アンプ28で読み出し可能な最低読み出し電流、実線B
はPROMセルの読み出し電流、V1はPROMライタ
で書き込み動作後のデータ比較時における電源電圧(例
えば6V)、V2はPROM内蔵マイクロコンピュータ
全体の最低動作電源電圧(例えば2V)を表している。
センスアンプ28はPROMセルの読み出し電流がセン
スアンプ28の読み出し可能電流の最小値よりも大きい
場合にPROMセル21に書き込まれている論理“0”
のデータを読み出すことができる。図3からPROMラ
イタを用いて電源電圧V1の状態で論理“0”が読み出
せたものが、電源電圧V2において読み出せないことは
容易に理解できる。
センスアンプの読み出し可能電流の最小値の対電源電圧
Vdd特性とPROMセル21に論理“0”のデータを
書き込み後のPROMセル21の読み出し電流の対電源
電圧特性を模式的に表したものである。実線Aはセンス
アンプ28で読み出し可能な最低読み出し電流、実線B
はPROMセルの読み出し電流、V1はPROMライタ
で書き込み動作後のデータ比較時における電源電圧(例
えば6V)、V2はPROM内蔵マイクロコンピュータ
全体の最低動作電源電圧(例えば2V)を表している。
センスアンプ28はPROMセルの読み出し電流がセン
スアンプ28の読み出し可能電流の最小値よりも大きい
場合にPROMセル21に書き込まれている論理“0”
のデータを読み出すことができる。図3からPROMラ
イタを用いて電源電圧V1の状態で論理“0”が読み出
せたものが、電源電圧V2において読み出せないことは
容易に理解できる。
【0036】図4は本発明を実施した場合を示してい
る。実線Cは通常読み出し時のセンスアンプで読み出し
可能な最低読み出し電流、実線DはPROMセルの読み
出し電流、実線Eは書き込み動作後のデータ比較時のセ
ンスアンプで読み出し可能な最低読み出し電流、V1は
PROMライタで書き込み動作後のデータ比較時におけ
る電源電圧、V2はPROM内蔵マイクロコンピュータ
全体の最低動作電源電圧を表している。
る。実線Cは通常読み出し時のセンスアンプで読み出し
可能な最低読み出し電流、実線DはPROMセルの読み
出し電流、実線Eは書き込み動作後のデータ比較時のセ
ンスアンプで読み出し可能な最低読み出し電流、V1は
PROMライタで書き込み動作後のデータ比較時におけ
る電源電圧、V2はPROM内蔵マイクロコンピュータ
全体の最低動作電源電圧を表している。
【0037】図4から通常の読み出し時に電源電圧V2
で読み出せないPROMセルは書き込み動作後のデータ
比較時に不良と判定されることは容易に理解できる。
で読み出せないPROMセルは書き込み動作後のデータ
比較時に不良と判定されることは容易に理解できる。
【0038】このようにして本実施例によれば通常の読
み出しの場合、電源電圧に低下に伴って読み出しが不可
能になるPROMセルは、書き込み動作後のデータ比較
時に検知することが可能である。
み出しの場合、電源電圧に低下に伴って読み出しが不可
能になるPROMセルは、書き込み動作後のデータ比較
時に検知することが可能である。
【0039】以上のセンスアンプ28の説明において書
き込み動作後のデータ比較時に、通常の読み出し時に比
べて相対的にセンスアンプ28の感度を下げるために、
センスアンプ28の基準電位を変えるようになされてい
るが、基準電位の代わりにインバータ25の反転しきい
値またはインバータ26の反転しきい値を変えても良
い。
き込み動作後のデータ比較時に、通常の読み出し時に比
べて相対的にセンスアンプ28の感度を下げるために、
センスアンプ28の基準電位を変えるようになされてい
るが、基準電位の代わりにインバータ25の反転しきい
値またはインバータ26の反転しきい値を変えても良
い。
【0040】図5は図2におけるインバータ25の反転
しきい値を可変にし、ビットライン電位を制御するトラ
ンジスタ22のゲート電位を変えることを特徴とするP
ROM内蔵マイクロコンピュータの一実施例を示す回路
図である。
しきい値を可変にし、ビットライン電位を制御するトラ
ンジスタ22のゲート電位を変えることを特徴とするP
ROM内蔵マイクロコンピュータの一実施例を示す回路
図である。
【0041】図において、インバータ25の反転しきい
値を可変にする部分は、電源電圧Vddがドレインに、
トランジスタ22のドレインがゲートに、それぞれ、接
続されているPチャネルトランジスタ50と、トランジ
スタ50のソースがドレインに、トランジスタ22のド
レインがゲートに、アースがソースに、それぞれ、接続
されているNチャネルトランジスタ51と、トランジス
タ50のソースがドレインに、トランジスタ22のドレ
インがゲートに、それぞれ、接続されたNチャネルトラ
ンジスタ52と、信号PGMと信号OEを入力とするA
NDゲート54と、トランジスタ52のソースがドレイ
ンに、ANDゲート54の出力VDがゲートに、アース
がソースに、それぞれ、接続されたNチャネルトランジ
スタ53とから成る。
値を可変にする部分は、電源電圧Vddがドレインに、
トランジスタ22のドレインがゲートに、それぞれ、接
続されているPチャネルトランジスタ50と、トランジ
スタ50のソースがドレインに、トランジスタ22のド
レインがゲートに、アースがソースに、それぞれ、接続
されているNチャネルトランジスタ51と、トランジス
タ50のソースがドレインに、トランジスタ22のドレ
インがゲートに、それぞれ、接続されたNチャネルトラ
ンジスタ52と、信号PGMと信号OEを入力とするA
NDゲート54と、トランジスタ52のソースがドレイ
ンに、ANDゲート54の出力VDがゲートに、アース
がソースに、それぞれ、接続されたNチャネルトランジ
スタ53とから成る。
【0042】この場合は書き込み動作後のデータ比較状
態でのみ、ANDゲート54の出力VDが論理“1”と
なりトランジスタ53がオンすることによって見かけ上
のMOSトランジスタ22のしきい値が上昇するため、
書き込み動作後のデータ比較状態の方が、通常の読み出
し状態に比べて相対的にセンスアンプ28の感度が下が
るようになされている。
態でのみ、ANDゲート54の出力VDが論理“1”と
なりトランジスタ53がオンすることによって見かけ上
のMOSトランジスタ22のしきい値が上昇するため、
書き込み動作後のデータ比較状態の方が、通常の読み出
し状態に比べて相対的にセンスアンプ28の感度が下が
るようになされている。
【0043】図6は図2におけるビットラインデータを
検知するインバータ26の反転しきい値を可変にするこ
とを特徴とするPROM内蔵マイクロコンピュータの一
実施例を示す回路図である。
検知するインバータ26の反転しきい値を可変にするこ
とを特徴とするPROM内蔵マイクロコンピュータの一
実施例を示す回路図である。
【0044】インバータ26の反転しきい値を可変にす
る部分は、信号PGMと信号OEを入力とするNAND
ゲート69と、電源電圧Vddがドレインに、NAND
ゲート69の出力VEがゲートに、それぞれ、接続され
ているPチャネルトランジスタ68と、トランジスタ6
8のソースがドレインに、トランジスタ22のソースが
ゲートに、それぞれ、接続されたPチャネルトランジス
タ67と、電源電圧Vddがドレインに、トランジスタ
22のソースがゲートに、トランジスタ67のソースが
ソースに、それぞれ、接続されたPチャネルトランジス
タ65と、トランジスタ65のソースがドレインに、ト
ランジスタ22のソースがゲートに、アースがソース
に、それぞれ、接続されたNチャネルトランジスタ66
と、トランジスタ65のソースを入力とするインバータ
27とから成る。
る部分は、信号PGMと信号OEを入力とするNAND
ゲート69と、電源電圧Vddがドレインに、NAND
ゲート69の出力VEがゲートに、それぞれ、接続され
ているPチャネルトランジスタ68と、トランジスタ6
8のソースがドレインに、トランジスタ22のソースが
ゲートに、それぞれ、接続されたPチャネルトランジス
タ67と、電源電圧Vddがドレインに、トランジスタ
22のソースがゲートに、トランジスタ67のソースが
ソースに、それぞれ、接続されたPチャネルトランジス
タ65と、トランジスタ65のソースがドレインに、ト
ランジスタ22のソースがゲートに、アースがソース
に、それぞれ、接続されたNチャネルトランジスタ66
と、トランジスタ65のソースを入力とするインバータ
27とから成る。
【0045】この場合は書き込み動作後のデータ比較状
態でのみ、NANDゲート69の出力VEが論理“0”
となりトランジスタ68がオンすることによって書き込
み動作後のデータ比較状態の方が、通常の読み出し状態
に比べてVBのレベルが低くなければPROMセル21
の論理“0”が読み出せない構造になっている。このた
め書き込み動作後のデータ比較状態の方が、通常の読み
出し状態に比べて相対的にセンスアンプ28の感度が下
がるようになされている。
態でのみ、NANDゲート69の出力VEが論理“0”
となりトランジスタ68がオンすることによって書き込
み動作後のデータ比較状態の方が、通常の読み出し状態
に比べてVBのレベルが低くなければPROMセル21
の論理“0”が読み出せない構造になっている。このた
め書き込み動作後のデータ比較状態の方が、通常の読み
出し状態に比べて相対的にセンスアンプ28の感度が下
がるようになされている。
【0046】以上の書き込み動作後のデータ比較時に一
定値以下の読み出し電流値のPROMセルを検知するた
めにセンスアンプの感度を変えるようになされている
が、センスアンプの感度を変える代わりにPROMセル
自体の読み出し電流値を小さくしても良い。
定値以下の読み出し電流値のPROMセルを検知するた
めにセンスアンプの感度を変えるようになされている
が、センスアンプの感度を変える代わりにPROMセル
自体の読み出し電流値を小さくしても良い。
【0047】図7はメモリーセル21に入力されるワー
ドラインの電位を書き込み動作後のデータ比較時に電源
電圧Vddレベルよりも低くすることを特徴とするPR
OM内蔵マイクロコンピュータの一実施例を示す回路図
である。
ドラインの電位を書き込み動作後のデータ比較時に電源
電圧Vddレベルよりも低くすることを特徴とするPR
OM内蔵マイクロコンピュータの一実施例を示す回路図
である。
【0048】ワードラインの電位を電源電圧Vddレベ
ルよりも低くする部分は、信号PGMと信号OEを入力
とするNANDゲート76と、NANDゲートの出力V
Fがゲートに、電源電圧Vddがドレインに、それぞ
れ、接続されたPチャネルトランジスタ74と、NAN
Dゲートの出力VFが入力に接続されたインバータ75
と、電源電圧Vaがドレインに、インバータ75の出力
がゲートに、トランジスタ74のソースがソースに、そ
れぞれ、接続されたPチャネルトランジスタ73と、信
号WLが入力に接続されたインバータ72と、トランジ
スタ74のソースがドレインに、インバータ72の出力
がゲートに、それぞれ、入力されたPチャネルトランジ
スタ71と、トランジスタ71のソースがドレインに、
インバータ72の出力がゲートに、アースがソースに、
それぞれ、接続されたNチャネルトランジスタ70とか
ら成る。
ルよりも低くする部分は、信号PGMと信号OEを入力
とするNANDゲート76と、NANDゲートの出力V
Fがゲートに、電源電圧Vddがドレインに、それぞ
れ、接続されたPチャネルトランジスタ74と、NAN
Dゲートの出力VFが入力に接続されたインバータ75
と、電源電圧Vaがドレインに、インバータ75の出力
がゲートに、トランジスタ74のソースがソースに、そ
れぞれ、接続されたPチャネルトランジスタ73と、信
号WLが入力に接続されたインバータ72と、トランジ
スタ74のソースがドレインに、インバータ72の出力
がゲートに、それぞれ、入力されたPチャネルトランジ
スタ71と、トランジスタ71のソースがドレインに、
インバータ72の出力がゲートに、アースがソースに、
それぞれ、接続されたNチャネルトランジスタ70とか
ら成る。
【0049】この場合は書き込み動作後のデータ比較状
態でのみ、ANDゲート76の出力VFが論理“1”と
なりインバーター75の出力が論理“0”となることに
よってトランジスタ74がオフ、トランジスタ73がオ
ンする。このようにして書き込み動作後のデータ比較状
態では、トランジスタ71のソースには電源電圧Vaが
入力される。
態でのみ、ANDゲート76の出力VFが論理“1”と
なりインバーター75の出力が論理“0”となることに
よってトランジスタ74がオフ、トランジスタ73がオ
ンする。このようにして書き込み動作後のデータ比較状
態では、トランジスタ71のソースには電源電圧Vaが
入力される。
【0050】電源電圧Vaは電源電圧Vddよりも低い
値に設定される。このためワードラインWLは論理
“1”の時インバータ72とトランジスタ71を介し
て、信号WL*として電源電圧Vddよりも低い電圧V
aとなり、メモリーセル21に入力される。
値に設定される。このためワードラインWLは論理
“1”の時インバータ72とトランジスタ71を介し
て、信号WL*として電源電圧Vddよりも低い電圧V
aとなり、メモリーセル21に入力される。
【0051】通常の読み出し状態ではANDゲート76
の出力VFが論理“0”となりインバーター75の出力
が論理“1”となることによってトランジスタ74がオ
ンし、トランジスタ73がオフする。このようにして通
常読み出し状態では、トランジスタ71のソースには電
源電圧Vddが入力される。このためワードラインWL
が論理“1”の時インバータ72とトランジスタ71を
介して、信号WL*として電圧Vddとなり、メモリー
セル21に入力される。
の出力VFが論理“0”となりインバーター75の出力
が論理“1”となることによってトランジスタ74がオ
ンし、トランジスタ73がオフする。このようにして通
常読み出し状態では、トランジスタ71のソースには電
源電圧Vddが入力される。このためワードラインWL
が論理“1”の時インバータ72とトランジスタ71を
介して、信号WL*として電圧Vddとなり、メモリー
セル21に入力される。
【0052】メモリーセル21はゲート電圧が低くなる
と読み出し電流が小さくなることはトランジスタの基本
動作より明きらかである。このようにして書き込み動作
後のデータ比較状態の方が、通常の読み出し状態に比べ
て読み出し電流が少なくなる。この読み出し電流の減少
分が電源電圧または温度によって変動する量になるよう
にVaの値は設定される。
と読み出し電流が小さくなることはトランジスタの基本
動作より明きらかである。このようにして書き込み動作
後のデータ比較状態の方が、通常の読み出し状態に比べ
て読み出し電流が少なくなる。この読み出し電流の減少
分が電源電圧または温度によって変動する量になるよう
にVaの値は設定される。
【0053】このため書き込み動作後のデータ比較時に
良品と判定されたPROMセルは通常読み出し状態で
は、電源電圧または温度の変動によって読み出し不良と
はならないことが保証される。
良品と判定されたPROMセルは通常読み出し状態で
は、電源電圧または温度の変動によって読み出し不良と
はならないことが保証される。
【0054】メモリーセルがEEPROMの場合、上記
の手段に加えてコントロールゲートの基準電位CGRE
Fを変えても良い。
の手段に加えてコントロールゲートの基準電位CGRE
Fを変えても良い。
【0055】図8はメモリーセルがEEPROMの場合
のコントロールゲートの基準電位を変えることを特徴と
するPROM内蔵マイクロコンピュータの一実施例を示
す回路図である。
のコントロールゲートの基準電位を変えることを特徴と
するPROM内蔵マイクロコンピュータの一実施例を示
す回路図である。
【0056】コントロールゲートの基準電位を変える部
分は、制御入力Gを有し、通常読み出し時の基準電位を
コントロールゲートに供給するスイッチSW2と、制御
入力Hを有し、書き込み後のデータ比較時の基準電位を
コントロールゲートに供給するスイッチSW3と、コン
トロールゲートの基準電位CGREF*を受けるコント
ロールゲート88と、信号WLがゲートに、トランジス
タ22のドレインがドレインに、トランジスタ88のド
レインがソースに、それぞれ、接続されたNチャネルト
ランジスタ87とから成る。
分は、制御入力Gを有し、通常読み出し時の基準電位を
コントロールゲートに供給するスイッチSW2と、制御
入力Hを有し、書き込み後のデータ比較時の基準電位を
コントロールゲートに供給するスイッチSW3と、コン
トロールゲートの基準電位CGREF*を受けるコント
ロールゲート88と、信号WLがゲートに、トランジス
タ22のドレインがドレインに、トランジスタ88のド
レインがソースに、それぞれ、接続されたNチャネルト
ランジスタ87とから成る。
【0057】トランジスタ87はメモリーセル選択トラ
ンジスタであり、88はEEPROMセルである。CG
REF*はコントロールゲートの基準電位である。また
信号Gは通常読み出し時に論理“1”となる信号であ
り、スイッチSW2がオンするようになされている。信
号Hは書き込み後のデータ比較時に論理“1”となる信
号であり、スイッチSW3がオンするようになされてC
GREF1はEEPROMセルに論理“1”が書き込ま
れた時のEEPROMセルしきい値と論理“0”が書き
込まれた時のしきい値の中間の電位に設定されている。
ンジスタであり、88はEEPROMセルである。CG
REF*はコントロールゲートの基準電位である。また
信号Gは通常読み出し時に論理“1”となる信号であ
り、スイッチSW2がオンするようになされている。信
号Hは書き込み後のデータ比較時に論理“1”となる信
号であり、スイッチSW3がオンするようになされてC
GREF1はEEPROMセルに論理“1”が書き込ま
れた時のEEPROMセルしきい値と論理“0”が書き
込まれた時のしきい値の中間の電位に設定されている。
【0058】EEPROMの場合は電源電圧または温度
の変動によってEEPROMセルのしきい値が変化する
ことが問題になる。ところがEEPROMセルのしきい
値は基準電位CGREFに対する相対的な量であるか
ら、基準電位CGREFを変えることによってEEPR
OMの見かけ上のしきい値を変えることができる。CG
REF2は書き込み動作後のデータ比較時に電源電圧ま
たは温度によって変動するしきい値になるように設定さ
れる。したがって通常読み出し状態ではコントロールゲ
ートの基準電位としてCGREF1が選択され、書き込
み後のデータ比較状態ではCGREF2が選択される。
の変動によってEEPROMセルのしきい値が変化する
ことが問題になる。ところがEEPROMセルのしきい
値は基準電位CGREFに対する相対的な量であるか
ら、基準電位CGREFを変えることによってEEPR
OMの見かけ上のしきい値を変えることができる。CG
REF2は書き込み動作後のデータ比較時に電源電圧ま
たは温度によって変動するしきい値になるように設定さ
れる。したがって通常読み出し状態ではコントロールゲ
ートの基準電位としてCGREF1が選択され、書き込
み後のデータ比較状態ではCGREF2が選択される。
【0059】このようにしてCGREFの値を変えるこ
とにより、書き込み動作後のデータ比較時に良品と判定
されたEEPROMセルは通常読み出し状態では、電源
電圧または温度の変動によって読み出し不良とはならな
いことはこれまでの説明と同様に明きらかである。
とにより、書き込み動作後のデータ比較時に良品と判定
されたEEPROMセルは通常読み出し状態では、電源
電圧または温度の変動によって読み出し不良とはならな
いことはこれまでの説明と同様に明きらかである。
【0060】このような効果により動作電源電圧の低い
PROM内蔵マイクロコンピュータの場合においても、
読み出し不良を未然に防止することができることは容易
に理解できる。また温度変化に伴う読み出し不良につい
ても全く同様に未然に防止することができることは容易
に理解できるであろう。
PROM内蔵マイクロコンピュータの場合においても、
読み出し不良を未然に防止することができることは容易
に理解できる。また温度変化に伴う読み出し不良につい
ても全く同様に未然に防止することができることは容易
に理解できるであろう。
【0061】更に、本発明では内部で高度な演算処理や
複雑な処理を必要としないため、標準的なPROMライ
タを用いて書き込み、読み出し動作を行うことが可能で
ある。
複雑な処理を必要としないため、標準的なPROMライ
タを用いて書き込み、読み出し動作を行うことが可能で
ある。
【0062】また、この実施例では電流センス型センス
アンプを用いて示したが、同等機能を差動型センスアン
プを用いて実現するといった他の方法を用いても本発明
の目的からは差し支えない。
アンプを用いて示したが、同等機能を差動型センスアン
プを用いて実現するといった他の方法を用いても本発明
の目的からは差し支えない。
【0063】以上詳述したように、本発明に係るPRO
M内蔵マイクロコンピュータは、書き込み動作後のデー
タ比較時にセンスアンプの感度を変えるまたはPROM
セルの読み出し電流あるいはしきい値を変えることによ
って動作電源電圧が低い場合に読み出し不良となるPR
OMセルを検知することにより、標準的なPROMライ
タを用いて、動作電源電圧の低いPROM内蔵マイクロ
コンピュータの場合においても、読み出し不良を未然に
防止することができる。
M内蔵マイクロコンピュータは、書き込み動作後のデー
タ比較時にセンスアンプの感度を変えるまたはPROM
セルの読み出し電流あるいはしきい値を変えることによ
って動作電源電圧が低い場合に読み出し不良となるPR
OMセルを検知することにより、標準的なPROMライ
タを用いて、動作電源電圧の低いPROM内蔵マイクロ
コンピュータの場合においても、読み出し不良を未然に
防止することができる。
【0064】
【発明の効果】以上説明したように本発明のPROM内
蔵マイクロコンピュータは、書き込み動作後のデータ比
較時に一定値以下の読み出し電流値の半導体不揮発性メ
モリーセルを検知する検知手段を備え、電気的に書き込
み可能な半導体不揮発性記憶装置を内蔵するマイクロコ
ンピュータ全体の電源電圧または温度の変動による読み
出し不良を防止するよう構成されているので、標準的な
PROMライタを用いて、電源電圧または温度の変動に
よる読み出し不良をスクリーニングできる。
蔵マイクロコンピュータは、書き込み動作後のデータ比
較時に一定値以下の読み出し電流値の半導体不揮発性メ
モリーセルを検知する検知手段を備え、電気的に書き込
み可能な半導体不揮発性記憶装置を内蔵するマイクロコ
ンピュータ全体の電源電圧または温度の変動による読み
出し不良を防止するよう構成されているので、標準的な
PROMライタを用いて、電源電圧または温度の変動に
よる読み出し不良をスクリーニングできる。
【図1】本発明に係るPROM内蔵マイクロコンピュー
タの概略図である。
タの概略図である。
【図2】本発明に係るセンスアンプの基準電位を変える
ことを特徴とするPROM内蔵マイクロコンピュータの
一実施例を示す回路図である。
ことを特徴とするPROM内蔵マイクロコンピュータの
一実施例を示す回路図である。
【図3】センスアンプ28の読み出し可能電流の最小値
の対電源電圧Vdd特性と論理“0”のデータを書き込
み後のPROMセル21の読み出し電流の対電源電圧特
性の模式図である。
の対電源電圧Vdd特性と論理“0”のデータを書き込
み後のPROMセル21の読み出し電流の対電源電圧特
性の模式図である。
【図4】本発明を実施した場合の通常読み出し状態のセ
ンスアンプ28の読み出し可能電流の最小値の対電源電
圧Vdd特性と書き込み動作後のデータ比較時における
センスアンプ28の読み出し可能電流の最小値の対電源
電圧Vdd特性と論理“0”のデータを書き込み後のP
ROMセル21の読み出し電流の対電源電圧特性の模式
図である。
ンスアンプ28の読み出し可能電流の最小値の対電源電
圧Vdd特性と書き込み動作後のデータ比較時における
センスアンプ28の読み出し可能電流の最小値の対電源
電圧Vdd特性と論理“0”のデータを書き込み後のP
ROMセル21の読み出し電流の対電源電圧特性の模式
図である。
【図5】本発明に係るセンスアンプ内にビットライン電
位を制御するトランジスタのゲート電位を変えることを
特徴とするPROM内蔵マイクロコンピュータの一実施
例を示す回路図である。
位を制御するトランジスタのゲート電位を変えることを
特徴とするPROM内蔵マイクロコンピュータの一実施
例を示す回路図である。
【図6】本発明に係るセンスアンプ内のビットラインデ
ータを検知するインバータの反転しきい値を変えること
を特徴とするPROM内蔵マイクロコンピュータの一実
施例を示す回路図である。
ータを検知するインバータの反転しきい値を変えること
を特徴とするPROM内蔵マイクロコンピュータの一実
施例を示す回路図である。
【図7】本発明に係るワードラインの電位を変えること
を特徴とするPROM内蔵マイクロコンピュータの一実
施例を示す回路図である。
を特徴とするPROM内蔵マイクロコンピュータの一実
施例を示す回路図である。
【図8】本発明に係るEEPROMセルのコントロール
ゲートの電位を変えることを特徴とするPROM内蔵マ
イクロコンピュータの一実施例を示す回路図である。
ゲートの電位を変えることを特徴とするPROM内蔵マ
イクロコンピュータの一実施例を示す回路図である。
11、21 PROMセル 12、28 センスアンプ 22 NチャネルMOSトランジスタ 23、24 PチャネルMOSトランジスタ 25、26、27 インバータ 29 NANDゲート
Claims (6)
- 【請求項1】 単一チップ上に電気的に書き込み可能な
半導体不揮発性記憶装置とマイクロコンピュータを有す
るPROM内蔵マイクロコンピュータであって、書き込
み動作後のデータ比較時に一定値以下の読み出し電流値
の半導体不揮発性メモリーセルを検知する検知手段を備
え、電気的に書き込み可能な半導体不揮発性記憶装置を
内蔵するマイクロコンピュータ全体の電源電圧または温
度の変動による読み出し不良を防止するよう構成される
ことを特徴とするPROM内蔵マイクロコンピュータ。 - 【請求項2】 前記検知手段が、センスアンプの基準電
位を変える請求項1に記載のPROM内蔵マイクロコン
ピュータ。 - 【請求項3】 前記検知手段が、ワードライン電位を変
える請求項1に記載のPROM内蔵マイクロコンピュー
タ。 - 【請求項4】 前記検知手段が、センスアンプ内のビッ
トライン電位を制御するトランジスタのゲート電位を変
える請求項1に記載のPROM内蔵マイクロコンピュー
タ。 - 【請求項5】 前記検知手段が、センスアンプ内のビッ
トラインデータを検知するインバータの反転しきい値を
変える請求項1に記載のPROM内蔵マイクロコンピュ
ータ。 - 【請求項6】 前記検知手段が、電気的に書き込み可能
な半導体不揮発性メモリーセルのコントロールゲートの
電位を変える請求項1に記載のPROM内蔵マイクロコ
ンピュータ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5144697A JPH0714393A (ja) | 1993-06-16 | 1993-06-16 | Prom内蔵マイクロコンピュータ |
US08/261,124 US5467267A (en) | 1993-06-16 | 1994-06-14 | PROM built-in micro computer |
KR1019940013370A KR0132272B1 (ko) | 1993-06-16 | 1994-06-14 | Prom 내장 마이크로 컴퓨터 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5144697A JPH0714393A (ja) | 1993-06-16 | 1993-06-16 | Prom内蔵マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0714393A true JPH0714393A (ja) | 1995-01-17 |
Family
ID=15368174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5144697A Pending JPH0714393A (ja) | 1993-06-16 | 1993-06-16 | Prom内蔵マイクロコンピュータ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5467267A (ja) |
JP (1) | JPH0714393A (ja) |
KR (1) | KR0132272B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5828604A (en) * | 1996-05-10 | 1998-10-27 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device having large margin of readout operation for variation in external power supply voltage |
US7675776B2 (en) * | 2007-12-21 | 2010-03-09 | Spansion, Llc | Bit map control of erase block defect list in a memory |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9779783B2 (en) | 2015-06-19 | 2017-10-03 | Globalfoundries Inc. | Latching current sensing amplifier for memory array |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
JP2695278B2 (ja) * | 1990-08-22 | 1997-12-24 | シャープ株式会社 | 単一チップ型マイクロコンピュータ |
JPH0676085A (ja) * | 1992-07-03 | 1994-03-18 | Seiko Epson Corp | 配線切替え回路を有する半導体装置 |
-
1993
- 1993-06-16 JP JP5144697A patent/JPH0714393A/ja active Pending
-
1994
- 1994-06-14 US US08/261,124 patent/US5467267A/en not_active Expired - Lifetime
- 1994-06-14 KR KR1019940013370A patent/KR0132272B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7675776B2 (en) * | 2007-12-21 | 2010-03-09 | Spansion, Llc | Bit map control of erase block defect list in a memory |
Also Published As
Publication number | Publication date |
---|---|
KR950001489A (ko) | 1995-01-03 |
KR0132272B1 (ko) | 1998-10-01 |
US5467267A (en) | 1995-11-14 |
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