DE3382705T2 - Daten-mehrkanalregister. - Google Patents

Description

Hintergrund der Erfindung
• Die Erfindung bezieht sich allgemein auf Halbleiter-Speicheranordnungen und insbesondere auf integrierte Schaltkreis- oder monolithische Speicheranordnungen, bei denen eine Notwendigkeit für einen simultanen Zugriff durch einen oder mehrere Eingangs- oder Ausgangskanäle besteht. Halbleiter-Speicheranordnungen oder -register werden in einer Vielzahl digitaler Anwendungen verwendet. In vielen dieser Anwendungen ist es notwendig oder zumindest in hohem Maße wünschenswert, daß es nicht nur einen simultanen Lese- und Schreibzugriff auf eine Speicheranordnung gibt, sondern daß auch mehr als ein Eingangskanal, um Daten in die Anordnung zu schreiben und mehr als ein Ausgangskanal, um Daten aus der Anordnung zu lesen, vorhanden sind. Eine typische Anwendung im Bereich digitaler Signalverarbeitung ist ein "am Ort"-Algorithmus, um die schnelle Fourier-Transformation (FFT) auszuführen. In einem am Ort-Algorithmus werden Daten in eine Anordnung geladen, dann werden die Daten wiederholt aus der Anordnung ausgelesen, entsprechend dem Algorithmus bearbeitet und in die Anordnung zurückgespeichert, die bei Beendigung des Vorgangs die Ausgangsdaten enthält. In derartigen Anwendungen ist ein simultaner Zugriff auf die Anordnung durch mehrere Kanäle für Hochgeschwindigkeitsberechnungen essentiell.
• In der Vergangenheit wurden unterschiedliche Speichervorrichtungen vorgeschlagen, die mehr als einen Eingangs- oder Ausgangszugriffskanal haben. Beispielsweise ist im US-Patent Nr. 4 287 575, das im Namen von Eardley et al veröffentlicht wurde, eine Speicherzelle beschrieben, die zwei Zugriffskanäle hat, die entweder als gleichzeitige Lesekanäle oder gemeinsam als ein Schreibkanal verwendet werden können. Es ist jedoch in der Eardley-Anordnung nicht möglich, gleichzeitig zu lesen und zu schreiben. Andere Patente, die Zwei-Kanal-Speicheranordnungen beschreiben, sind Robinson, US-Patent 4 138 739, Chlig, US-Patent Nr. 4 280 197 und Dachtera, US-Patent Nr. 4 127 899.
• US-Patent Nr. 3 675 218, veröffentlicht im Namen von Sechler, beschreibt ebenfalls eine Zweikanal-Speicherzelle, und eine Vierkanal-Vorrichtung ist in Fig. 4 dargestellt, aber nicht im Detail beschrieben. Die vorliegende Erfindung betrifft eine verbesserte Mehrkanalvorrichtung, die den gleichen Zweck hat wie die Vorrichtung gemäß Fig. 4 von Sechler, d. h. einen gleichzeitigen Lesezugang durch mehr als einen Lesekanal und gleichzeitigen Schreibzugang durch mehr als einen Schreibkanal bereitzustellen. Obwohl Sechler dieses Ziel erreicht hat, ist sein Schaltkreis gemäß Fig. 4 in zweierlei Hinsicht nicht vollständig zufriedenstellend: Störsicherheit und Kanalübersprechen und Eignung für effiziente Implementierung in monolithischer Form.
• Aus dem vorstehenden wird deutlich, daß noch ein erheblicher Bedarf im Bereich der Halbleiter-Speicheranordnungen für eine verbesserte Vorrichtung besteht, die mehrere Eingangskanäle und mehrere Ausgangskanäle hat, auf die gleichzeitig zugegriffen werden kann. Die vorliegende Erfindung erfüllt diesen Bedarf und überwindet die Nachteile des Standes der Technik.
• Die vorliegende Erfindung stellt ein monolithisches Daten- Mehrkanalregister mit hoher Packungsdichte bei großer Störsicherheit bereit, wobei das Register umfaßt:
• eine zweidimensionale Anordnung von Speicherzellen, die durch Bezugnahme auf eine Zeilenadresse und eine Spaltenadresse in der Anordnung identifizierbar sind;
• n Schreibkanäle, von denen jeder verbunden ist, um Daten in einer ausgewählten Zelle der Anordnung zu speichern;
• m Lesekanäle, von denen jeder verbunden ist, um Daten aus einer ausgewählten Zelle der Anordnung zu lesen;
• wobei die Schreibkanäle und die Lesekanäle gleichzeitig in jeder Kombination betätigbar sind;
• dadurch gekennzeichnet, daß jede der Zellen der Anordnung umfaßt:
• m Flip-Flops (Q1-Q4; Q5-Q8) zur Speicherung eines ausgewählten Datenzustandes, wobei m zwei oder größer ist, und
• n Transistorschalter (Q9-Q12; Q13-Q16), wobei jeder der n Transistorschalter einen Dateneingang (YW1, , YW2, ) aufweist, der verbunden ist, um einen Datenzustand von dem entsprechenden der n Schreibkanäle zu empfangen, wobei jeder der n Transistorschalter einen Freigabeeingang (W1, W2) aufweist, und wobei jeder der n Transistorschalter einen Datenausgang aufweist, der mit jedem der m Flip-Flops verbunden und betätigbar ist, um in jedem der m Flip-Flops den Datenzustand zu speichern, der an dem Dateneingang ansteht, wenn der Freigabeeingang ein Freigabesignal empfängt;
• und bei dem die Anordnung umfaßt:
• in Stromversorgungsleitungen (WL1, WL1', WL2, WL2') die sich durch jede Zeile der Zellen erstrecken, wobei jeweils eine (WL1, WL1') der in Stromversorgungsleitungen mit dem entsprechenden (Q1-Q4) der in Flip-Flops in jeder Zelle der Zeile verbunden ist, und jeweils eine der m Stromversorgungsleitungen in der Zeile durch den entsprechenden der m Lesekanäle so gesteuert ist, daß sie eine Spannung bereitstellt, die über einer Betriebsbereitschaftsspannung liegt, je nachdem ob die Zeile durch den Lesekanal ausgewählt ist,
• m Datenleseleitungen (DL1, , DL2, ), die sich durch jede Spalte der Anordnung erstrecken, wobei jeweils eine (DL1, ) der m Datenleseleitungen verbunden ist, um den in dem entsprechenden (Q1-Q4) der m Flip-Flops in jeder Zelle der Spalte gespeicherten Datenzustand zu empfangen, und um den Datenzustand dem entsprechenden der m Lesekanäle bereitzustellen,
• n Zeilenauswahlleitungen (W1, W2), die durch jede Zeile der Anordnung sich erstrecken, wobei jeweils eine (W1) der n Zeilenauswahlleitungen verbunden ist, um ein Freigabesignal von dem entsprechenden der n Lesekanäle an dem Freigabeeingang des entsprechenden (Q9-Q12) der n Transistorschalter in jeder Zelle in der Zeile bereitzustellen, und jeweils eine der n Zeilenauswahlleitungen in der Zeile durch den entsprechenden der n Schreibkanäle ausgewählt wird, je nachdem ob die Zeile durch den Schreibkanal ausgewählt ist;
• n Datenschreibleitungen (YW1, , YW2, ), die sich durch jede Spalte der Anordnung erstrecken, wobei jeweils eine der n Datenschreibleitungen verbunden ist, um den Schreibdatenzustand von dem entsprechenden der n Schreibkanäle dem Dateneingang des entsprechenden der n Transistorschalter in jeder Zelle in einer ausgewählten Spalte bereitzustellen, und um den Schreibdatenzustand in die Flip-Flops (Q1-Q8) zu schreiben.
• Die Datenlesekanäle und die Datenschreibkanäle können gleichzeitig in jeder beliebigen Kombination verwendet werden, um Daten in ausgewählte Zellen der Anordnung zu schreiben bzw. von ihnen zu lesen. Es ist entscheidend, daß jede Zelle der Anordnung eine getrennte Speichereinheit für jeden vorhandenen Lesekanal hat, um Störeffekte und Übersprechen zwischen Lesekanälen zu verringern. Zusätzlich wird die Zeilenadressierung für Lesezwecke durch Anlegen eines erhöhten Potentials an die ausgewählten Speichereinheiten der ausgewählten Zeile angelegt. Dies erhöht die Unanfälligkeit gegenüber Störungen von anderen Zeilen.
• In der veranschaulichten Ausführungsform der Erfindung weist jede Zelle der Anordnung sechzehn NPN Transistoren auf. Allerdings sind die Transistoren so miteinander verbunden, daß sie nur vier vollständig isolierte Kollektoren verwenden. Dieser verringerte Bedarf an Kollektorisolierung bedeutet eine höhere Bauteildichte und eine effizientere Ausnutzung der Chipoberfläche.
• Genauer gesagt, hat jeder der Datenschreibkanäle eine Vielzahl an Zeilenadreßleitungen, um wahlweise eine ausgewählte Zeile der Anordnung für Schreibzwecke zu betätigen, eine Vielzahl von Spaltenadreßleitungen, um eine ausgewählte Spalte der Anordnung für Schreibzwecke zu betätigen, und Zeilen- und Spaltenadreßdekodiervorrichtungen, um Auswahlsignale an die entsprechenden Zeilenadreßleitungen und Spaltenadreßleitungen anzulegen. In ähnlicher Weise umfaßt jeder der Datenlesekanäle eine Vielzahl von Zeilenadreßleitungen, eine Vielzahl von Spaltenadreßleitungen und Zeilen- und Spaltenadreßdekodiervorrichtungen. Des weiteren müssen Vorrichtungen vorgesehen sein, um Daten zu und von der ausgewählten Zelle der Anordnung zu bringen. In der Praxis werden keine separaten Datenleitungen verwendet, sondern die Zeilenadreßleitungen oder Spaltenadreßleitungen werden auch verwendet, um Daten zu transportieren. Beispielsweise können die Spaltenadreßleitungen Leitungspaare sein, auf denen Differentialsignale transportiert werden, wobei die Signale umgekehrt oder vertauscht werden, um einen unterschiedlichen Datenzustand zum Speichern oder Lesen wiederzugeben. Jeder der Datenlesekanäle weist auch eine Vielzahl von Paaren von Leseverstärker-Koppeltransistoren auf, um die in einer ausgewählten Zelle der Anordnung gespeicherten Daten vorzuhalten.
• In der erläuternden Ausführungsform der Erfindung umfaßt jede Zelle der Speicheranordnung zwei binäre Speichereinheiten, die beide auf den gleichen gespeicherten Binärzustand gesetzt sind. Die binären Speichereinheiten sind mit getrennten Zeilenadreßleitungen, getrennten Spaltenadreßleitungen und getrennten Leseverstärker-Koppeltransistoren verbunden, so daß der Zustand einer Zelle durch einen ausgewählten Lesekanal gelesen werden kann, der zu einer ausgewählten der binären Speichereinheit gehört.
• Jede der Zellen in der Anordnung umfaßt auch Schaltmittel, um Daten in beiden Speichereinheiten in Übereinstimmung mit Signalen, die an den Schreibkanalzeilen- und Spaltenadreßleitungen anliegen, und in Übereinstimmung mit den zu speichernden Daten zu speichern. Genauer gesagt umfaßt das Schaltmittel Einrichtungen, um ein Signal zu erzeugen, um beide Speichereinheiten in der Zelle zu setzen, oder ein Signal, um die Speichereinheiten zurückzusetzen, je nach den Daten, die in der Zelle gespeichert werden sollen, vorausgesetzt, daß die Zelle durch Signale an den Zeilenadreßleitungen und Spaltenadreßleitungen, die mit einem der Datenschreibekanäle verbunden sind, richtig adressiert ist.
• In der erläuternden Ausführungsform der Datenzelle ist jede der beiden Speichereinheiten ein Flip-Flop und das Schaltmittel umfaßt vier Transistorpaare. Die Basisanschlüsse der ersten beiden Transistorpaare sind mit der Zeilenauswahlleitung für den ersten Schreibkanal, und die Basisanschlüsse der anderen beiden Transistorpaare sind mit den Zeilenauswahlleitungen für den zweiten Schreibkanal verbunden. Zu dem ersten Schreibkanal gehört ein unterschiedliches Paar an Spaltenauswahl- und Datenträgerleitungen. Jede dieser Leitungen ist mit einem Paar der ersten beiden Transistorpaare verbunden. Die Kollektoranschlüsse eines dieser ersten Transistorpaare sind mit den Kollektoranschlüssen der beiden Speichereinheiten in einer Weise verbunden, daß diese beiden Einheiten in einen bestimmten Zustand versetzt werden, während die Kollektoren des anderen Transistorpaares mit den Speichereinheiten in einer solchen Weise verbunden sind, daß die Einheiten in den entgegengesetzten Zustand rückgesetzt werden. In einer ähnlichen Weise sind die zweiten beiden Transistorpaare verbunden, um ein Differentialsignal an den Spaltenauswahl- und Datenträgerleitungen zu empfangen, die dem zweiten Schreibkanal zugeordnet sind, und um entsprechende Setz- oder Rücksetzsignale für die beiden Speichereinheiten zu erzeugen.
• Aus dem vorstehenden wird deutlich, daß die vorliegende Erfindung einen entscheidenden Fortschritt im Bereich der Mehrfachzugriffs-Halbleiterspeicheranordnungen darstellt. Insbesondere stellt die Erfindung eine effiziente monolithische Speicheranordnung bereit, die eine hohe Störsicherheit und Mehrfachlesekanäle und Mehrfachschreibkanäle aufweist, die alle gleichzeitig in jeder beliebigen Kombination zugänglich sind. Es ist auch erkennbar, daß die Erfindung mit einigen praktischen Einschränkungen über die in dieser Beschreibung im einzelnen erläuterte Vierkanal-Anordnung hinaus erweiterbar ist. Andere Aspekte und Vorteile der Erfindung werden aus der nachstehenden detaillierteren Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich.
Kurzbeschreibung der Zeichnungen
• Fig. 1 ist ein Blockschaltbild eines Mehrkanalregisters, das gemäß der vorliegenden Erfindung gestaltet ist;
• Fig. 2 ist ein detaillierteres Blockschaltbild des Mehrkanalregisters aus Fig. 1;
• Fig. 3 ist ein Schaltplan einer Speicherzelle, die in den Vorrichtungen der Fig. 1 und 2 verwendet wird; und
• Fig. 4 ist eine Teilansicht eines Schaltplans, der erläutert, wie Daten von einer Datenzelle in der erfindungsgemäßen Vorrichtung gelesen werden.
Beschreibung der bevorzugten Ausführungsform
• Wie in den Zeichnungen zu Erläuterungszwecken gezeigt, betrifft die vorliegende Erfindung Halbleiter-Speicheranordnungen, insbesondere solche, die durch mehrere Datenlese- oder -schreibkanäle zugänglich sind. Derartige Vorrichtungen sind in einer Vielzahl von Digitalschaltkreisen nützlich, insbesondere in digitalen Signalverarbeitungsschaltkreisen, die Pipeline- oder Parallelverarbeitung verwenden, bei denen ein gleichzeitiger Zugriff zu einer Speicheranordnung, entweder zum Lesen oder zum Schreiben oder für beides, erforderlich ist.
• In Übereinstimmung mit der vorliegenden Erfindung hat eine Speicheranordnung wenigstens zwei Schreibkanäle und wenigstens zwei Lesekanäle, die in simultaner Weise verwendet werden können, um auf ausgewählte Zellen der Speicheranordnung zuzugreifen, und jede Zelle der Anordnung ist so gestaltet, daß sie eine hohe Störsicherheit bietet und sich für eine monolithische Implementierung mit hoher Bauteildichte eignet. Wie in dem erläuternden Ausführungsbeispiel der Vorrichtung, und insbesondere in Fig. 1 gezeigt, umfaßt die erfindungsgemäße Vorrichtung eine Speicheranordnung, die mit dem Bezugszeichen 10 versehen ist, zwei Schreibkanäle 12 und 14 und zwei Lesekanäle 16 und 18. Wie ebenfalls in Fig. 1 veranschaulicht ist, umfaßt der erste Datenschreibkanal 12 eine Dateneingangsleitung 20, Adreßschreibleitungen 22, eine Schreibfreigabeleitung 24 und eine Kanalauswahlleitung 26. In der im Detail zu erörternden Ausführungsform trägt die Dateneingangsleitung eine einzige Binärzahl (bit) an Information, die Adreßschreibleitungen 22 enthalten so viele Bits, wie notwendig sind, um die Speicheranordnung 10 über Zeilen und Spalten zu adressieren, die Schreibfreigabeleitung 24 ist ein einziges Informations-Bit, und das Kanalauswahlsignal auf Leitung 26 ist ebenfalls ein einziges Informations-Bit, obwohl es auf einem Paar von Differentialsignalleitungen geführt sein kann.
• In ähnlicher Weise erhält der zweite Schreibkanal 14 eine Dateneingangsleitung 28, Schreibadreßleitungen 30, eine Schreibfreigabeleitung 32 und eine Kanalauswahlleitung 34. Die Schreibkanäle 12 und 14 sind mit der Speicheranordnung 10 verbunden, wie dies durch die breiten Pfeile 36 und 38 angedeutet ist, wobei die Einzelheiten dieser Verbindung unter Bezugnahme auf die Fig. 2 bis 4 diskutiert werden. In ähnlicher Weise sind die Lesekanäle 16 und 18 mit der Speicheranordnung durch die bei 40 und 42 gezeigten breiten Pfeile verbunden. Der erste Schreibkanal 16 ist mit einem Kanalauswahlsignal auf Leitung 44 und einer Leseadresse auf den Leitungen 46 versehen, wobei der einzige Ausgang von dem Lesekanal der Datenausgang auf Leitung 48 ist. In ähnlicher Weise hat der andere Lesekanal 18 eine Datenausgangsleitung 50, Leseadreßleitungen 52 und eine Kanalauswahlleitung 54.
• Die Schreibkanäle 12 und 14 und die Lesekanäle 16 und 18 sind voneinander vollständig unabhängig in dem Sinn, daß sie unabhängig voneinander und simultan mit den anderen Kanälen verwendet werden können. Simultane Anforderungen, Daten in die gleiche Speicherzelle der Speicheranordnung 10 zu schreiben, bewirken, daß unbestimmte Daten in diese Zelle geschrieben werden. Die in der Zelle gespeicherten Daten werden in einem solchen Fall durch den Kanal geschrieben, der das längste Schreibfreigabesignal hat. Es sei deshalb angenommen, daß ein Benutzerschaltkreis, der auf die Speicheranordnung 10 durch das vorgesehene Mehrkanalsystem zugreift, sinnvoll aufgebaut ist und normalerweise nicht versuchen würde, widersprüchliche Informationen in die gleiche Speicherzelle zur gleichen Zeit zu schreiben.
• Fig. 2 zeigt mehr Einzelheiten der erfindungsgemäßen Mehrkanalvorrichtung. Der erste Schreibkanal 12 umfaßt eine Kanalfreigabeschaltung 60, einen y-Schreibadreßdecoder 62 und einen x-Schreibadreßdecoder 64. In ähnlicher Weise weist der Schreibkanal 14 eine Freigabeschaltung 65, einen y-Schreibadreßdecoder 66 und einen x-Schreibadreßdecoder 68 auf. In gleicher Weise weist der Lesekanal 16 eine Kanalfreigabeschaltung 70, einen y-Leseadreßdecoder und einen Leseverstärker 72 und einen x-Adreßdecoder 74 auf. Schließlich weist der Lesekanal 18 eine Kanalfreigabeschaltung 76, einen y-Lesedecoder und Leseverstärker 78 und einen x-Leseadreßdecoder 80 auf.
• Die Kanalfreigabeschaltungen 60 und 65 für die Schreibkanäle 12 und 14 sind in ihrer Funktion identisch und haben jeweils als Eingänge die Kanalauswahlsignale auf den Leitungen 26 und 34 sowie die Schreibfreigabesignale jeweils auf den Leitungen 24 und 32. Die Kanalfreigabeschaltung 60 erzeugt auf der Leitung 82 ein Signal zu den Adreßdecodern 62 und 64, sobald auf der Leitung 26 ein Kanalauswahlsignal und auf der Leitung 32 ein Schreibfreigabesignal anliegt. Das Freigabesignal auf Leitung 82 bedingt, daß die Adreßdecoder 62 und 64 entsprechende Ausgangssignale erzeugen, um eine Zelle über Spalten und Zeilen auszuwählen. In ähnlicher Weise erzeugt die Kanalfreigabeschaltung 68 für den zweiten Schreibkanal 14 ein Freigabesignal auf Leitung 84 für die Adreßdecoder 66 und 68, sobald ein Kanalauswahlsignal auf Leitung 34 und ein Schreibfreigabesignal auf Leitung 32 anliegt.
• Für die Sammelleseleitungen 16 und 18 sind die Freigabeschaltungen 70 und 76 sogar einfacher als die Freigabeschaltungen 60 und 68, da nur jeweils die Kanalauswahlsignale auf den Leitungen 44 und 54 notwendig sind, um die jeweiligen Decoder freizugeben. In der Praxis sind die Kanalauswahlsignale Paare von Differentialsignalen und die Freigabeschaltungen 70 und 76 sind erforderlich, um sowohl ein Hochpegelsignal auf einer der Kanalauswahlsignalleitungen und ein Niederpegelsignal auf der anderen Leitung zu erkennen. In jedem Fall erzeugt die Freigabeschaltung 70 ein Freigabesignal auf der Leitung 86 zu den Adreßdecodern 72 und 74. In ähnlicher Weise erzeugt die Freigabeschaltung 76 für den zweiten Lesekanal 18 ein Freigabesignal auf der Leitung 88 zu dem y-Dekoder und Leserverstärker 78 und dem x-Adreßdecoder 80.
• Wie aus einem Studium der Schaltung jeder Speicherzelle erkennbar ist, werden die bei einem Schreibvorgang zu speichernden Daten auf Paaren von Differentialleitungen codiert, die zur Spaltenadressierung der Anordnung verwendet werden. Somit ist der Einfachheit halber in Fig. 2 die Datenleitung 20 als Eingang zu dem y-Adreßdecoder 62 gezeigt. In ähnlicher Weise ist die Datenleitung 28 als Eingang zu dem y-Schreibadreßdecoder 66 gezeigt. Wie ebenfalls nachstehend deutlich wird, werden die von einer Speicherzelle in der Anordnung 10 gelesenen Daten durch eine Schaltung gelesen, die mit Paaren von Differentialleitungen verbunden ist, die zur Spaltenadressierung der Anordnung verwendet werden. So ist die Datenausgangsleitung als Ausgang von dem y-Lesedecoder und Leseverstärker 72 gezeigt, und die Datenausgangsleitung 50 ist als ein Ausgang von dem y-Lesedecoder und Leseverstärker 78 gezeigt.
• Jeder der Adreßdecoder 62, 64, 66, 68, 72, 74, 78 und 80 ist in seiner Funktion identisch und erhält als ein Eingangssignal die Zeilen- oder Spaltenadresse einer ausgewählten Zelle in der Speicheranordnung 10. Aus Gründen der Darstellung ist die Anordnung mit 16·16 oder 256 Zellen gezeigt und jede Zeilen- oder Spaltenadresse wird daher als ein Vier-Bit-Wort von Daten eingegeben. Jeder Adreßdecoder setzt die Vier-Bit-Adresse in ein Ausgangssignal an einer von 16 Ausgangsleitungen von dem gleichen Decoder um. Genauer gesagt, hat der y-Schreibadreßdecoder 62 16 Ausgangsleitungen, die mit YW1-0 bis YW1-16 bezeichnet sind. Der andere y-Schreibadreßdecoder 66 hat 16 Ausgangsleitungen die mit YW2-0 bis YW2-15 bezeichnet sind. Diese beiden Leitungssätze sind Spaltenadreßleitungen, die mit den Zellen der Speicheranordnung 10 in einer spaltenweisen Art verbunden sind. So erstrecken sich die Spaltenauswahlleitungen YW1-0 und YW2-0 durch alle die Zellen der Null-Spalte, die in Fig. 2 als Zelle 0-0, Zelle 1-0 usw. bis Zelle 15-0 bezeichnet sind.
• In ähnlicher Weise erstrecken sich die Spaltenadreßleitungen YW1-1 und YW2-1 durch alle Zellen der Spalte 1, und die Spaltenadreßleitungen YW1-15 und YW2-15 erstrecken sich durch die letzte oder fünfzehnte Spalte der Zellen. Der x-Schreibadreßdecoder 64 und der andere x-Schreibadreßdecoder 68 haben in ähnlicher Weise 16 Ausgänge, die für Zwecke der Zeilenadressierung der Anordnung 10 verwendet werden. Genauer gesagt, hat der x-Schreibadreßdecoder 64 Ausgänge auf den Leitungen W1-0 bis W1-15 und der x-Schreibadreßdecoder 68 hat Ausgangsleitungen, die mit W2-0 bis W2-15 bezeichnet sind. Wiederum erstrecken sich die Leitungen W1-0 und W2-0 durch jede Zelle in der ersten oder Null-Zeile der Anordnung, erstrecken sich die Leitungen W1-1 und W2-1 durch die Zellen der ersten Zeile der Anordnung usw. bis zu den Leitungen W1-15 und W2-15, die sich durch die letzte oder fünfzehnte Zeile der Anordnung erstrecken.
• In einer ähnlichen Weise erzeugen die Decoder 72, 74, 78 und 80 für die Lesekanäle 16 und 18 zwei Sätze von 16 Adreßleitungen. Genauer gesagt, hat der y-Lesedecoder und Leseverstärker 72 an den Leitungen DL1-0 bis DL1-15 Ausgänge. Der andere y-Lesedecoder und Leseverstärker 78 hat Ausgangsleitungen DL2-0 bis DL2-15. Die Leitungen DL1-0 und DL2-0 sind mit der ersten oder Null-Spalte der Anordnung verbunden, die Leitungen DL1-1 und DL2-1 sind mit der zweiten oder 1-Spalte der Anordnung verbunden usw. bis zu den Leitungen DL1-15 und DL2-15, die mit jeder Zelle in der letzten fünfzehnten Spalte der Anordnung verbunden sind. Der x-Leseadreßdecoder 74 erzeugt Ausgangssignale an den Leitungen WL1-0 bis WL1-15, während der x-Leseadreßdecoder 80 Ausgangssignale an den Leitungen WL2-0 bis WL2-15 erzeugt. Diese x-Adreß- oder Zeilenadreßleitungen laufen zeilenweise durch die Anordnung. Dies bedeutet, daß die Leitungen WL1-0 und WL2-0 durch die Zellen in der ersten oder Null-Zeile, die Leitungen WL1-1 und WL2-1 durch die Zellen der 1-Zeile laufen, und die Leitungen WL1-15 und WL2-15 durch die Zellen in der letzten oder fünfzehnten Zeile laufen.
• Aus dieser Beschreibung und aus Fig. 2 ist zu entnehmen, daß jede Zelle in der Anordnung zwei Spaltenadreßleitungen zum Schreiben, zwei Spaltenadreßleitungen zum Lesen, zwei Zeilenadreßleitungen zum Schreiben und Zeilenadreßleitungen zum Lesen hat. Wie aus der Beschreibung einer Speicherzelle in der Anordnung zu entnehmen ist, sind einige dieser acht Adreßleitungen in einer Vierkanalanordnung tatsächlich Leitungspaare, aber die Logik der Fig. 2 dient dazu, die Grundlagen der Vorrichtung zu erläutern.
• Jede Zelle in der Anordnung 10 reagiert unabhängig auf Signale, die von den getrennten Lese- und Schreibkanälen 12, 14, 16 und 18 bereitgestellt werden. Somit wird beim Schreiben in die Zellen r-c, wobei r die Zeilennummer und c die Spaltennummer ist, der erste Schreibkanal 12 dazu dienen, Signale auf den Leitungen YW1-c und W1-r bereitzustellen. Wenn der Schreibvorgang durch den zweiten Schreibkanal 14 ausgeführt wird, werden Signale auf den Leitungen YW2-c und YW2-r bereitgestellt. Die Daten werden auf den YW-Leitungen codiert, da diese tatsächlich jeweils ein Differentialpaar sind, das in der Lage ist, ein Datenbit zu transportieren und Spaltenadreßinformation zu übertragen. Zum Lesen von dem ersten Lesekanal 16 und zum Lesen von der Zelle r-c werden geeignete Signale auf den Leitungen DL1-c und WL1-r bereitgestellt. Falls der Lesevorgang von dem zweiten Lesekanal 18 ausgeführt wird, würden die Signale statt dessen auf den Leitungen DL2-c und WL2-r bereitgestellt.
• Wie in Fig. 3 gezeigt, weist jede Zelle der Speicheranordnung 10 (Fig. 1) sechzehn NPN Transistoren auf, die mit Q1 bis Q16 bezeichnet sind und vier Widerstände, die mit R1, R2, R3 und R4 bezeichnet sind. Die Transistoren Q1 und Q2 sind als integriertes Transistorpaar mit einem gemeinsamen Basisanschluß, einem gemeinsamen Kollektor, aber mit zwei separaten Emitteranschlüssen, gebildet. Das gleiche gilt für Q3 und Q4, Q5 und Q6, und Q7 und Q8. Zeilenadreßleitungen für Lesezwecke und mit WL1, WL2, WL1' und WL2' bezeichnet, sind als quer durch die Zelle verlaufend gezeigt, während Zeilenadreßleitungen für Schreibzwecke und mit W1 und W2 bezeichnet, ebenfalls als quer durch die Zelle verlaufend gezeigt sind. Spaltenadreßleitungen für Lesezwecke sind mit DL1 und , und DL2 und bezeichnet. Spaltenauswahl und Datenträgerleitungen für Schreibzwecke sind YW1 und YW2 und die entsprechenden invertierten Leitungen und .
• Der Kollektoranschluß der Transistoren Q1 und Q2 ist durch den Widerstand R1 mit der Leitung WL1 verbunden. In ähnlicher Weise ist der Kollektor der Transistoren Q3 und Q4 durch den Widerstand R2 mit der Leitung WL1 verbunden, ist der Kollektor der Transistoren Q5 und Q6 durch den Widerstand R3 mit der Leitung WL2 verbunden, und ist der Kollektor der Transistoren Q7 und Q8 durch den Widerstand R4 mit der Leitung WL2 verbunden. Die Emitteranschlüsse der Transistoren Q1 und Q4 sind mit der Leitung WL1' verbunden und die Emitteranschlüsse der Transistoren Q5 und Q8 sind mit der Leitung WL2' verbunden. Der Emitter des Transistors Q2 ist mit der Leitung DL1 verbunden, der Emitter des Transistors Q3 ist mit der Leitung verbunden, der Emitter des Transistors Q6 ist mit der Leitung verbunden und der Emitter des Transistors Q7 ist mit der Leitung DL2 verbunden. Die Transistoren Q1 und Q4 sind über Kreuz verbunden, um ein Flip-Flop zu bilden, d. h. die Basis der Transistoren Q1/Q2 ist mit dem Kollektor der Transistoren Q3/Q4 verbunden und die Basis der Transistoren Q3/Q4 ist mit dem Kollektor der Transistoren Q1/Q2 verbunden. In ähnlicher Weise sind die Transistoren Q5 und Q8 über Kreuz verbunden, um ein Flip-Flop zu bilden. Die Basis der Transistoren Q5/Q6 ist mit dem Kollektor der Transistoren Q7/Q8 verbunden, und die Basis der Transistoren Q7/Q8 ist mit dem Kollektor der Transistoren Q5/Q6 verbunden.
• Wenn Transistor Q1 leitend ist, bewirkt der Spannungsabfall über den Widerstand R1, daß der Kollektor der Transistoren Q1/Q2 in einem relativ niedrigen Spannungszustand ist. Da dieser Niedrigspannungszustand mit der Basis des Transistors Q4 verbunden ist, verbleibt dieser Transistor in einem nichtleitenden Zustand und der Kollektor der Transistoren Q3/Q4 verbleibt in einem relativ hohen Spannungszustand. In einer herkömmlichen, einkanaligen Speicherzelle würde der Zustand dieses Flip-Flops, das aus den Transistoren Q1 und Q4 besteht, durch Anlegen eines Stromes an eine der Leitungen DL1 oder verändert werden. Falls beispielsweise an die Leitung ein Strom angelegt wird, würde dies Strom durch den Transistor Q3 ziehen und der Transistor Q1 würde abgeschaltet werden. In der erfindungsgemäßen Vorrichtung werden die Leitungen DL1 und jedoch nur zum Lesen verwendet in einer Weise, wie sie nachstehend kurz erläutert wird und nicht zum Schreiben. Daten werden in die Zelle durch Anlegen eines Signals direkt an den einen oder den anderen der Kollektoren der Vier-Transistoren- Speichereinheit, bestehend aus den Transistoren Q1-Q4 eingeschrieben.
• Die Transistoren Q9-Q16 sind wie folgt verbunden. Die Transistoren Q9-Q12 haben ihre Basisanschlüsse gemeinsam mit der Leitung W1 verbunden und die Transistoren Q13-Q16 haben ihre Basisanschlüsse gemeinsam mit der Leitung W2 verbunden. Die Emitteranschlüsse der Transistoren Q9 und Q10 sind mit der Leitung YW1 verbunden und die Emitteranschlüsse der Transistoren Q13 und Q14 sind mit der Leitung YW2 verbunden. Die Emitteranschlüsse der Transistoren Q11 und Q12 sind mit der Leitung verbunden und die Emitteranschlüsse der Transistoren Q15 und Q16 sind mit der Leitung verbunden. Die Kollektoranschlüsse der Transistoren Q9 und Q13 sind miteinander mit dem Kollektor der Transistoren Q3 und Q4 verbunden. Die Kollektoren der Transistoren Q10 und Q14 sind miteinander mit dem Kollektor der Transistoren Q5 und Q6 verbunden. Die Kollektoren der Transistoren Q11 und Q15 sind miteinander mit der Basis der Transistoren Q3 und Q4 verbunden, die direkt mit den Kollektoren der Transistoren Q1 und Q2 verbunden sind. Schließlich sind die Kollektoren der Transistoren Q12 und Q16 zusammen mit der Basis der Transistoren Q5 und Q6 verbunden, die direkt mit dem Kollektor der Transistoren Q7 und Q8 verbunden ist.
• Eine Untersuchung der Schaltanordnung, die die Transistoren Q9-Q16 aufweist, wird zeigen, daß der Zustand der Speicherzelle in geeigneter Weise durch Zeilenauswahlsignale auf den Leitungen W1 oder W2, Spaltenauswahlsignale auf den Leitungen YW1 und oder YW2 und und durch ein Datenbit, das durch die Relativwerte auf den Spaltenadreßsignalen übertragen wird, beeinflußt wird. Beispielsweise, falls der erste Schreibkanal verwendet wird, wird die Leitung W1 auf hohes Potential gelegt, um eine bestimmte Zeile zu adressieren und nur die Transistoren Q9-Q12 können eingeschaltet werden. Spaltenauswahlsignale auf den Leitungen YW1 und werden entweder die Transistoren Q9 und Q10 oder die Transistoren Q11 und Q12 in Abhängigkeit von den Relativwerten der Signalpegel einschalten, die an YW1 und angelegt sind. Falls YW1 niedrig und hoch ist, werden die Transistoren Q9 und Q10 eingeschaltet und als Ergebnis hiervon wird Strom durch die Widerstände R2 und R3 gezogen. Somit befindet sich an den Kollektoren der Transistoren Q4 und Q5 ein niedriger Spannungspegel und an den Kollektoren von Q1 und Q8 ein hoher Spannungspegel. Zur Speicherung von Daten in umgekehrtem Sinn wird niedrig gemacht und Strom fließt durch die Transistoren Q11 und Q12 und die Widerstände R1 und R4, wodurch die Kollektorspannung der Transistoren Q1 und Q8 sinkt. In ähnlicher Weise wird, falls der zweite Schreibkanal verwendet wird, die Leitung W2 nur mit den Basisanschlüssen der Transistoren Q13-Q16 verbunden, und in Abhängigkeit von dem relativen Zustand der Pegel auf den Leitungen YW2 und werden entweder die Transistoren Q13 und Q14 eingeschaltet oder die Transistoren Q15 und Q16 werde eingeschaltet. Da die Kollektoren von Q13 und Q14 mit den Kollektoren von Q9 und Q10 jeweils verbunden sind, und die Kollektoren von Q15 und Q16 mit den Kollektoren von Q11 und Q12 jeweils verbunden sind, ist offensichtlich, daß die Datenspeicherung durch diesen Kanal die gleiche Wirkung hat, wie die Datenspeicherung durch den ersten beschriebenen Schreibkanal.
• Das Lesen von Daten aus einer Speicherzelle wird bewirkt, indem entweder die Leitung WL1 oder die Leitung WL2 zur Zeilenauswahl ausgewählt wird und durch wahlweises Auswählen der Leitungen DL1 und oder der Leitungen DL2 und zur Spaltenauswahl. Jede Spalte in der Anordnung hat ein ihr zugeordnetes Paar Leseverstärker-Koppeltransistoren zum Auslesen des Zustands der ausgewählten Datenzelle, ohne diesen Zustand zu beeinträchtigen. Die Schaltung hierfür ist herkömmlich und ähnlich der, wie sie in einer einkanaligen Speicherzelle verwendet wird. Eine vereinfachte Schaltung ist exemplarisch in Fig. 4 veranschaulicht, die die Leseverstärker-Koppeltransistoren QS1 und QS2 zeigt, die jeweils mit den Leitungen DL1 und verbunden sind. Genauer gesagt ist der Emitter des Transistors QS1 mit der Leitung DL1 verbunden und der Emitter des Transistors QS2 ist mit der Leitung verbunden. Der Kollektor des Transistors QS1 ist durch einen Widerstand R5 mit einer Stromversorgungsspannung verbunden, und der Kollektor des Transistors QS2 ist durch einen Widerstand R6 mit der gleichen Stromversorgungsspannung verbunden. Die Kollektoren der Transistoren QS1 und QS2 stellen eine Wiedergabe der gelesenen Daten bereit, wie dies nachstehend beschrieben wird. Die Basisanschlüsse der Transistoren QS1 und QS2 sind gemeinsam mit einer Vorspannungs-Spannung VTH verbunden. VTH ist dabei als ein Wert gewählt, der zwischen die logischen hohen und niedrigen Spannungen der Flip-Flops in der Speicherzelle, wie dem Q1Q4-Flip-Flop, fällt. Falls z. B. der Transistor Q4 eingeschaltet ist, und der Kollektor der Transistoren Q1 und Q2 in einem hohen Spannungszustand und der Kollektor der Transistoren Q3 und Q4 in einem niedrigen Spannungszustand ist, dann ist die Basis der Transistoren Q3 und Q4 ebenfalls hoch. Es folgt auch, daß der Emitter von Q3 hoch ist. Da letzterer mit dem Emitter von QS2 verbunden ist, wird dieser Transistor nicht leitend. Andererseits werden die Basisanschlüsse der Transistoren Q1 und Q2 niedrig gehalten, genauso wie der Emitter des Transistors QS1, der leitend wird.
• Auf diese Weise kann der Zustand des Flip-Flops, bestehend aus Transistoren Q1 und Q4, an den Kollektoranschlüssen der Transistoren QS1 und QS2 gelesen werden. Dabei ist zu beachten, daß die Spannung auf der Leitung WL1 nur für die ausgewählte Zeile erhöbt ist. Eine Leitung WL1 für eine nicht ausgewählte Zeile bleibt auf einem niedrigeren Spannungspegel und stellt einen Betriebsbereitschaftsstrom durch entweder Q1 oder Q4 bereit, um einen gespeicherten Datenzustand in der Zelle aufrechtzuerhalten. Wenn der Strom durch die Leitungen DL1 und gezogen wird, um einen Lesevorgang auszuführen, wird auch Strom durch entweder Q2 oder Q3 der ausgewählten Zelle gezogen werden. Um das gleiche Beispiel zu verwenden, falls Transistor Q1 eingeschaltet ist, wird Q3 zur Lesezeit eingeschaltet, aber Transistor Q2 wird nicht eingeschaltet und der DL1-Strom wird durch den Transistor QS1 gezogen. Für Zellen in nicht ausgewählten Zeilen sind weder Q2 noch Q3 durch den Lesestrom in DL1 und eingeschaltet.
• Aus Fig. 3 wird deutlich, daß nur vier isolierte Kollektoren in den sechzehn Transistoren verwendet werden. Dieser Faktor erlaubt eine hohe Bauteilpackungsdichte in der Vorrichtung und macht sie für eine monolithische Herstellung gut geeignet. Auch die Lesetechnik ist wichtig, wobei eine Zeile ausgewählt wird, indem ihre Stromversorgungsspannung angehoben wird, statt einen Schalttransistor zu verwenden, um die Zeile auszuwählen. Die angehobene Versorgungsspannung in der ausgewählten Zeile macht diese viel unempfindlicher gegenüber Rauschen und anderen möglicher Störungen.
• Aus dem vorstehenden wird deutlich, daß die vorliegende Erfindung einen deutlichen Fortschritt im Bereich der monolithischen Halbleiterspeicheranordnungen darstellt. Es ist auch zu erkennen, daß, obwohl eine besondere Ausführungsform der Erfindung im einzelnen zum Zweck der Erläuterung beschrieben wurde, unterschiedliche Abwandlungen möglich sind, ohne den Schutzbereich der Erfindung zu verlassen. Dementsprechend ist die Erfindung, außer durch die beigefügten Ansprüche, nicht begrenzt.

Claims (3)

1. Monolithisches Daten-Mehrkanalregister mit hoher Packungsdichte bei großer Störsicherheit, wobei das Register umfaßt:

eine zweidimensionale Anordnung von Speicherzellen, die durch Bezugnahme auf eine Zeilenadresse und eine Spaltenadresse in der Anordnung identifizierbar sind;

n Schreibkanäle, von denen jeder verbunden ist, um Daten in einer ausgewählten Zelle der Anordnung zu speichern;

m Lesekanäle, von denen jeder verbunden ist, um Daten aus einer ausgewählten Zelle der Anordnung zu lesen;

wobei die Schreibkanäle und die Lesekanäle gleichzeitig in jeder Kombination betätigbar sind;

dadurch gekennzeichnet, daß jede der Zellen der Anordnung umfaßt:

in Flip-Flops (Q1-Q4; Q5-Q8) zur Speicherung eines ausgewählten Datenzustandes, wobei in zwei oder größer ist, und

n Transistorschalter (Q9-Q12; Q13-Q16), wobei jeder der n Transistorschalter einen Dateneingang (YW1, , YW2, ) aufweist, der verbunden ist, um einen Datenzustand von dem entsprechenden der n Schreibkanäle zu empfangen, wobei jeder der n Transistorschalter eignen Freigabeeingang (W1, W2) aufweist, und wobei jeder der n Transistorschalter einen Datenausgang aufweist, der mit jedem der in Flip-Flops verbunden und betätigbar ist, um in jedem der in Flip-Flops den Datenzustand zu speichern, der an dem Dateneingang ansteht, wenn der Freigabeeingang ein Freigabesignal empfängt;

und bei dem die Anordnung umfaßt:

in Stromversorgungsleitungen (WL1, WL1', WL2, WL2'), die sich durch jede Zeile der Zellen erstrecken, wobei jeweils eine (WL1, WL1') der in Stromversorgungsleitungen mit dem entsprechenden (Q1-Q4) der in Flip-Flops in jeder Zelle der Zeile verbunden ist, und jeweils eine der in Stromversorgungsleitungen in der Zeile durch den entsprechenden der in Lesekanäle so gesteuert ist, daß sie eine Spannung bereitstellt, die über einer Betriebsbereitschaftsspannung liegt, je nachdem ob die Zeile durch den Lesekanal ausgewählt ist,

in Datenleseleitungen (DL1, , DL2, ), die sich durch jede Spalte der Anordnung erstrecken, wobei jeweils eine (DL1, ) der in Datenleseleitungen verbunden ist, um den in dein entsprechenden (Q1-Q4) der in Flip-Flops in jeder Zelle der Spalte gespeicherten Datenzustand zu empfangen, und um den Datenzustand dem entsprechenden der in Lesekanäle bereitzustellen,

n Zeilenauswahlleitungen (W1, W2), die durch jede Zeile der Anordnung sich erstrecken, wobei jeweils eine (W1) der n Zeilenauswahlleitungen verbunden ist, um ein Freigabesignal von dem entsprechenden der n Lesekanäle an dem Freigabeeingang des entsprechenden (Q9-Q12) der n Transistorschalter in jeder Zelle in der Zeile bereitzustellen, und jeweils eine der n Zeilenauswahlleitungen in der Zeile durch den entsprechenden der n Schreibkanäle ausgewählt wird, je nachdem ob die Zeile durch den Schreibkanal ausgewählt ist;

n Datenschreibleitungen (YW1, , YW2, ), die sich durch jede Spalte der Anordnung erstrecken, wobei jeweils eine der n Datenschreibleitungen verbunden ist, um den Schreibdatenzustand von dem entsprechenden der n Schreibkanäle dem Dateneingang des entsprechenden der n Transistorschalter in jeder Zelle in einer ausgewählten Spalte bereitzustellen, und um den Schreibdatenzustand in die Flip-Flops (Q1-Q8) zu schreiben.

2. Register nach Anspruch 1, bei dem:

jedes der Flip-Flops ein Paar erster und zweiter über Kreuz verbundener NPN Transistoren (Q1/Q2 und Q3/Q4) aufweist, von denen jeder einen zusätzlichen Emitter aufweist;

die Datenleseleitungen mit den Transistoren durch die zusätzlichen Emitter verbunden sind; und jeder (Q9-Q12) der Transistorschalter (Q9-Q16) in Transistoren (Q9, Q10) aufweist, um jedes der in Flip-Flops mit einem Datenschreibsignal zu speisen.

3. Register nach Anspruch 2, bei dem:

jede der Stromversorgungsleitungen ein Leitungspaar aufweist, zwischen dem die Stromversorgungsspannung anliegt, wobei eine der Stromversorgungsleitungen (WL1) widerstandsmäßig mit den Kollektoren der ersten und zweiten Transistoren (Q1-Q4) verbunden ist und die andere der Leitungen (WL') mit dein ersten Emitter von jedem der ersten und zweiten Transistoren verbunden ist;

jede der Datenleseleitungen ein Leitungspaar aufweist, von dein eine der Leitungen des Leitungspaars ( ) mit dein zweiten Emitter des ersten Transistors (Q1-Q2) von jedem der Flip-Flops verbunden ist, und die andere Leitung des Leitungspaars (DL1) mit dem zweiten Emitter des zweiten Transistors (Q3, Q4) von jedem der Flip-Flops verbunden ist;

jede der Datenschreibleitungen ein Leitungspaar aufweist, die jeweils ein nicht invertiertes (YW1) und ein invertiertes ( ) Datenzustandssignal bereitstellen; und

jeder (Q9-Q12; Q13-Q16) der Transistorschalter in Paare von Schalttransistoren aufweist, wobei jeder der Schalttransistoren einen Basisanschluß aufweist, der mit dein Freigabeeingang des Transistorschalters verbunden ist, wobei jedes Paar Schalttransistoren (Q9, Q11) mit einem entsprechenden (Q1-Q4; Q5-Q8) der in Flip-Flops verbunden ist, wobei einer der Schalttransistoren (Q9) in dein Paar einen Kollektoranschluß aufweist, der mit der Basis des ersten Transistors (Q1, Q2) des zugehörigen Flip-Flops (Q1-Q4) verbunden ist und einen Emitteranschluß aufweist, der mit der nicht invertierten Leitung (YW1) der zugehörigen Datenschreibleitung verbunden ist, und der andere der Schalttransistoren (Q11) in dem Paar einen Kollektoranschluß aufweist, der in t der Basis des zweiten Transistors (Q3, Q4) des zugehörigen Flip-Flops (Q1-Q4) verbunden ist und einen Emitteranschluß aufweist, der mit der invertierten Leitung ( ) der zugehörigen Datenschreibleitung verbunden ist.