JPS583321A - データバッファ回路 - Google Patents
データバッファ回路Info
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- JPS583321A JPS583321A JP56101123A JP10112381A JPS583321A JP S583321 A JPS583321 A JP S583321A JP 56101123 A JP56101123 A JP 56101123A JP 10112381 A JP10112381 A JP 10112381A JP S583321 A JPS583321 A JP S583321A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- pulse
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は出力に等価的に大き′＆警電電容量接続される
場合にもスイッチングの高速性が得られるバッファ回路
Ｋｌｌする。 データバスを経て送られて来た信号
場合にもスイッチングの高速性が得られるバッファ回路
Ｋｌｌする。 データバスを経て送られて来た信号
【データバスに接続
される集積回路に入力させるのに先立って、出力バッフ
ァ回路が用いられている。この種の出力バッファ回路と
して、第１図に示されるものがある。この回路において
、ノア回路１からのハイレベルの信号（この時のＤＡＴ
ムも出力イネーブルもローレベルにある）によってエン
ハンスメント形Ｎチャンネル電界効果トランジスメ２ｔ
−オンに転じさせてデータ出力ライン３をチャージアッ
プさせて論理的なｗ−１ｍのレベル會該データ′出カラ
インに発生させようとしても、上記データ出力ライン３
に接続される回路が等価的に大きな静電容量を有する場
合には１、データ出力ライン３のチャージアップの立上
夛が緩慢になる。また、データ出力ライン３に論理的な
１０”のレベルを発生させるべくノア回路４の出力信号
によシエンハンスメント形Ｎチャンネル電界効果トラン
ジスタＩＳをオンに転じさせてデータ出力ライン３を放
電させる場合にも同様である。即ち、ムＣ４１性が悪い
。 これｔ改善すぺ〈トランジスタ２．５のディメンション
（例ＪＬｄ、電界効果トランジスタのチャンネル幅／チ
ャンネ、ル長を決める幾何学的大！匈を焚えてＡＣ特性
の改善を図ることも考えられるが、それに伴ってディメ
ンションによって決まる回路のＤＣ４Ｉ性がその所期の
特性とは異表る特性に変ってしまうので好會しく々い。 本発明は上述したような従来回路の有する欠点に着目し
て創案されたもので、その目的は出力信号の論理的＠１
”のレベルＮの立上りにこれを促進させる手段を用い、
會えその立下り時にもこれを促進させる手段を用いるこ
とによシ、スイッチングの高速性を向上させつつ、しか
もＤＣ％性の維持が図れるバツツア回路を提供するとと
Ｋある。 以下、添付！！１１ｗ１を参照し表から本発−〇−実施
例を説明する。 第２図において、６はノア回路で、このノア回路６０２
つの゛入力は各別に入力データ路（以下、Ｄム〒ム線に
ついて述べる。）７及び出力イネーブルＩ［８に＃続さ
れ、ノア回踏６の出力は二ンＩ・ンスメント形Ｎチャン
ネル電界効果トランジスタ〒１のゲート及びノア回路９
の一方の入力へＩＩ続されている。ノア回路９の他方の
入力は出力イネーブルｌ！８に接続されている。ノア回
路９の出力はエンハンスメント形Ｎチャンネル電界効果
トランジスタ〒２のゲートに接続されている。トランジ
スタＴ２のドレインとトランジスタＴ１のソースは共に
接続されて出力データ路（以下、Ｄムテム出力線につい
て述べる）１０例えば集積回路の論理入力へ接続されて
いる。トランジスタ〒１のドレインは電源ＶａＣに接続
され、トランジスタＴ２のソースは基準電位、即ちアー
ス電位に接続されている。 上記ＤＡＴＡ＠７及び出力イネーブル１１８から入力を
受けて入力データピット信号（以下、入力データ信号と
いう。）の始端でパルス状信号を発生する第１のパルス
発生ａ１ｍが参Ｎ４書号１１で示されており、このパル
ス発生回路１１の出力は充電促進回路１２の駆動入力へ
接続されている。 上記パルス発生回路１ＩＦｉ、例えば反転回路１３と３
人力ノア回路１４とで構成される微分回路であ抄、その
反転回路１３の入力は丁ττ】線７に接続され、その出
力は３人力ノア回路１４の第１の入力に接続されている
。ノア回路１４の第２及び第３の入力は各別ＫＤＡＴＡ
］ＩＩ７及び出カイネーブル纏８に接続されている。。 充電促進回路１２は例えば１電−ＶａｅｆＣドレイノを
１Ｉｌｌ、ソ、ｘをＤＡＴＡ出方１１１１０に接−し九
エンハンスメント形Ｎチャンネル電界効果トランジスタ
Ｔ３から成り、該トランジスタ〒３のゲートが充電促進
回路１２の駆動人力で、辷れは上述したツアー路１１の
出力に接続されている。 ノア回踏６の出力（入力データ信号の発生端）及び出力
イネ−プル纏８に＊統され、入力データ信号の終端にお
いてパルス状信号を発生する第２のパルス発生回路が参
照番号１５で示され、その出力が放電促進回路１６の駆
動人力Ｋ１１ｍ！されている。 第２０パルス発生回路１５は、例えば反転回路１７と３
人力ノア回路１８とで構成される微分回路から成シ、そ
の反転回路１７の入力は上述したノア回路６の出力に接
続され、その出力は３人力ノア１路１８の第１の入力に
接続されている。ノア回路１Ｂの第２及び第３の入力は
各別にノア回路６の出力及び出力イネーブル１Ｉ８ＫＩ
Ｉ絖されている。 放電促進回路１６は、例えばドレインをＤＡＴＡ出力線
１０に接続し、ソースを基準電位、例えばアース電位に
＊続したエンハンスメント％Ｎチャンーネル電界効果ト
ランジスタ！４からｆｉｌ＋、）？ンジスタＴ４のゲー
トが放電促進回路１６の駆動入力であ）、上述したノア
回路１８の出力Ｋｌｌ統されている。 上述した構成０木兄ＷＪ４回路の動作を以下に説明する
。 今壕でハイレベルにあつ九りムテムー７上の信号が四−
レベルにな）（第３図の（３−１））、出力イネーブル
ｍＳ上の信号が９−レベルにある（第３Ｅの（３−２）
）と、ノア回路６から第３図の（３−３）で示すよう
なハイレベルの信号が現われると共に、第１のパルス発
生間ｍ１ｌｌから第３図の（３−４）Ｋ示すようなパル
ス状信号が発生される。 ノア回路６からのハイレベルの出力信号によってトラン
ジスタ！１がオンに転じられてＤＡＴム出力ＩＩＩ Ｏ
１″ハイレベルにすぺ（これを充電する。 しかしながら、Ｄムテム出力１ｉ１０は等価的に大きな
静電容量１有しているから、ＤＡ？ム出カーｌＯのレベ
ルはトランジスタ！１のゲート電圧がハイレベルになっ
た時刻に、直ちにハイレベルに上昇せず、第８＠ｔ）Ｃ
３−７”）の点線で示すように所定のハイレベルになゐ
まで時間を要する。これが従来回路のムＣ４Ｉ性であっ
た。 本発明によれば、上述のように第１のパルス発生回路１
１かもパルス状信号が発生する。この信号ハトランジス
タ〒１のゲート電圧がハイレベルにまると岡−に発生し
て充電促進回路１２を璽ちに駆動する。具体的に嘗えば
、トランジスタテ′３のゲートに供給されるパルス状信
号によシ、該トランジスタテ３を一時的にオンに転せし
める。これによｊｌＤムテム出力＠１０の電圧レベルは
所定のハイレベル０方へ、第３図の（３−７）の集線で
示すように、急速に上昇する。換言すれば一バッファ回
路のムＣ４Ｉ性が向上し、従来回路よシ高速となる。こ
のような特性社トランジスタ〒３のディメンションを従
来通夛として得られるからバッファ回路のＤＣ％性を従
来過少でよく、何んらの変更も要しない。 鵞た、上述のように、ローレベルとなったＤムテム１１
７上の信号がハイレベルになると、ノア回路６の出力信
号がハイレベルから一一レベルとなる（第３図０（３−
３）参ＭＫ）一方、ノアＩ！賂９０出力信号が第３図の
（３−５）で示すようにローレベルからハイレベルとな
る。従って、トランジスタテ２がオンに＠（られてそれ
ｔでハイレベルにＩ−）＆Ｄム〒ム出力ｌ１１１０のレ
ベルは胃−レベルの方へ降下し始める。これと同時的に
、ノア回路６の出力Ｏ、ハイレベルかう闘−レベルへの
遷ＩＩＫ応答する第２のパルス発生回路１ｓが第＊＊の
（３−６）で示すようにそＯ出力にパルス状信号を発生
し、これを放電促進回路１６に供給するから、トランジ
スタテ４ｔオンにｔｔシてＤム！ムｌ１７０電位降下達
度を、第’３１１１０（３−７）の点−で示す＊＊から
その笑−で示す−−へ増大させる。こうして、木兄ｆ！
闘賂のムＣ４Ｉ性は改善される。換言すれば、＠路の動
作社高速になる。會た、こＯような特性はトランジスタ
〒２のデイメンジ目ン會費えることなく得られるから、
バッファ１ＩＩＩのＤＣ％性は従来過少でよく、その変
更１要しない。 上記実施例において、充電促進回路及び放電促進回路ｖ
ｔ１個の）ランジスｌで構成した具体例を説明したが、
２個以上であってもよい。 以上要するに、本発明によれば、Ｄム！ム出カーの立上
夛及び立下）がそれらの促進手段によシ促進させられる
Ｏて、バッファ回路のムＣ％性、即ちレベル遷移の高速
性が大幅に改善される。また、この効果は従来回路のＤ
Ｃ特性會何んら変更すること力く得られる。
される集積回路に入力させるのに先立って、出力バッフ
ァ回路が用いられている。この種の出力バッファ回路と
して、第１図に示されるものがある。この回路において
、ノア回路１からのハイレベルの信号（この時のＤＡＴ
ムも出力イネーブルもローレベルにある）によってエン
ハンスメント形Ｎチャンネル電界効果トランジスメ２ｔ
−オンに転じさせてデータ出力ライン３をチャージアッ
プさせて論理的なｗ−１ｍのレベル會該データ′出カラ
インに発生させようとしても、上記データ出力ライン３
に接続される回路が等価的に大きな静電容量を有する場
合には１、データ出力ライン３のチャージアップの立上
夛が緩慢になる。また、データ出力ライン３に論理的な
１０”のレベルを発生させるべくノア回路４の出力信号
によシエンハンスメント形Ｎチャンネル電界効果トラン
ジスタＩＳをオンに転じさせてデータ出力ライン３を放
電させる場合にも同様である。即ち、ムＣ４１性が悪い
。 これｔ改善すぺ〈トランジスタ２．５のディメンション
（例ＪＬｄ、電界効果トランジスタのチャンネル幅／チ
ャンネ、ル長を決める幾何学的大！匈を焚えてＡＣ特性
の改善を図ることも考えられるが、それに伴ってディメ
ンションによって決まる回路のＤＣ４Ｉ性がその所期の
特性とは異表る特性に変ってしまうので好會しく々い。 本発明は上述したような従来回路の有する欠点に着目し
て創案されたもので、その目的は出力信号の論理的＠１
”のレベルＮの立上りにこれを促進させる手段を用い、
會えその立下り時にもこれを促進させる手段を用いるこ
とによシ、スイッチングの高速性を向上させつつ、しか
もＤＣ％性の維持が図れるバツツア回路を提供するとと
Ｋある。 以下、添付！！１１ｗ１を参照し表から本発−〇−実施
例を説明する。 第２図において、６はノア回路で、このノア回路６０２
つの゛入力は各別に入力データ路（以下、Ｄム〒ム線に
ついて述べる。）７及び出力イネーブルＩ［８に＃続さ
れ、ノア回踏６の出力は二ンＩ・ンスメント形Ｎチャン
ネル電界効果トランジスタ〒１のゲート及びノア回路９
の一方の入力へＩＩ続されている。ノア回路９の他方の
入力は出力イネーブルｌ！８に接続されている。ノア回
路９の出力はエンハンスメント形Ｎチャンネル電界効果
トランジスタ〒２のゲートに接続されている。トランジ
スタＴ２のドレインとトランジスタＴ１のソースは共に
接続されて出力データ路（以下、Ｄムテム出力線につい
て述べる）１０例えば集積回路の論理入力へ接続されて
いる。トランジスタ〒１のドレインは電源ＶａＣに接続
され、トランジスタＴ２のソースは基準電位、即ちアー
ス電位に接続されている。 上記ＤＡＴＡ＠７及び出力イネーブル１１８から入力を
受けて入力データピット信号（以下、入力データ信号と
いう。）の始端でパルス状信号を発生する第１のパルス
発生ａ１ｍが参Ｎ４書号１１で示されており、このパル
ス発生回路１１の出力は充電促進回路１２の駆動入力へ
接続されている。 上記パルス発生回路１ＩＦｉ、例えば反転回路１３と３
人力ノア回路１４とで構成される微分回路であ抄、その
反転回路１３の入力は丁ττ】線７に接続され、その出
力は３人力ノア回路１４の第１の入力に接続されている
。ノア回路１４の第２及び第３の入力は各別ＫＤＡＴＡ
］ＩＩ７及び出カイネーブル纏８に接続されている。。 充電促進回路１２は例えば１電−ＶａｅｆＣドレイノを
１Ｉｌｌ、ソ、ｘをＤＡＴＡ出方１１１１０に接−し九
エンハンスメント形Ｎチャンネル電界効果トランジスタ
Ｔ３から成り、該トランジスタ〒３のゲートが充電促進
回路１２の駆動人力で、辷れは上述したツアー路１１の
出力に接続されている。 ノア回踏６の出力（入力データ信号の発生端）及び出力
イネ−プル纏８に＊統され、入力データ信号の終端にお
いてパルス状信号を発生する第２のパルス発生回路が参
照番号１５で示され、その出力が放電促進回路１６の駆
動人力Ｋ１１ｍ！されている。 第２０パルス発生回路１５は、例えば反転回路１７と３
人力ノア回路１８とで構成される微分回路から成シ、そ
の反転回路１７の入力は上述したノア回路６の出力に接
続され、その出力は３人力ノア１路１８の第１の入力に
接続されている。ノア回路１Ｂの第２及び第３の入力は
各別にノア回路６の出力及び出力イネーブル１Ｉ８ＫＩ
Ｉ絖されている。 放電促進回路１６は、例えばドレインをＤＡＴＡ出力線
１０に接続し、ソースを基準電位、例えばアース電位に
＊続したエンハンスメント％Ｎチャンーネル電界効果ト
ランジスタ！４からｆｉｌ＋、）？ンジスタＴ４のゲー
トが放電促進回路１６の駆動入力であ）、上述したノア
回路１８の出力Ｋｌｌ統されている。 上述した構成０木兄ＷＪ４回路の動作を以下に説明する
。 今壕でハイレベルにあつ九りムテムー７上の信号が四−
レベルにな）（第３図の（３−１））、出力イネーブル
ｍＳ上の信号が９−レベルにある（第３Ｅの（３−２）
）と、ノア回路６から第３図の（３−３）で示すよう
なハイレベルの信号が現われると共に、第１のパルス発
生間ｍ１ｌｌから第３図の（３−４）Ｋ示すようなパル
ス状信号が発生される。 ノア回路６からのハイレベルの出力信号によってトラン
ジスタ！１がオンに転じられてＤＡＴム出力ＩＩＩ Ｏ
１″ハイレベルにすぺ（これを充電する。 しかしながら、Ｄムテム出力１ｉ１０は等価的に大きな
静電容量１有しているから、ＤＡ？ム出カーｌＯのレベ
ルはトランジスタ！１のゲート電圧がハイレベルになっ
た時刻に、直ちにハイレベルに上昇せず、第８＠ｔ）Ｃ
３−７”）の点線で示すように所定のハイレベルになゐ
まで時間を要する。これが従来回路のムＣ４Ｉ性であっ
た。 本発明によれば、上述のように第１のパルス発生回路１
１かもパルス状信号が発生する。この信号ハトランジス
タ〒１のゲート電圧がハイレベルにまると岡−に発生し
て充電促進回路１２を璽ちに駆動する。具体的に嘗えば
、トランジスタテ′３のゲートに供給されるパルス状信
号によシ、該トランジスタテ３を一時的にオンに転せし
める。これによｊｌＤムテム出力＠１０の電圧レベルは
所定のハイレベル０方へ、第３図の（３−７）の集線で
示すように、急速に上昇する。換言すれば一バッファ回
路のムＣ４Ｉ性が向上し、従来回路よシ高速となる。こ
のような特性社トランジスタ〒３のディメンションを従
来通夛として得られるからバッファ回路のＤＣ％性を従
来過少でよく、何んらの変更も要しない。 鵞た、上述のように、ローレベルとなったＤムテム１１
７上の信号がハイレベルになると、ノア回路６の出力信
号がハイレベルから一一レベルとなる（第３図０（３−
３）参ＭＫ）一方、ノアＩ！賂９０出力信号が第３図の
（３−５）で示すようにローレベルからハイレベルとな
る。従って、トランジスタテ２がオンに＠（られてそれ
ｔでハイレベルにＩ−）＆Ｄム〒ム出力ｌ１１１０のレ
ベルは胃−レベルの方へ降下し始める。これと同時的に
、ノア回路６の出力Ｏ、ハイレベルかう闘−レベルへの
遷ＩＩＫ応答する第２のパルス発生回路１ｓが第＊＊の
（３−６）で示すようにそＯ出力にパルス状信号を発生
し、これを放電促進回路１６に供給するから、トランジ
スタテ４ｔオンにｔｔシてＤム！ムｌ１７０電位降下達
度を、第’３１１１０（３−７）の点−で示す＊＊から
その笑−で示す−−へ増大させる。こうして、木兄ｆ！
闘賂のムＣ４Ｉ性は改善される。換言すれば、＠路の動
作社高速になる。會た、こＯような特性はトランジスタ
〒２のデイメンジ目ン會費えることなく得られるから、
バッファ１ＩＩＩのＤＣ％性は従来過少でよく、その変
更１要しない。 上記実施例において、充電促進回路及び放電促進回路ｖ
ｔ１個の）ランジスｌで構成した具体例を説明したが、
２個以上であってもよい。 以上要するに、本発明によれば、Ｄム！ム出カーの立上
夛及び立下）がそれらの促進手段によシ促進させられる
Ｏて、バッファ回路のムＣ％性、即ちレベル遷移の高速
性が大幅に改善される。また、この効果は従来回路のＤ
Ｃ特性會何んら変更すること力く得られる。
第１図は従来のデータバッファ１賂図、第ｔｍ１１社木
兄＠Ｏデーメパツ７丁回ａｍ、第３−は第２Ｅｌｌｌｌ
ｌｌ各郁Ｏ信号波形図である。 図中、６．９はノア回路、テ１．ｉ２はエンＩ・ンスメ
ント形Ｎチャンネル電界効果トランジスタ、７はデー！
入力路、１１は第１のパルス発生回路、１２は充電促進
回路、１Ｂは第２０パルス発生−路、１６は放電促進回
路である。 特許出■人 富士通株式金社 第１図 第２図 第３図
兄＠Ｏデーメパツ７丁回ａｍ、第３−は第２Ｅｌｌｌｌ
ｌｌ各郁Ｏ信号波形図である。 図中、６．９はノア回路、テ１．ｉ２はエンＩ・ンスメ
ント形Ｎチャンネル電界効果トランジスタ、７はデー！
入力路、１１は第１のパルス発生回路、１２は充電促進
回路、１Ｂは第２０パルス発生−路、１６は放電促進回
路である。 特許出■人 富士通株式金社 第１図 第２図 第３図
Claims (1)
- 入力データ路からの入力データビット信漫の始端から出
力デー！路を充電させ、上記入力データビット信号の＃
Ｉ端から上記出力データ路を放電させて上記入力データ
ビット信号を上記出力データ路に出力させるデータバッ
ファ回路において、上記入力データビット信号の始端で
第１のパルス発生回路からパルス状信号を発生させ、皺
信号に応答して充電促進回ｌＩｔ駆動し上記出力デー！
路の信号立上ａｔ遮め′る一方、上記入力データビット
信号ｔｖｌｌ＆端で第２のパルス発生回路からパルス状
信号管発生させ、該信号に応答して放電促進Ｉ略を駆動
し、上記出力データ路の信号立下〕を速めるように構成
し九こと１＊徽とするデーメパツファ１路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101123A JPS583321A (ja) | 1981-06-29 | 1981-06-29 | データバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101123A JPS583321A (ja) | 1981-06-29 | 1981-06-29 | データバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583321A true JPS583321A (ja) | 1983-01-10 |
| JPH0139244B2 JPH0139244B2 (ja) | 1989-08-18 |
Family
ID=14292291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101123A Granted JPS583321A (ja) | 1981-06-29 | 1981-06-29 | データバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583321A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877326A (ja) * | 1981-11-02 | 1983-05-10 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | Ｆｅｔドライバ回路 |
| JPS62193316A (ja) * | 1986-02-19 | 1987-08-25 | Sony Corp | 出力回路 |
| EP0297623A2 (en) * | 1987-07-02 | 1989-01-04 | Brooktree Corporation | Switching system for capacitor charging/discharging |
| EP0303341A2 (en) * | 1987-08-13 | 1989-02-15 | Advanced Micro Devices, Inc. | Output buffer circuits |
| EP0381241A2 (en) * | 1989-02-03 | 1990-08-08 | Nec Corporation | High speed output circuit suitable for wired-or structure |
| JPH03179914A (ja) * | 1989-12-08 | 1991-08-05 | Nec Corp | バスドライバ回路 |
| JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148384A (en) * | 1975-06-05 | 1976-12-20 | Ibm | Semiconductor circuit |
| JPS5530211A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Switching circuit |
-
1981
- 1981-06-29 JP JP56101123A patent/JPS583321A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148384A (en) * | 1975-06-05 | 1976-12-20 | Ibm | Semiconductor circuit |
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| JPS5877326A (ja) * | 1981-11-02 | 1983-05-10 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | Ｆｅｔドライバ回路 |
| JPH026455B2 (ja) * | 1981-11-02 | 1990-02-09 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS62193316A (ja) * | 1986-02-19 | 1987-08-25 | Sony Corp | 出力回路 |
| EP0297623A2 (en) * | 1987-07-02 | 1989-01-04 | Brooktree Corporation | Switching system for capacitor charging/discharging |
| EP0303341A2 (en) * | 1987-08-13 | 1989-02-15 | Advanced Micro Devices, Inc. | Output buffer circuits |
| EP0381241A2 (en) * | 1989-02-03 | 1990-08-08 | Nec Corporation | High speed output circuit suitable for wired-or structure |
| JPH03179914A (ja) * | 1989-12-08 | 1991-08-05 | Nec Corp | バスドライバ回路 |
| JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139244B2 (ja) | 1989-08-18 |
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