JP3683915B2 - 半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、電気的書替え可能な半導体記憶装置に係わり、特に基板バイアス印加手段の改良をはかった半導体記憶装置に関する。
【0002】
【従来の技術】
従来、電気的書き替え可能な不揮発性半導体記憶装置(EEPROM)の一つとして、高集積化が可能なNANDセル型EEPROMが知られている。これは、複数のメモリセルをそれらのソース,ドレインを隣接するもの同士で共用する形で直列接続して一単位としてビット線に接続するものである。メモリセルは通常、電荷蓄積層としての浮遊ゲートと制御ゲートが積層されたFETMOS構造を有する。メモリセルアレイは、n型基板に形成されたp型ウェル内に集積形成される。NANDセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介してソース線(基準電位配線)に接続される。メモリセルの制御ゲートは、行方向に連続的に接続されてワード線となる。
【0003】
NANDセル型EEPROMの動作は次の通りである。データ書込みの動作は、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電圧VppM (=10V程度)を印加し、ビット線にはデータに応じて0V又は中間電圧を与える。ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで伝達されて、ドレインから浮遊ゲートに電子注入が生じる。これにより、その選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えばデータ“0”とする。ビット線に中間電位が与えられたときは電子注入が起こらず、従ってしきい値は変化せず、負に止まる。この状態はデータ“1”である。
【0004】
データ消去は、NANDセル内の全てのメモリセルに対して同時に行われる。即ち、全ての制御ゲート,選択ゲートを0Vとし、ビット線及びソース線を浮遊状態として、p型ウェル及びn型基板に高電圧20Vを印加する。これにより、全てのメモリセルで浮遊ゲートの電子がp型ウェルに放出され、しきい値は負方向にシフトする。
【0005】
データ読出し動作は、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Vcc(=5V)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【0006】
図24に、従来のNANDセル型EEPROMの概略構成を示し、図25に従来の消去動作時の動作タイミングを示す。図24,図25より明らかなように従来方式では、チップ内部の昇圧回路で発生した昇圧電位VppE とn型基板を直接接続する。
【0007】
なお、図24において、1は消去電位昇圧回路、2は消去電位制御回路、3は基板電位制御回路、4はp型ウェル、5はメモリセルアレイ、6は制御ゲート・選択ゲート制御回路、7はブロック選択回路、8はビット線制御回路を示している。図25には、制御ゲート,選択ゲート,p型ウェル,n型基板の電位を示している。
【0008】
ところで、この種のEEPROMにおいて、チップの検査,試験の時間を短縮するため同一ウェハ上の複数のチップを同時に検査・試験しようとすると、複数のチップは同じn型基板形成されているため、複数のチップ間でVppE は共通となる。複数のチップ中に、リーク電流が大きいためVppE が低下するという不良品が含まれている場合、このリーク電流のため複数のチップ間で共通のVppE が低下し、良品チップにおいてもメモリセルのデータ消去を行うことができなくなり、不良品の判別が不可能となる。
【0009】
【発明が解決しようとする課題】
以上のように従来のNANDセル型EEPROMでは、リーク電流が大きい等の不良チップが存在すると、同一ウェハ上の複数のチップを同時に検査・試験することができなくなり、このため検査・試験時間を短縮できないという問題があった。
【0010】
本発明は、このような事情を考慮してなされたもので、その目的とするところは、リーク電流が大きい等の不良チップの有無に拘らず、同一ウェハ上の複数チップを同時に検査・試験することができ、検査・試験時間の短縮をはかり得る半導体記憶装置を提供することにある。
【0011】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明は、第1導電型半導体基板に形成された第2導電型ウェルにメモリセルがマトリックス配列されたメモリセルアレイと、電源電圧端子を介してチップ内部に入力された電源電圧と、チップ内部で発生し前記電源電圧より高い消去電圧を選択的に基板に出力する基板電位制御回路とを備え、前記ウェルに前記消去電圧が出力されるデータ消去動作期間に、基板に前記消去電圧が出力される第1の動作モードと、前記基板には前記基板電位制御回路から電圧が出力されず、前記第1導電型半導体基板をフローティング状態にする第2の動作モードの両方を持つことを特徴とする。
【0012】
また、本発明は、第1導電型半導体基板に形成された第2導電型ウェルにメモリセルがマトリックス配列されたメモリセルアレイと、前記基板に電圧を出力する基板電位制御回路とを備え、データ消去動作時において、通常動作に必要な少なくとも1つの電源電圧と、前記電源電圧より高いデータ消去用の消去電圧と、前記消去電圧と同等若しくはこれよりより高いチップ外部入力電圧の3種類の電圧が前記基板電位制御回路に入力され、第1の動作モードにおいて、前記消去電圧が前記ウェルに供給される期間に前記基板に前記消去電圧が印加され、第2の動作モードにおいて、前記消去電圧が前記ウェルに供給される期間に前記基板に前記チップ外部入力電圧が印加されることを特徴とする。
【0015】
【作用】
本発明によれば、チップ内で発生した電圧を基板に直接印加するのではなく、pn接合順方向電流により基板を充電又はチップ外部からの電圧を基板に印加することにより、複数チップ内にリーク電流大の不良品があっても、同一ウェハ上の各チップ内で発生した電圧が低下するのを防止できる。このため、同一ウェハ内の複数のチップにおいて例えばデータ消去動作を同時に行うことができる。従って、同一ウェハ内の複数のチップを同時に検査・試験できるようになるため、検査・試験時間を大幅に短縮することが可能となる。
【0016】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
図1は、本発明の第1の実施例に係わるNANDセル型EEPROMの概略構成を示すブロック図である。図では、データ書込み及び読出し動作を制御する制御回路部は省略して、データ消去に関係する部分のみ示している。メモリセルアレイ5は、後に詳細に説明するようにn型シリコン基板9に形成されたp型ウェル4内に形成されている。このメモリセルアレイ5に対して、ブロック消去を行うためのブロック選択回路7が設けられている。このブロック選択回路7の出力に応じて各NANDセルブロック内の制御ゲート及び選択ゲートに消去電位制御回路2から与えられる消去電位を与えるために、制御ゲート・選択ゲート制御回路6が設けられている。
【0017】
消去電位は消去電位昇圧回路1が発生する。この消去電位昇圧回路1から得られる消去電位が消去電位制御回路2を介し、制御ゲート・選択ゲート制御回路6を介して各NANDセルの選択ゲート及び非選択ブロック内制御ゲートに与えられる。また、消去電位制御回路2からの消去電位はp型ウェル4にも与えられる。n型基板9の電位は、基板電位制御回路3によって制御される。ビット線制御回路8は、データ書込み時及び読出し時に動作するもので、データ消去時はメモリセルアレイ5から切り離される。
【0018】
図2(a)(b)は実施例のメモリセルの一つのNANDセル部の平面図と等価回路であり、図3(a)(b)はそれぞれ図2(a)のA−A′及びB−B′断面図である。n型シリコン基板9のメモリセルアレイ領域には、p型ウェル4(11)が形成され、このp型ウェル11の素子分離絶縁膜12によって区画された領域にNANDセルが形成されている。
【0019】
一つのNANDセルに着目して説明すると、この実施例では8個のメモリセルM1 〜M8 によりNANDセルが構成されている。各メモリセルは、p型ウェル11上に熱酸化で形成された薄いゲート絶縁膜13を介して第1層多結晶シリコン膜による浮遊ゲート14(141 〜148 )が形成され、この上に層間絶縁膜15を介して第2層多結晶シリコン膜による制御ゲート16(161 〜168 )が積層形成されている。浮遊ゲート14が電荷蓄積層である。
【0020】
各メモリセルの制御ゲート16は、横方向に配列されるNANDセルについて連続的に制御ゲート線CG(CG1 〜CG8 )として配設され、通常これがワード線となる。メモリセルのソース,ドレイン拡散層であるn型層19は隣接するもの同士で共用されて8個のメモリセルM1 〜M8 が直列接続されている。これら8個のメモリトランジスタのドレイン側,ソース側には、それぞれ選択ゲートS1 ,S2 が設けられている。これら選択ゲートのゲート絶縁膜は通常メモリセル部とは別にそれより厚く形成されて、その上に2層のゲート電極149 ,169 及び1410,1610が形成されている。これらの2層のゲート電極は所定間隔でコンタクトして、制御ゲート線CGの方向に連続的に配設されて選択ゲート線SG1 ,SG2 となる。
【0021】
素子形成された基板上はCVD絶縁膜17により覆われ、この上にビット線18が配設されている。ビット線18は、一方の選択ゲートS1 のドレイン拡散層にコンタクトしている。他方の選択ゲートS2 のソース拡散層は、通常は共通ソース線として複数のNANDセルに共通に配設される。
【0022】
図4は、このようなNANDセルがマトリクス配列されたメモリセルアレイの等価回路を示している。
この実施例におけるブロック消去の概略を、図5を用いて説明する。メモリセルアレイは図5に示すように、複数のNANDセルブロック20(201 〜20n )により構成されている。いま消去モードで上から1番目のセルブロック201 と2番目のNANDセルブロック202 が選択されたとすると、メモリセルアレイが形成されたp型ウェルに消去電位VppE (=20V)が印加され、同時に選択されたNANDセルブロック201 及び202 内の全ての制御ゲートに0Vが印加される。そして、選択されたNANDセルブロック及び非選択のNANDセルブロック内の全ての選択ゲート、非選択のNANDセルブロック内の全ての選択ゲートには消去電位VppE が与えられる。ビット線は全てフローティングとされる。
【0023】
この結果、選択されたNANDセルブロック201 ,202 内で全てのメモリセルの浮遊ゲートの電子がp型ウェルに放出されて、ブロック201 ,202 のデータ消去がなされることになる。また、チップ内の全てのブロックを前記選択ブロック内の電位にすることにより、チップ消去も同様に行うことができる。
【0024】
上述のようなブロック消去、若しくはチップ消去を行う際のメモリセルまわりの各部分の電圧を図6に示す。但し、図6中のセルPwellとはメモリセルが形成されているpウェルを示している。
【0025】
消去動作前には、全ての制御ゲートCG,選択ゲートSG及びセルPwellは0V、n型基板はVccに固定されている。消去動作に入ると、まず非選択ブロック内の制御ゲートCG,選択ゲートSG及びセルPwellが0V→Vccとなる。続いて、図1中の消去電位昇圧回路1の出力電圧VppE (〜20V)に、非選択ブロック内の制御ゲートCG,選択ゲートSG及びセルPwellが充電された後、この状態がしばらく保たれ、メモリセルのデータの消去が行われる。次に、非選択ブロック内の制御ゲートCG,選択ゲートSG及びセルPwellがVppE からVcc程度の電圧まで低下された後、さらに0Vまで放電されて消去動作が終了する。また、選択ブロック内の制御ゲートCGは消去動作の間は0Vに固定されたままである。
【0026】
このような動作の際に、n型基板の電圧は図6中の(☆)の期間だけは図1中の基板電位制御回路3から出力されないようにする。つまり、n型基板を(☆)の期間だけフローティング状態とする。すると、セルPwellがVcc→VppE となる際にセルPwellとn型基板の接合面のpn接合が順バイアス状態となって、n型基板はセルPwellからの順方向電流により充電され、Vcc→(VppE −Vj)となる。但し、Vjはpn接合のp型(ウェル)とn型(基板)の間の電位差であり、一般にはVj>0である。そして、セルPwellがVcc程度まで低下した後に、n型基板電圧が図1中の基板電位制御回路3から出力されるようにし、Vccに固定する。
【0027】
図7は、本発明の第2の実施例に係わるNANDセル型EEPROMの概略構成を示すブロック図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。この実施例が先に説明した第1の実施例と異なる点は、基板電位制御回路3にチップ外部からの電圧(消去動作時には、VppE 以上となる電圧)が入力されることである。
【0028】
この実施例の動作を図8を参照して説明する。図8中の選択ブロック内制御ゲートCG,非選択ブロック内制御ゲートCG,選択ゲートSG及びセルPwellの電圧は図6中の動作と全く同じなので説明は省略する。n型基板は、消去動作前はVccに固定されている。セルPwellがVcc→VppE と充電される際に、n型基板はVcc→Vext (但し、Vext は外部入力電圧であり、Vext ≧VppE )と充電され、またセルPwellがVcc程度の電圧まで低下した後に、Vext →Vccとなる。
【0029】
以上、本発明の実施例を図面を用いて説明したが、本発明は前記実施例に限定されるものではなく、種々変更が可能である。例えば、図6中の動作において、n型基板をフローティングにするタイミングは、セルPwellがVcc→VppE となる前であればいつでもよい。つまり(1)の範囲内ならばいつでもよく、またn型基板をフローティング状態からVccに戻すタイミングも(2)の範囲内ならばいつでもよい。また、図8中の動作において、n型基板をVcc→Vext ,Vext →Vccとするタイミングはそれぞれ(3),(4)の範囲内ならばいつでも有効である。
【0030】
また、第3の実施例として図9に示されるように、消去動作に入る前からn型基板をVext に固定した場合も有効であることは言うまでもない。また、図8,図9中のVext は必ずしもVppE ≦Vext の条件を満たす必要はなく、セルPwellとn型基板のpn接合が順バイアス状態になっても、順方向電流が動作上問題とならない程度の値であればVppE >Vext でもかまわない。
【0031】
図1〜図9を用いて説明した実施例は、以下のような場合に特に有効である。工場等における製品出荷前の良品・不良品の選別検査や信頼性試験を行う際には、検査・試験時間の効率向上(高速化)のため、同一ウェハ上の複数のチップを同時に検査・試験する。この場合には、複数のチップで基板電圧が共通となる。この様子を図10に示す。
【0032】
図10(a)から分かるように同一ウェハ上の複数のチップは基板電圧が共通となる。また、図10(b)には、ウェハ上で複数のチップを試験する際の一例を示してあり、(1)〜(5)のチップで同時に試験を行う場合の例である。前記複数のチップの中に不良品が含まれていて、この不良品では内部でVppE 電位と接地電位、若しくはVppE 電位とVcc電位がショートしているためVppE のリーク電流が大きく、VppE 電位が本来の20V程度から10V程度まで低下する、という場合を考える。
【0033】
図10(a)中のCHIP2だけが不良の場合、消去動作が図24,図25中のような従来方式を用いると、n型基板とチップ内部の昇圧回路で発生した電位VppE を直接接続するため、CHIP1〜CHIPnのVppE が全て接続され、VppE がCHIP1〜CHIPnで共通となる。すると、VppE 電圧がCHIP2のショート部分からリークし、CHIP1〜CHIPnの全てにおいてVppE 電位が低下する。すると、不良品のCHIP2ばかりでなく、CHIP1,CHIP3〜CHIPnにおいてもメモリセルデータの消去が行えなくなり、不良品の判別が不可能となる。
【0034】
これに対し、図1〜図6に示した実施例を用いると、各チップのVppE 電位と基板電位は、セルPwellとn型基板のpn接合のみでつながっているため、CHIP1〜CHIPnの間の最も高いVppE を(VppE)max とすると、基板電圧は[(VppE)max −Vj]の電圧に充電される。CHIP2のセルPwellが10V程度までしか充電されていなくても、20V程度まで充電されているn型基板とはpn接合の逆バイアス状態となるだけで悪影響はなく、CHIP1〜CHIPnのVppE が全て分離されるため、不良品の判別が可能である。
【0035】
また、図7〜図9に示した実施例を用いると、基板電圧としては外部入力電圧が与えられるため、不良品CHIP2のVppE と良品CHIP1,CHIP3〜CHIPnのVppE が全て分離されて、不良品の判別が可能となる。
【0036】
このように本発明によれば、同一ウェハ上の複数のチップの良品・不良品の選別や信頼性試験を同時に行うことができる。
以上、消去動作時のn型基板のバイアス方式について述べたが、前記各方式を同一チップ内で動作に応じて使い分ける場合も本発明は有効である。例えば、単一チップを動作させる場合には従来方式である図24,図25を用い、同一ウェハ上の複数チップを動作させる場合に限り図1〜図6の実施例、若しくは図7〜図9の実施例を用いてもかまわない。
【0037】
図11に、同一ウェハ上の複数チップを動作させる場合に限り図1〜図6の実施例を用い、他の場合(図11中の通常動作に相当)には従来方式を用いる場合の基板電位制御回路の構成・動作の一例を示している。但し、図11(a)中のトランジスタQD1,QD2は共にnチャネルDタイプトランジスタであり、しきい値電圧は(−Vcc)より高く、また(−VppE )や(−Vext )のバックバイアス印加時にもしきい値電圧は0Vより小さいものとする。
【0038】
図11(b)の動作タイミングより、同一ウェハ内複数チップ動作時に限り、セルPwellがVppE にある時にQD1,QD2が共に非活性状態となり、基板電位制御回路からの電圧出力がない状態となることが分かる。これにより、複数チップのいずれかにリーク電流大の不良があっても他のチップのVppE が低下することはなく、複数チップの検査・試験を同時に行うことができる。
【0039】
また、図12及び図13に、同一ウェハ上の複数チップを動作させる場合に限り図7〜図9の実施例を用い、他の場合(図12及び図13中の通常動作に相当)には従来方式を用いる場合の基板電位制御回路の構成・動作の一例を示している。但し、図12(a)及び図13(a)中のトランジスタQD1,QD2,QD3は共にnチャネルDタイプトランジスタであり、しきい値電圧は(−Vcc)より高く、また(−VppE )や(−Vext )のバックバイアス印加時にもしきい値電圧は0Vより小さいものとする。
【0040】
図12(b)の動作タイミングにより、同一ウェハ内複数チップ動作時に限り、セルPwellがVppE にある時にQD1,QD2が共に非活性状態となり、QD3が活性状態となり、n型基板に外部電圧Vext が印加される。これにより、複数チップのいずれかにリーク電流大の不良があっても他のチップのVppE が低下することはなく、複数チップの検査・試験を同時に行うことができる。
【0041】
図13(b)の場合も同様に、同一ウェハ内複数チップ動作時にQD1,QD2が共に非活性状態となり、PADを介して基板に外部入力電圧が印加されるので、複数チップの検査・試験を同時に行うことができる。なお、図13(b)の通常動作時は外部入力電圧PADをフローティングにしておくので、このPADはn型基板電位と同電位になる。
【0042】
図13には基板に印加する外部入力電圧をPADから入力する場合の実施例を示したが、本発明はこれに限定されるものではない。例えば、外部入力電圧を、ウェハを載せる台(ステージ)に印加することにより、外部入力電圧の入力用パッドなしに、n型基板に外部入力電圧を印加する場合においても有効であることはいうまでもない。
【0043】
図14,図15に、図12に関連した回路構成及びその動作タイミングを、図16に図13に関連した回路構成及びその動作タイミングを示す。図14は、本発明の第4の実施例として、図12のQD2,QD3を1個のDタイプトランジスタQD4にまとめて、その代わりにVppE ・Vext 選択回路(VppE とVext のうち基板に印加する電圧を出力する回路であり、通常はVppE とVext のうち高い電圧が出力される)を設けた場合の実施例である。
【0044】
図15は、本発明の第5の実施例として、図12におけるQD2,QD3をpチャネルトランジスタQp1,Qp2に変えた場合の実施例であり、これらQp1,Qp2の形成されるnウェル電位はVppE ・Vext 選択回路の出力電圧が印加される。また、図16は、本発明の第6の実施例として、図13のQD2をpチャネルトランジスタQp1に変えた場合の実施例であり、Qp1の形成されるnウェル電位はVppE ・Vext 選択回路の出力電圧が印加される。
【0045】
また、図17,図18には、他の回路構成の実施例を示してある。但し、図17,図18中のVcc・VppE 選択回路、Vcc・VppE ・Vext 選択回路は共にn型基板に印加する電圧を出力する回路である。図17,18のうち、同一ウェハ上の複数チップを同時に動作させる際には、
・図11のようにn型基板をフローティング(pn接合順バイアスで充電) にする実施例 … 図17(a)〜(c)
・図12,14,15のようにn型基板をトランジスタを介して充電する 実施例 … 図17(d)〜(f),図18(a)(b)
・図13,16のようにn型基板電圧をPADから印加する実施例… 図18(c)(d)
と分類できる。また、図16、図18(c)(d)は、PADからn型基板を印加する場合を示してあるが、図13の説明の際にも述べたように、基板電圧をPADの代わりにウェハを載せる台(ステージ)から与える場合の動作においても有効である。また、図11〜図16,図17(a)(d),図18(a)(b)中のQD1の代わりにpチャネルトランジスタを使用した場合等、前記実施例は種々の変更が可能である。
【0046】
また、前記実施例中において、nチャネル型Dタイプトランジスタを多く用いているが、DタイプトランジスタをIタイプ,Eタイプトランジスタとした場合でも、誤動作が起こらない程度の電圧をIタイプ,Eタイプトランジスタで転送できる場合、同様の動作を実現できるため、本発明が適用できる。
【0047】
また、同一ウェハの複数チップ動作時における図12中のC、図14中のDのように、nチャネルトランジスタのドレインにVext が与えられソースまで転送する場合には、前記実施例中ではゲート電圧がVext となっているが、正常動作を損なわない程度の電圧がn型基板に転送できるならば、例えばVext の代わりにVppE をゲート電圧として印加するように変更する、等の変更を行うこともできる。
【0048】
図19にVppE ・Vext 選択回路の具体的構成例を示す。図19で(a)中のア、(b)中のイは高電圧切換え回路の一例であり、他の構成の回路を適用することもできる。図19中の信号EXTは同一ウェハ上の複数チップ動作時には“H”レベル、他動作時には“L”レベルとなる信号であり、従って出力には同一ウェハ上複数チップ動作時にはVext が、他動作時にはVppE が出る。図17,図18中のVcc・VppE 選択回路やVcc・VppE ・Vext 選択回路も同様にして作成できる。
【0049】
また、図20〜図22に外部入力信号EXTと図11〜図16の信号A,A′,B,C,D,F,Gとの関係を示す。図20中の(a1)は信号Aを、(a2)は信号A′を、(b1)(b2)は信号Bを作る回路である。図21中の(c1)(c2)は信号Cを、(d1)は信号Dを作る回路である。図22中の(f1)(f2)は信号Fを、(g1)(g2)は信号Gを作る回路である。図20〜図22中の信号ウはチップ内部で発生した信号であり、図20の(a1)や(a2)より分かるように、通常動作時の信号A又はA′の逆相の信号である。
【0050】
図20〜図22の回路を用いることにより、図11〜図16の信号A,A′,B,C,D,F,Gを実現し、外部入力信号による制御が可能となる。図21の(d1)だけは外部入力信号EXTが含まれていないが、図19より分かるようにVppE ・Vext 選択回路の中に外部入力信号EXTは含まれるため、EXTによる動作制御が可能となり図14の動作を実現できる。
【0051】
次に、図11〜図19の実施例と従来例との比較について述べる。本発明は、同一ウェハ上の複数のチップを同時に動作・テストすることを可能とする目的でなされたもので、回路構成上の特徴は各々の実施例によって異なる。図26に従来例の回路構成及び動作タイミングを示す。
【0052】
まず、同一ウェハ上複数チップを同時に動作させる際にn型基板電圧をフローティングにしてセルPwellからpn接合順バイアスで充電する実施例、図11,図17(a)〜(c)のうち、図11,図17(a)では従来例と同一構成となっており、図17(b)(c)では、Vcc・VppE 選択回路の部分が異なる。また、同一ウェハ上複数チップを同時に動作させる際にn型基板電圧をトランジスタを介して印加する実施例、図12,図14,図15,図17(d)〜(f),図18(a)(b)のうち、図12ではQD3が、図14ではVppE ・Vext 選択回路部分、図15ではQp2及びVppE ・Vext 選択回路、図17(d),図18(a)(b)では、各選択回路若しくはQD3かQp2が異なる。
【0053】
また、同一ウェハ上複数のチップを同時に動作させる際にn型基板をPADから印加する実施例、図13,図16,図18(c)(d)では、PADと接続されている点が異なり、図16,図18(c)(d)においては各種選択回路の有無も異なる。また、図13,図16,図18(c)(d)の回路構成でPADの代わりにステージから基板電圧を印加する場合には図13の回路においては従来と同一構成となっており、図16,図18(c)(d)においては選択回路の有無が異なる。
【0054】
以上述べたように、従来例と本発明では回路構成上は異なる場合と同一の場合とがあるが、大きく異なるのは、同一ウェハ内複数チップ動作時のみ基板電圧の印加方法が異なる点である。また、動作が同一ウェハ内複数チップ動作時にあるか他動作時にあるかは、チップ外部からチップ内部に入力される信号により判断されるため、図11〜図19の実施例では、チップ外部からチップ内部に入力される信号によりデータ消去時の基板電圧の印加方法を変更できる点、が特徴である。詳細には、データ消去動作時のn型基板とVppE を接続するトランジスタのオン・オフを外部入力信号により設定でき、またこのトランジスタがpチャネルトランジスタの場合にはトランジスタが構成されているnウェルの電圧をVppE とするかVext とするかの切替えも行うことができる。
【0055】
以上、図11〜図19の実施例では同一ウェハ内複数チップ動作時にのみ他動作と異なる基板電圧印加方法を用いたが、同一ウェハ内複数チップ動作時以外にも基板電圧印加方法を変更する方法や3種類以上の基板電圧印加方法を動作に応じて、つまりチップ外部入力信号により切替える等、本発明は種々変更が可能である。また、前記実施例中ではデータ消去動作時の場合を例にとって説明したが、他動作、例えばデータ書込み・読出し動作時における同一ウェハ内複数チップを同時に動作させる、等の動作時に基板電圧を制御する際に本発明を用いた際にも有効である。また、前記実施例中では、NAND型EEPROMを例にとり本発明の説明を行ったが、本発明は前記実施例に限定されるものではない。
【0056】
また、前記実施例中では基板の極性がn型の場合を例にとって説明したが、p型基板及びn型ウェルを用いてn型ウェル上にメモリセルが構成される場合においても有効であるのはいうまでもない。また、前記実施例中では基板にVccより高い電圧を印加する場合を例にとって説明したが、Vcc以下の電圧、例えば負電圧を印加する場合も有効である。
【0057】
例えば、動作中にn型基板上のp型ウェル内にメモリセル及び周辺回路が構成された場合に、p型ウェル電圧をチップ内部の負電圧発生回路の出力電圧VBB(VBB<0V)を印加する半導体装置(DRAM,SRAM等)においても、同一ウェハ内複数チップを同時に動作させる場合にn型基板電圧を外部設定するという方式も用いることができる。例えば、p型ウェルをVBBに充電する際にn型基板にも同時に負電圧を印加するような動作を含むチップにおいては、同時に動作させる複数チップ内に1個チップ内でVBBと接地電位の配線がショートしている不良があると、不良チップ内ばかりでなく正常チップ内のVBB電位レベルまで接地電位近くまでシフトするため、正常チップまで不良品に見えてしまう。
【0058】
これに対し、同一ウェハ内複数チップを同時にテストする際に、本発明を用いて、つまり外部入力信号により同一ウェハ内複数チップをテストする際に、負電圧発生回路の出力電圧を基板に印加せずにPAD,ステージ,或いはトランジスタを介して外部入力の負電圧を基板に印加することにより、前記複数チップのテストを正確に行うことができる。
【0059】
また、前記実施例ではVccより高い電圧、負電圧等の電圧を基板に印加する動作における本発明の有効性を説明したが、本発明の他の電圧、つまり0V〜Vccの電圧に基板を印加する場合においても有効である。以下に、基板に印加される電圧がVccや0Vの場合の利用例を示す。
【0060】
チップはチップ外からの外部入力信号を受けて動作を行うが、前記外部入力信号は、通常PADからチップ内に取り込まれる。通常、接地電位0Vと電源電位Vccもチップ中に取り込まれる。同一ウェハ上の複数チップを同時にテストする際に、各チップにおける電力消費量を、つまりVccや0V電源の消費電流をチップ毎に調べるためには、図23(a)に示すように、各チップ毎にVcc電源、0V電源(Vss電源)を分けなければならない。この場合、基板電圧がVccに設定されていると、各チップから同時に基板がVccに設定されるため、各チップに入力されるVccの値の間に差があれば、Vcc電源同士で電流が流れ、Vccの消費電流を測定できなくなる。
【0061】
例えば、図23(a)のVcc電源i(i=1,2〜n)のうちVcc電源2だけが他と比べて0.1V低ければ、Vcc電源1,3〜nからVcc電源2に大電流が流れ込み、各チップ毎のVcc電源の消費電流が見えなくなってしまうため、各チップ毎のVcc電源の消費電流を調べることができなくなる。基板電圧が0Vに設定される場合にも、各チップから同時に基板電圧が0Vに設定されるため、各チップに入力される接地電位の間に差があると、Vss電源の消費電流をチップ毎に測定することができなくなる。
【0062】
ところが、少なくとも消費電流測定の場合において、前記実施例中のように、基板電圧をフローティングにする方式(図6や図11のような方式)や基板電圧を正規のVcc電源や0V電源が入力されるPADと異なる部分(例えば別のPADやステージ等)から入力される外部入力電圧とする方式(図8,9,12,13のような方式)を用いれば、同一ウェハ上複数チップのチップ毎に消費電流を同時に測定できるようになる。
【0063】
このように外部入力信号を切替えることにより、基板電圧への電圧の印加方法を変更できる機能を入れることにより、同一ウェハ上複数チップの消費電流の検査が実現できる。図23で説明した実施例も、図1〜図19で説明した実施例と同様に種々変更可能であることはいうまでもない。
なお、前記実施例では、NAND型EEPROMを例にとり説明したが、各種メモリに対しても同様に適用できる。
【0064】
【発明の効果】
以上述べたように本発明によれば、チップ内で発生した電圧を基板に直接印加するのではなく、pn接合順方向電流により基板を充電又はチップ外部からの電圧を基板に印加することにより、複数チップ内にリーク電流大の不良品があっても、同一ウェハ上の各チップ内で発生した電圧が低下するのを防止できる。従って、同一ウェハ上の複数チップを同時に検査・試験することができ、検査・試験時間の短縮をはかり得る半導体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図1】第1の実施例に係わるNANDセル型EEPROMの概略構成を示すブロック図。
【図2】実施例のメモリセルの一つのNANDセル部の平面図と等価回路図。
【図3】図2(a)のA−A′及びB−B′断面図。
【図4】第1の実施例におけるメモリセルアレイの等価回路図。
【図5】第1の実施例におけるブロック消去動作の概要を説明するための図。
【図6】第1の実施例における動作を説明するためのタイミング図。
【図7】第2の実施例に係わるNANDセル型EEPROMの概略構成を示すブロック図。
【図8】第2の実施例における動作を説明するためのタイミング図。
【図9】第3の実施例における動作を説明するためのタイミング図。
【図10】同一ウェハ上の複数チップの基板電位の接続状態を示す図。
【図11】第1の実施例における基板電位制御回路の構成と動作タイミングを示す図。
【図12】第2の実施例における基板電位制御回路の構成と動作タイミングを示す図。
【図13】第2の実施例における基板電位制御回路の構成と動作タイミングを示す図。
【図14】第4の実施例を示す回路構成及び動作タイミングを示す図。
【図15】第5の実施例を示す回路構成及び動作タイミングを示す図。
【図16】第6の実施例を示す回路構成及び動作タイミングを示す図。
【図17】本発明の回路構成の変形例を示す図。
【図18】本発明の回路構成の変形例を示す図。
【図19】VppE ・Vext 選択回路の一例を示す図。
【図20】信号A,A′,Bを作る回路の例を示す図。
【図21】信号C,Dを作る回路の例を示す図。
【図22】信号F,Gを作る回路の例を示す図。
【図23】本発明の効果の一例を説明するための図。
【図24】従来例に係わるNANDセル型EEPROMの概略構成を示すブロック図。
【図25】従来の動作タイミングを示す図。
【図26】従来例に係わる回路構成及び動作タイミングを示す図。
【符号の説明】
1…消去電位昇圧回路
2…消去電位制御回路
3…基板電位制御回路
4…p型ウェル
5…メモリセルアレイ
6…制御ゲート・選択ゲート制御回路
7…ブロック選択回路
8…ビット線制御回路
9…n型シリコン基板
Claims (8)
- 第1導電型半導体基板に形成された第2導電型ウェルにメモリセルがマトリックス配列されたメモリセルアレイと、
電源電圧端子を介してチップ内部に入力された電源電圧と、チップ内部で発生し前記電源電圧より高い消去電圧を選択的に基板に出力する基板電位制御回路とを備え、
前記ウェルに前記消去電圧が出力されるデータ消去動作期間に、基板に前記消去電圧が出力される第1の動作モードと、前記基板には前記基板電位制御回路から電圧が出力されず、前記第1導電型半導体基板をフローティング状態にする第2の動作モードの両方を持つことを特徴とする半導体記憶装置。 - 前記第2の動作モードにおいて、前記第1導電型半導体基板がフローティング状態にある期間に、前記第2導電型ウェルからのpn接合順方向電流により前記基板が充電されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記電源電圧と異なる外部電圧をチップ外部からチップ内部に入力する回路と、前記外部電圧を前記基板に印加する回路とを更に備えたことを特徴とする請求項1または2に記載の半導体記憶装置。
- 第1導電型半導体基板に形成された第2導電型ウェルにメモリセルがマトリックス配列されたメモリセルアレイと、
前記基板に電圧を出力する基板電位制御回路とを備え、データ消去動作時において、
通常動作に必要な少なくとも1つの電源電圧と、前記電源電圧より高いデータ消去用の消去電圧と、前記消去電圧と同等若しくはこれよりより高いチップ外部入力電圧の3種類の電圧が前記基板電位制御回路に入力され、
第1の動作モードにおいて、前記消去電圧が前記ウェルに供給される期間に前記基板に前記消去電圧が印加され、
第2の動作モードにおいて、前記消去電圧が前記ウェルに供給される期間に前記基板に前記チップ外部入力電圧が印加されることを特徴とする半導体記憶装置。 - 前記基板電位制御回路はトランジスタを含み、外部入力信号により前記半導体基板への前記消去電圧の印加・非印加を制御することを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。
- 前記トランジスタは前記半導体基板に備えられたウェル上に形成され、前記トランジスタが非導通の期間に、前記トランジスタが形成されたウェルと前記基板に同じ電圧が印加されることを特徴とする請求項5に記載の半導体記憶装置。
- 前記メモリセルの各々は電荷蓄積層と制御ゲートを備え、電気的に書き換えが可能であることを特徴とする請求項1乃至6のいずれかに記載の半導体記憶装置。
- 前記メモリセルアレイは直列に接続された複数のメモリセルを基本単位として構成されることを特徴とする請求項1乃至7のいずれかに記載の半導体記憶装置。
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