JPS608559B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS608559B2 JPS608559B2 JP52063506A JP6350677A JPS608559B2 JP S608559 B2 JPS608559 B2 JP S608559B2 JP 52063506 A JP52063506 A JP 52063506A JP 6350677 A JP6350677 A JP 6350677A JP S608559 B2 JPS608559 B2 JP S608559B2
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- gates
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Description
【発明の詳細な説明】
この発明は、半導体記憶装置に関し、特に、電気的に書
き換え可能な高密度かつ大規模な糠緑ゲ−ト電界効果型
不揮発性半導体記憶装置に関するものである。
き換え可能な高密度かつ大規模な糠緑ゲ−ト電界効果型
不揮発性半導体記憶装置に関するものである。
現在半導体記憶装置としては、1ビットに6個程度のト
ランジスタを必要とするフリツプフロップを基本とした
いわゆるスタティク動作のものと、1ビットに1〜3個
の絶縁ケー−ト電界効果トランジスタ(IGFET)を
使用し、常にリフレッシュしながら情報を蓄えているダ
イナミック動作のものと、が広く使用されている。
ランジスタを必要とするフリツプフロップを基本とした
いわゆるスタティク動作のものと、1ビットに1〜3個
の絶縁ケー−ト電界効果トランジスタ(IGFET)を
使用し、常にリフレッシュしながら情報を蓄えているダ
イナミック動作のものと、が広く使用されている。
一方、IGFETのチャンネル上のゲート絶縁膜中の補
獲準位に電荷を捕獲することにより生ずる闇値変化を利
用した半導体記憶装置として、MAOS(Metal−
山umina−Silicon Oxide−Sili
con)とかMN〇S(Me地一SiliconNjt
ride一SmconOxide一Silicon)と
称されている2層絶縁膜をもったものが良く知られてい
る。
獲準位に電荷を捕獲することにより生ずる闇値変化を利
用した半導体記憶装置として、MAOS(Metal−
山umina−Silicon Oxide−Sili
con)とかMN〇S(Me地一SiliconNjt
ride一SmconOxide一Silicon)と
称されている2層絶縁膜をもったものが良く知られてい
る。
また強諺電体でゲート絶縁膜を構成し、シリコンと強諺
電体との界面のシリコン表面に強議電体の自発分極に見
合った電荷を誘起するようにした、強議電体の自発分極
の記憶作用を使った不揮発性半導体メモリーも知られて
いる。これらは、ゲート電極と基板間又はゲート電極と
チャンネル間に電圧を加えることにより、ソース、ドレ
ィン間の伝導度を変えたり、全く伝導性をなくしたり、
しかもゲート絶縁膜の記憶作用により長時間にわたりそ
の伝導性を保持させることができる。
電体との界面のシリコン表面に強議電体の自発分極に見
合った電荷を誘起するようにした、強議電体の自発分極
の記憶作用を使った不揮発性半導体メモリーも知られて
いる。これらは、ゲート電極と基板間又はゲート電極と
チャンネル間に電圧を加えることにより、ソース、ドレ
ィン間の伝導度を変えたり、全く伝導性をなくしたり、
しかもゲート絶縁膜の記憶作用により長時間にわたりそ
の伝導性を保持させることができる。
また、ゲート絶縁膜中に「浮遊ゲートを設けておき、何
等かの手段により浮遊ゲート中に電荷を注入してこれと
逆樋性の電荷をシリコン表面に譲起することにより、ソ
ース、ドレィン間の伝導度を変化させるものもある。
等かの手段により浮遊ゲート中に電荷を注入してこれと
逆樋性の電荷をシリコン表面に譲起することにより、ソ
ース、ドレィン間の伝導度を変化させるものもある。
浮遊ゲート中に電荷を注入するには、シリコン基板又は
電極側からトンネル現象やショットキー効果を使って注
入することもできるし「基板側に適当なp−n接合を作
ることによりアバランシ現象を起し大きなエネルギーを
持ったいわゆるホットエレクトロンやホットホールを作
り出しシリコンとシリコン酸化膜の界面にあるエネルギ
ー障壁を乗り越えさせて注入することもできる。
電極側からトンネル現象やショットキー効果を使って注
入することもできるし「基板側に適当なp−n接合を作
ることによりアバランシ現象を起し大きなエネルギーを
持ったいわゆるホットエレクトロンやホットホールを作
り出しシリコンとシリコン酸化膜の界面にあるエネルギ
ー障壁を乗り越えさせて注入することもできる。
本発明は、上述の如く絶縁膜中の捕獲準位又は浮遊ゲー
トに電荷を蓄積したり又は強議電体を使ったりしたいわ
ゆる不揮発性の半導体メモリに関するものではあるが、
特別な構造にかぎることなく、ゲート電極と基板間ある
し、はゲ−ト電極とチャンネル間に電圧を加えることに
より、捕獲電荷の極性又は量あるいは自発分極の向きを
変えられる様な、不揮発性メモリのゲート構造を持った
絶縁ゲート電界効果トランジスタを基本としている。
トに電荷を蓄積したり又は強議電体を使ったりしたいわ
ゆる不揮発性の半導体メモリに関するものではあるが、
特別な構造にかぎることなく、ゲート電極と基板間ある
し、はゲ−ト電極とチャンネル間に電圧を加えることに
より、捕獲電荷の極性又は量あるいは自発分極の向きを
変えられる様な、不揮発性メモリのゲート構造を持った
絶縁ゲート電界効果トランジスタを基本としている。
従来、この種の不揮発性メモリーを単一半導体基板上に
マトリックス状に並列に配列する場合、メモリートラン
ジスタがノーマリ−・オン(normally−on)
となり読み取りの際ビット選択が不可能になることを防
ぐ目的で、各メモリトランジス外こ直列にノーマリー・
オフ(normally−oH)の固定ゲート閥値電圧
を持ったトランジスタを接続する方法が良く使用されて
いる。
マトリックス状に並列に配列する場合、メモリートラン
ジスタがノーマリ−・オン(normally−on)
となり読み取りの際ビット選択が不可能になることを防
ぐ目的で、各メモリトランジス外こ直列にノーマリー・
オフ(normally−oH)の固定ゲート閥値電圧
を持ったトランジスタを接続する方法が良く使用されて
いる。
しかしこの構成は、高密度集積化には不利であり、1チ
ップ上に作り込むことのできるメモリトランジスタの数
を半減せざるを得ない欠点がある。
ップ上に作り込むことのできるメモリトランジスタの数
を半減せざるを得ない欠点がある。
また、この構成は、仮に最も簡単な1ビット当り1トラ
ンジスタの構成が可能となし得る様な特性を持つ不揮発
性絶縁ゲート電界効果トランジスタが得られたとしても
、それらをマトリックス状に並列に配列し記憶装置を構
成する場合、必然的に各ビットのトランジスタに対しソ
ースとドレィンの配線を必要とする。トランジスタを並
列に配線して集積化した記憶装置においてこの配線の占
有面積は大変大きなものとなり、高密度化を妨げる、大
きな因子の一つとなっている。高密度化を妨げるさらに
もう一つの因子は、特に高速動作可能なnチャンネル型
の素子の場合に於て問題になることがあるが、配線間又
は素子間の電気的分離が必要なことである。
ンジスタの構成が可能となし得る様な特性を持つ不揮発
性絶縁ゲート電界効果トランジスタが得られたとしても
、それらをマトリックス状に並列に配列し記憶装置を構
成する場合、必然的に各ビットのトランジスタに対しソ
ースとドレィンの配線を必要とする。トランジスタを並
列に配線して集積化した記憶装置においてこの配線の占
有面積は大変大きなものとなり、高密度化を妨げる、大
きな因子の一つとなっている。高密度化を妨げるさらに
もう一つの因子は、特に高速動作可能なnチャンネル型
の素子の場合に於て問題になることがあるが、配線間又
は素子間の電気的分離が必要なことである。
このため基板と同型の伝導型を有する高濃度の不純物層
を、配線間、素子間あるいは配線と素子間の電気的分離
が必要な基板表面に形成せざるを得なくなる。さらには
配線層と電気的分離層の間の電気的耐圧を保つために、
配線層と電気的分離層の間を充分に離す必要がある。郎
ち、これらの対策を講じて、メモリトランジスタを従来
の如く並列に配置すると、メモリトランジスタ以外の場
所に大きな面積をとられてしまい、高密度化高集積化の
実を上げ得ないことがわかる。この発明の1つの目的は
、モノリシック集積回路記憶装置配列体の密度を向上し
得る、構造の簡単な記憶装置を提供することにある。
を、配線間、素子間あるいは配線と素子間の電気的分離
が必要な基板表面に形成せざるを得なくなる。さらには
配線層と電気的分離層の間の電気的耐圧を保つために、
配線層と電気的分離層の間を充分に離す必要がある。郎
ち、これらの対策を講じて、メモリトランジスタを従来
の如く並列に配置すると、メモリトランジスタ以外の場
所に大きな面積をとられてしまい、高密度化高集積化の
実を上げ得ないことがわかる。この発明の1つの目的は
、モノリシック集積回路記憶装置配列体の密度を向上し
得る、構造の簡単な記憶装置を提供することにある。
この発明のさらに他の1つの目的は、与えられた情報を
半永久的もしくは希望する一定期間、電源の供給ないこ
蓄積可能な記憶装置を提供することにある。
半永久的もしくは希望する一定期間、電源の供給ないこ
蓄積可能な記憶装置を提供することにある。
さらにこの発明の他の目的は、この記憶装置によって初
めて可能な特異的な駆動方法を提供することである。
めて可能な特異的な駆動方法を提供することである。
この発明においては、基板と反対の導電型を有するソー
ス領域とドレィン領域との間の半導体基板表面いわゆる
電界効果チャンネル領域上に電荷蓄積機構をもつ絶縁膜
が設けられ、またその絶縁膜上にソースからドレィン方
向(又はドレィンからソース方向でも同じ)に向って複
数個のゲート電極を有し、それらの電極間半導体基板表
面にはソースおよびドレィン領域と同じ導電型を有する
領域が設けられるか、それらのゲート電極がゲート電極
間にソースおよびドレィン領域と同じ導電型を有する領
域がなくともそれぞれのゲート電極下のチャンネル領域
がゲート電極に適当な電圧を印加するのみでつながる程
に密接して置かれた、ことを特徴とする記憶装置(以下
複数個のゲート電極を持つメモリトランジスタと略称す
る)がまず作られる。
ス領域とドレィン領域との間の半導体基板表面いわゆる
電界効果チャンネル領域上に電荷蓄積機構をもつ絶縁膜
が設けられ、またその絶縁膜上にソースからドレィン方
向(又はドレィンからソース方向でも同じ)に向って複
数個のゲート電極を有し、それらの電極間半導体基板表
面にはソースおよびドレィン領域と同じ導電型を有する
領域が設けられるか、それらのゲート電極がゲート電極
間にソースおよびドレィン領域と同じ導電型を有する領
域がなくともそれぞれのゲート電極下のチャンネル領域
がゲート電極に適当な電圧を印加するのみでつながる程
に密接して置かれた、ことを特徴とする記憶装置(以下
複数個のゲート電極を持つメモリトランジスタと略称す
る)がまず作られる。
ここで、ゲート下の絶縁膜は先述のM肘OSの如きもの
で容易に得られ、ゲート電極と半導体基板間あるいはゲ
ート電極とチャンネル部間に電圧を印加することにより
ゲート闇値電圧が可変でき、しかもその闇値電圧をある
許容範囲内に長時間保つことができる。
で容易に得られ、ゲート電極と半導体基板間あるいはゲ
ート電極とチャンネル部間に電圧を印加することにより
ゲート闇値電圧が可変でき、しかもその闇値電圧をある
許容範囲内に長時間保つことができる。
さらにこの発明によれば、複数個のゲートを持ち、それ
らのゲート閥値電圧がゲート電極とチャンネル又はゲー
ト電極と基板間に電圧を印加することにより可変でき、
しかもその闇値電圧をある許容範囲内に長時間保てるこ
とを特徴とした絶縁ゲート電界効果不揮発性メモリトラ
ンジスタを複数個配列するに於て、上記複数個のゲート
を持つ複数個のメモリトランジスタの同等の位置にある
ゲートを共通接続し、さらに複数個のゲートを持つメモ
リトランジスタのソースにそれぞれ1つの又はデコーダ
機能を持たせた複数個でかつ直列に接続されたスイッチ
ング用の絶縁ゲート電界効果トランジスタのドレィンを
接続し、このスイッチングトランジスタのソースを読み
出し用の絶縁ゲート電界効果トランジスタのゲートに共
通接続し、さらに読み出し用の絶縁ゲート電界効果トラ
ンジスタのゲートに充放電用の絶縁ゲート電界効果トラ
ンジスタを接続し、さらに複数個のゲートを持つメモリ
トランジスタのドレィンを電流制限用絶縁ゲート電界効
果トランジスタを通して共通接続することにより共通接
続することを特徴としたメモリブロックを構成し、この
メモリブロックを少なくとも1つは含むようにした不揮
発性半導体記憶装置を得る。
らのゲート閥値電圧がゲート電極とチャンネル又はゲー
ト電極と基板間に電圧を印加することにより可変でき、
しかもその闇値電圧をある許容範囲内に長時間保てるこ
とを特徴とした絶縁ゲート電界効果不揮発性メモリトラ
ンジスタを複数個配列するに於て、上記複数個のゲート
を持つ複数個のメモリトランジスタの同等の位置にある
ゲートを共通接続し、さらに複数個のゲートを持つメモ
リトランジスタのソースにそれぞれ1つの又はデコーダ
機能を持たせた複数個でかつ直列に接続されたスイッチ
ング用の絶縁ゲート電界効果トランジスタのドレィンを
接続し、このスイッチングトランジスタのソースを読み
出し用の絶縁ゲート電界効果トランジスタのゲートに共
通接続し、さらに読み出し用の絶縁ゲート電界効果トラ
ンジスタのゲートに充放電用の絶縁ゲート電界効果トラ
ンジスタを接続し、さらに複数個のゲートを持つメモリ
トランジスタのドレィンを電流制限用絶縁ゲート電界効
果トランジスタを通して共通接続することにより共通接
続することを特徴としたメモリブロックを構成し、この
メモリブロックを少なくとも1つは含むようにした不揮
発性半導体記憶装置を得る。
次に、図面を使ってこの発明による不揮発性半導体記憶
装置の動作を説明する。
装置の動作を説明する。
それに先だってまず本発明の基本となる複数個のゲート
を持った絶縁ゲート電界効果不樺性トランジス外こつい
て簡単に述べておく。第1図に本発明に使用するに好ま
しい特性を持ったメモリトランジスタの典型例が示され
ている。
を持った絶縁ゲート電界効果不樺性トランジス外こつい
て簡単に述べておく。第1図に本発明に使用するに好ま
しい特性を持ったメモリトランジスタの典型例が示され
ている。
n型のシリコン基板1にまずp型のソース領域2とドレ
ィン領域3が離れてまず形成され、それぞれにはソース
電極4とドレィン電極5が付着される。ソース領域2と
ドレィン領域3のシリコン基板表面に、典型的にシリコ
ン酸化膜6および比較的厚いシー」コソ窒化膜7が存在
し、このシリコン酸化膜6とシリコン窒化膜7との間に
はタングステンなどの微粒子が挿入されることもある。
このシリコン酸化膜とシリコン窒化膜の界面付近が電荷
の蓄積層を形成する。シリコン蓄化膜7の上に互いに電
気的に分離されかつ可能なかぎり互し、に密接したゲー
ト電極8がn個(G,、G2、・・・・・・、Gn)設
けられており、シリコン基板1には基板電極9が設けら
れ、ソースとドレィンとの間以外の基板表面は絶縁膜1
01こより保護されている。またゲート電極間の間隙直
下の基板表面部分にp型層11が設けられている。この
ようなp型層11を設けることによって、ゲート電極間
の間隙直下チャンネル形成の途絶することを防ぐことが
できる。ここに使用され書き換え可能なメモリ素子とし
て重要な役割をはたす、シリコン酸化膜とをシリコン蓄
化膜の典型的2層構造について、典型的実施例における
数値に触れながらもう少し詳しく説明すると次のようで
ある。
ィン領域3が離れてまず形成され、それぞれにはソース
電極4とドレィン電極5が付着される。ソース領域2と
ドレィン領域3のシリコン基板表面に、典型的にシリコ
ン酸化膜6および比較的厚いシー」コソ窒化膜7が存在
し、このシリコン酸化膜6とシリコン窒化膜7との間に
はタングステンなどの微粒子が挿入されることもある。
このシリコン酸化膜とシリコン窒化膜の界面付近が電荷
の蓄積層を形成する。シリコン蓄化膜7の上に互いに電
気的に分離されかつ可能なかぎり互し、に密接したゲー
ト電極8がn個(G,、G2、・・・・・・、Gn)設
けられており、シリコン基板1には基板電極9が設けら
れ、ソースとドレィンとの間以外の基板表面は絶縁膜1
01こより保護されている。またゲート電極間の間隙直
下の基板表面部分にp型層11が設けられている。この
ようなp型層11を設けることによって、ゲート電極間
の間隙直下チャンネル形成の途絶することを防ぐことが
できる。ここに使用され書き換え可能なメモリ素子とし
て重要な役割をはたす、シリコン酸化膜とをシリコン蓄
化膜の典型的2層構造について、典型的実施例における
数値に触れながらもう少し詳しく説明すると次のようで
ある。
例え号よ、代表的なMNOSの横体として、ゲート電極
金属にアルミニウム又は不純物を含む低抵抗のポリシリ
コンを使用し、シリコン窒化膜の厚さが450Aシリコ
ン酸化膜の厚さを90ムとし、さらにシリコン蓄化膜と
シリコン酸化膜との界面にタングステンなどを原子状に
1.5xlo15個挿入した実施の一例は極めて好まし
い特性を示すのである。
金属にアルミニウム又は不純物を含む低抵抗のポリシリ
コンを使用し、シリコン窒化膜の厚さが450Aシリコ
ン酸化膜の厚さを90ムとし、さらにシリコン蓄化膜と
シリコン酸化膜との界面にタングステンなどを原子状に
1.5xlo15個挿入した実施の一例は極めて好まし
い特性を示すのである。
このようなMNOS機体は、比較的厚いシリコン酸化膜
を持っているため、基板に対してゲート電極に十35V
で100マイクロ秒程度のパルスを加えると、シリコン
基板から電子のみが注入され、シリコン窒化膜とシリコ
ン酸化膜との界面近傍に捕獲されて、MNOS構造のゲ
ート閥値電圧を十3V以上にすることができる。
を持っているため、基板に対してゲート電極に十35V
で100マイクロ秒程度のパルスを加えると、シリコン
基板から電子のみが注入され、シリコン窒化膜とシリコ
ン酸化膜との界面近傍に捕獲されて、MNOS構造のゲ
ート閥値電圧を十3V以上にすることができる。
この捕獲された電子は、もはや読み出しおよび記憶保持
中に絶縁膜に加わる程度の弱い電界の下では、容易には
動くことが困難であり室温に於ては数1山王もの長期間
にわたって捕獲されたままの状態を保つことができる。
中に絶縁膜に加わる程度の弱い電界の下では、容易には
動くことが困難であり室温に於ては数1山王もの長期間
にわたって捕獲されたままの状態を保つことができる。
この捕獲された電子は、シリコン基板表面に電子とは逆
極性の電荷であるホールを誘起し、n型基板の場合p型
のチャンネルを形成する。基板に対してゲート電極に一
35VIOOマイクロ砂程度のパルスを加えると、シリ
コン室化膜とシリコン酸化膜との界面にあるタングステ
ンなどの粒子を通して、今度は容易に電子がシリコン蓄
化膜とシリコン酸化膜との界面近傍から放出される。
極性の電荷であるホールを誘起し、n型基板の場合p型
のチャンネルを形成する。基板に対してゲート電極に一
35VIOOマイクロ砂程度のパルスを加えると、シリ
コン室化膜とシリコン酸化膜との界面にあるタングステ
ンなどの粒子を通して、今度は容易に電子がシリコン蓄
化膜とシリコン酸化膜との界面近傍から放出される。
タングステンなどの粒子を挿入しない場合ではt完全に
書き込み前のゲート闇値にまで回復させることが難しく
、無理に高電圧を加えても絶縁膜が破壊されるのみで電
子を放出させて書き換えることは難しい。
書き込み前のゲート闇値にまで回復させることが難しく
、無理に高電圧を加えても絶縁膜が破壊されるのみで電
子を放出させて書き換えることは難しい。
シリコン酸化膜が90ム程度に厚い場合には、電子放出
中に同時にシリコン側からホールが注入されることはな
く、タングステンなどを挿入したものでは、ゲート閥値
電圧が−2V程度で飽和する。
中に同時にシリコン側からホールが注入されることはな
く、タングステンなどを挿入したものでは、ゲート閥値
電圧が−2V程度で飽和する。
この飽和する特性は、この発明にとって非常にありがた
いことである。それは、複数個のゲ−トを持った絶縁ゲ
ート電界効果メモリトランジスタが読み出したいゲート
下の導適状態(導通かまたは非導通か)を知るには他の
全てのゲート下チャンネル部を導適状態にする必要があ
り、一方このために必要な他の全てのゲートに加える電
圧は、書き込みト消去に使用する電圧士35Vよりも小
さい電圧でしかも記憶保持特性に影響をもたらさないく
らいに小さい電圧例えばpチャンネルの場合−5V程度
であることが要求されるので、前記の如くゲート闇値電
圧が−2Vで飽和してくれると、導適状態が記憶保持特
性に問題を残さずに、高々一5V程度のゲートバイアス
により確保できるからである。第2図に、この発明の実
施の一例でもあるpチャンネルでm個のゲートを持った
メモリトランジスタを一例にn個並列にならべたメモリ
ブロックの一例を示す。
いことである。それは、複数個のゲ−トを持った絶縁ゲ
ート電界効果メモリトランジスタが読み出したいゲート
下の導適状態(導通かまたは非導通か)を知るには他の
全てのゲート下チャンネル部を導適状態にする必要があ
り、一方このために必要な他の全てのゲートに加える電
圧は、書き込みト消去に使用する電圧士35Vよりも小
さい電圧でしかも記憶保持特性に影響をもたらさないく
らいに小さい電圧例えばpチャンネルの場合−5V程度
であることが要求されるので、前記の如くゲート闇値電
圧が−2Vで飽和してくれると、導適状態が記憶保持特
性に問題を残さずに、高々一5V程度のゲートバイアス
により確保できるからである。第2図に、この発明の実
施の一例でもあるpチャンネルでm個のゲートを持った
メモリトランジスタを一例にn個並列にならべたメモリ
ブロックの一例を示す。
先述の如く、m個のゲートを持ったn個のメモリトラン
ジスタ201のソースを、それぞれノーマリ・オフ(n
ormally−off)型のスイッチングトランジス
タ202を介して〜読み出しトランジスタ203のゲー
トに接続する。
ジスタ201のソースを、それぞれノーマリ・オフ(n
ormally−off)型のスイッチングトランジス
タ202を介して〜読み出しトランジスタ203のゲー
トに接続する。
さらに、読み出しトランジスタ203のゲートには充放
電用トランジスタ204が接続され「ダイナミックな読
み出しを行わせる。
電用トランジスタ204が接続され「ダイナミックな読
み出しを行わせる。
この充放電用トランジスタ204は、この発明で初めて
採用したこのメモリブロックをそれ程高速の動作を行わ
せる必要のない場合には、負荷トランジス外こ置き換え
てスタティック動作を行わせることもできるが「 ここ
では高速動作可能なダイナミック動作の場合を例示する
。
採用したこのメモリブロックをそれ程高速の動作を行わ
せる必要のない場合には、負荷トランジス外こ置き換え
てスタティック動作を行わせることもできるが「 ここ
では高速動作可能なダイナミック動作の場合を例示する
。
この発明で初めて採用したこのメモリブロックの重要な
特徴は、この充放電用トランジスタ204と複数個のゲ
ートを持つメモリトランジスタのドレィンにそれぞれ直
列に接続された負荷トランジスタ20鼠こあり、それぞ
れ複数個のゲートを持つメモリトランジスタの各々のゲ
ート配線上を走る配線がなくなることである。
特徴は、この充放電用トランジスタ204と複数個のゲ
ートを持つメモリトランジスタのドレィンにそれぞれ直
列に接続された負荷トランジスタ20鼠こあり、それぞ
れ複数個のゲートを持つメモリトランジスタの各々のゲ
ート配線上を走る配線がなくなることである。
第2図に示した実施例を第2図の縦方向に2つ集積化す
る場合でも、1層の金属配線で製作できるという大きな
メリットがある。
る場合でも、1層の金属配線で製作できるという大きな
メリットがある。
第2図の実施例によれば「1つのメモリトランジスタ2
QIのゲート数を128個とすると、点線207で囲ん
で示したメモリ部分のみで「2.5柳×2.5物の寸法
の中に32000ビット程度の情報を容易に蓄えること
が可能といつことである。
QIのゲート数を128個とすると、点線207で囲ん
で示したメモリ部分のみで「2.5柳×2.5物の寸法
の中に32000ビット程度の情報を容易に蓄えること
が可能といつことである。
この発明の特徴をさらに明らかにするため、第2図の実
施例をとりあげて、その駆動電圧のかけ方を第3図を参
照しながら説明する。
施例をとりあげて、その駆動電圧のかけ方を第3図を参
照しながら説明する。
第2図の286は読み出し用の負荷トランジスタであり
「点線287で囲んで示したメモリ部とこれら周辺回路
部とは、例えばSOS(SilicononSappl
船)とかェピタキシャル基板を使って拡散分離する等々
の方法で基板分離を行い、メモリ部に基板側から−35
V程度の消去電圧が加えられる様にされている。
「点線287で囲んで示したメモリ部とこれら周辺回路
部とは、例えばSOS(SilicononSappl
船)とかェピタキシャル基板を使って拡散分離する等々
の方法で基板分離を行い、メモリ部に基板側から−35
V程度の消去電圧が加えられる様にされている。
まず読み出し動作について詳述する。
ここでは「各々の複数個のゲートを持つメモリトランジ
スタ28亀のそれぞれのゲート部は書き込みが既に行わ
れ「全ての番地のゲート部の閥値電圧はも“0”書き込
みすなわち十2V以上又は5‘1”で書き込みすなわち
OVから−2V近傍の電圧のいずれかになされているも
のとする。
スタ28亀のそれぞれのゲート部は書き込みが既に行わ
れ「全ての番地のゲート部の閥値電圧はも“0”書き込
みすなわち十2V以上又は5‘1”で書き込みすなわち
OVから−2V近傍の電圧のいずれかになされているも
のとする。
また周辺回路のトランジスタは−IVの閥値電圧を持つ
ものとする。ここでまず、選択されたXi端子Xk(k
は1からmまでの整数)にはoy、非選択のXi端子に
は一5Vが印加される。
ものとする。ここでまず、選択されたXi端子Xk(k
は1からmまでの整数)にはoy、非選択のXi端子に
は一5Vが印加される。
さらにYj端子の選択された端子Y1(1は1からnま
での整数)には−5V、非選択の端子にはOVを加える
、さうにV,端子に−5Vを印加し負荷トランジスタ2
05を導通させると、もしk番目のゲート電極下にあり
、1番目の複数個のゲートを持つメモリトランジス外こ
属するゲート部の閥値電圧が十2V以上であれば、読み
出しトランジスタ203のゲート電圧は一2Vから−3
Vまでの間の電位になることができ、読み出しトランジ
スタ203はon状態になる。またk番目のゲート電極
下にある1番目の複数個のゲートを持つメモリトランジ
ス外こ属するゲート部の閥値電圧がOVから−2V近傍
であれば、1番目の複数個のゲートを持つメモリトラン
ジスタのソース、ドレィン間はoff状態になる。従っ
て第3図に示す如く充放電トランジスタ204がここで
一時的に導通し、読み出しトランジスタ203のゲート
電位を零電位とすれば、読み出しトランジスタ203は
長時間にわたって雌状態を保つ。しかもこの実施例の場
合メモリトランジスタのゲート電位を−IV以下にする
様なりークの遍路はないので、実際上放電後には全くス
タテックに読み出しが可能となる。次にこの実施例の消
去動作をやはり第3図を参照しながら説明する。
での整数)には−5V、非選択の端子にはOVを加える
、さうにV,端子に−5Vを印加し負荷トランジスタ2
05を導通させると、もしk番目のゲート電極下にあり
、1番目の複数個のゲートを持つメモリトランジス外こ
属するゲート部の閥値電圧が十2V以上であれば、読み
出しトランジスタ203のゲート電圧は一2Vから−3
Vまでの間の電位になることができ、読み出しトランジ
スタ203はon状態になる。またk番目のゲート電極
下にある1番目の複数個のゲートを持つメモリトランジ
ス外こ属するゲート部の閥値電圧がOVから−2V近傍
であれば、1番目の複数個のゲートを持つメモリトラン
ジスタのソース、ドレィン間はoff状態になる。従っ
て第3図に示す如く充放電トランジスタ204がここで
一時的に導通し、読み出しトランジスタ203のゲート
電位を零電位とすれば、読み出しトランジスタ203は
長時間にわたって雌状態を保つ。しかもこの実施例の場
合メモリトランジスタのゲート電位を−IV以下にする
様なりークの遍路はないので、実際上放電後には全くス
タテックに読み出しが可能となる。次にこの実施例の消
去動作をやはり第3図を参照しながら説明する。
消去は、基板側から−35VIOOマイクロ秒程度の負
電圧パルスを印加することによりトそれぞれのゲート電
極単位に行える。
電圧パルスを印加することによりトそれぞれのゲート電
極単位に行える。
このとき、各々の複数個のゲートを持つメモリトランジ
スタのそれぞれのソース及びドレインに縞がる配線は、
高インピーダンスになる様にされている。
スタのそれぞれのソース及びドレインに縞がる配線は、
高インピーダンスになる様にされている。
消去したいゲートにはOV「消去したくないゲートには
−15V程度の半選択電圧を加えることにより、ゲート
単位のいわゆるブロック消去が可能である。
−15V程度の半選択電圧を加えることにより、ゲート
単位のいわゆるブロック消去が可能である。
また、消去したいゲートに十3Wの消去電圧を加えても
、ゲート毎のブロック消去が可能である。
、ゲート毎のブロック消去が可能である。
消去動作により電子がゲート絶縁物中の捕獲準位に注入
され「消去されたゲート下にはチャンネルが形成される
。
され「消去されたゲート下にはチャンネルが形成される
。
次に書き込み動作を、やはり第3図を参照しながら説明
する。
する。
書き込みにあたっては、V,にまず半選択の電圧約一1
斑が加えられている。
斑が加えられている。
次に書き込みたいトランジスタを選択するために、書き
込みたいトランジスタのソースにつながつているスイッ
チングトランジスタ202のみを導適状態にすると、負
荷トランジスタ205で半選択電圧は消費され、メモリ
トランジスタのチャンネルはほぼ零電位にされ、この状
態で書き込みたいゲート線のみに書き込み電圧を加える
と選ばれた番地のみが書き込まれる。もちろんこのとき
V2はOVで充放電トランジスタ204は導適状態にあ
る。この発明のメモリブロックにおいては、例えば第2
図の実施例におけるスイッチングトランジスタ282は
「さらに複数個の直列接続されたスイッチングトランジ
スタで置き換え、メモリトランジスタのデコード機能を
もたせたセレクターとしても使用することができる。
込みたいトランジスタのソースにつながつているスイッ
チングトランジスタ202のみを導適状態にすると、負
荷トランジスタ205で半選択電圧は消費され、メモリ
トランジスタのチャンネルはほぼ零電位にされ、この状
態で書き込みたいゲート線のみに書き込み電圧を加える
と選ばれた番地のみが書き込まれる。もちろんこのとき
V2はOVで充放電トランジスタ204は導適状態にあ
る。この発明のメモリブロックにおいては、例えば第2
図の実施例におけるスイッチングトランジスタ282は
「さらに複数個の直列接続されたスイッチングトランジ
スタで置き換え、メモリトランジスタのデコード機能を
もたせたセレクターとしても使用することができる。
また負荷用トランジスタ205にディプリーショソ型の
負荷を使用すると、読み出し動作に於てV,をOV、V
2を−5Vとして放電されている状態のものが充電して
いく様子で選択ビットの情報を読み出す型の他に、逆に
始め、一5Vもこ読み出し用トランジスタのゲ−トを充
電しておき放電していく様子で選択ビットの情報を読み
出すことも出来る。
負荷を使用すると、読み出し動作に於てV,をOV、V
2を−5Vとして放電されている状態のものが充電して
いく様子で選択ビットの情報を読み出す型の他に、逆に
始め、一5Vもこ読み出し用トランジスタのゲ−トを充
電しておき放電していく様子で選択ビットの情報を読み
出すことも出来る。
この場合には読み出し可能な時間に制限が強くなるが、
MNOSメモリの書き込み消去の閥値電圧差の余裕が大
きくなって記憶保持時間が長くなる利点がある。
MNOSメモリの書き込み消去の閥値電圧差の余裕が大
きくなって記憶保持時間が長くなる利点がある。
また周辺回路等の諾々の設計パラメータの余裕も大きく
なる。
なる。
更に、ノーマリ・オフ(nonnaily−o8)側の
−2Vというメモリの閥値電圧すなわち書き込みにおけ
る閥値電圧の余裕に対する制限も、ともかくノーマリ・
オフ・(normally−off)になれば良いとい
う程度に非常に緩くなるという利点があり、ほとんど全
ての記憶横体、たとえばタングステンなどを挿入しない
で20A程度のシリコン酸化膜と500A〜700△の
シリコン窒化膜を用いたM肘OS機体等の如くホール注
入と電子注入が共に生ずるような記憶機体においても、
この発明を適用することにより、充分優秀な不揮発性半
導体記憶装置を得ることができるようになる。
−2Vというメモリの閥値電圧すなわち書き込みにおけ
る閥値電圧の余裕に対する制限も、ともかくノーマリ・
オフ・(normally−off)になれば良いとい
う程度に非常に緩くなるという利点があり、ほとんど全
ての記憶横体、たとえばタングステンなどを挿入しない
で20A程度のシリコン酸化膜と500A〜700△の
シリコン窒化膜を用いたM肘OS機体等の如くホール注
入と電子注入が共に生ずるような記憶機体においても、
この発明を適用することにより、充分優秀な不揮発性半
導体記憶装置を得ることができるようになる。
書き込むか書き込まないかのデータを入力する方法とし
ては、メモリトランジスタのゲート電極側から入力する
方法とドレィン又はソース側から入力する方法との2つ
の方法が考えられるが、本実施例に於てはどちらでも可
能である。
ては、メモリトランジスタのゲート電極側から入力する
方法とドレィン又はソース側から入力する方法との2つ
の方法が考えられるが、本実施例に於てはどちらでも可
能である。
この実施例は、消去動作がゲート配線単位のブロック消
去であるが、それぞれのブロックに属するゲートの数を
容易にloo個程度にまで作ることができ、実際に集積
化される場合には非常に多くのブロックに分けることが
できるので、優秀なランダムアクセスの不揮発性半導体
記憶装置として事実上使用できる。
去であるが、それぞれのブロックに属するゲートの数を
容易にloo個程度にまで作ることができ、実際に集積
化される場合には非常に多くのブロックに分けることが
できるので、優秀なランダムアクセスの不揮発性半導体
記憶装置として事実上使用できる。
以上、この発明の実施例を説明するにあたって、pチャ
ンネル型の素子について詳述してきたが、nチャンネル
型の素子についても適用し得ることは云うまでもない。
ンネル型の素子について詳述してきたが、nチャンネル
型の素子についても適用し得ることは云うまでもない。
またエンハンスメントモードで動作する例のみを示した
が、適当に電気的にバイアスを行うことによりデイプリ
ーションモードの素子にも適用し得ることもまた当然で
ある。またもちろんのことであるが、エンハンスメント
とディプリーションの両モードで動作するトランジスタ
を混在させた集積回路にすることも当然可能である。
が、適当に電気的にバイアスを行うことによりデイプリ
ーションモードの素子にも適用し得ることもまた当然で
ある。またもちろんのことであるが、エンハンスメント
とディプリーションの両モードで動作するトランジスタ
を混在させた集積回路にすることも当然可能である。
第1図は、本発明の基本となる複数個のゲートを持つメ
モリトランジスタの1例を説明するためのMNOS横体
断面図である。 奪‘まn型のシリコン基板「 2および3はそれぞれp
型のソースおよびドレィン領域、4および5はそれぞれ
ソース電極およびドレィン電極、6はシリコン酸化膜、
7はシリコン峯化膿、8はゲート電極、9は基板電極、
1川ま保護用の絶縁膜、1 1はゲート間隙下のシリコ
ン表面に作られたO型の不純物層をそれぞれ示す。第2
図は、この発明の実施の一例でもあるこの発明で初めて
採用されることとなったメモリブロックの概念を説明す
るための図である。2QIは複数個のゲートを持つメモ
リトランジスタ〜 202はメモリトランジスタを選択
するスイッチングトランジスタ、203は読み出し用〆
モリトランジスタ、204は読み出し、書き込みのため
に設けた充放電用スイッチングトランジスタ、205は
書き込みのために設けた電流制限用負荷トランジスタ、
206は読み出しトランジスタの負荷トランジスタ、2
07‘まメモリ部と周辺回路部との電気的基板分離領域
をそれぞれ示す。 第3図は、第2図の実施例の基本的動作に必要な電圧の
掛け方の一例を示す説明図である。婆’図 多乙図 *ご函
モリトランジスタの1例を説明するためのMNOS横体
断面図である。 奪‘まn型のシリコン基板「 2および3はそれぞれp
型のソースおよびドレィン領域、4および5はそれぞれ
ソース電極およびドレィン電極、6はシリコン酸化膜、
7はシリコン峯化膿、8はゲート電極、9は基板電極、
1川ま保護用の絶縁膜、1 1はゲート間隙下のシリコ
ン表面に作られたO型の不純物層をそれぞれ示す。第2
図は、この発明の実施の一例でもあるこの発明で初めて
採用されることとなったメモリブロックの概念を説明す
るための図である。2QIは複数個のゲートを持つメモ
リトランジスタ〜 202はメモリトランジスタを選択
するスイッチングトランジスタ、203は読み出し用〆
モリトランジスタ、204は読み出し、書き込みのため
に設けた充放電用スイッチングトランジスタ、205は
書き込みのために設けた電流制限用負荷トランジスタ、
206は読み出しトランジスタの負荷トランジスタ、2
07‘まメモリ部と周辺回路部との電気的基板分離領域
をそれぞれ示す。 第3図は、第2図の実施例の基本的動作に必要な電圧の
掛け方の一例を示す説明図である。婆’図 多乙図 *ご函
Claims (1)
- 1 複数個のゲートを持ち、それらのゲート閾値電圧が
ゲート電極とチヤンネル又はゲート電極と基板間に電圧
を印加することにより可変でき、しかもその閾値電圧を
ある許容範囲内に長時間保てることを特徴とした絶縁ゲ
ート電界効果不揮発性メモリトランジスタを複数個配列
するに於て、上記複数個のゲートを持つ複数個のメモリ
トランジスタの同等の位置にあるゲートを共通接続し、
さらに各複数個のゲートを持つメモリトランジスタのソ
ースにそれぞれ1つの又はデコーダ機能をもたせた複数
個でかつ直列に接続されたスイツチング用の絶縁ゲート
電界効果トランジスタのドレインを接続し、このスイツ
チングトランジスタのソースを読み出し用の絶縁ゲート
電界効果トランジスタのゲートに共通接続し、さらに読
み出し用の絶縁ゲート電界効果トランジスタのゲートに
充放電用の絶縁ゲート電界効果トランジスタを接続し、
さらに複数個のゲートを持つメモリトランジスタのドレ
インを電流制限用絶縁ゲート電界効果トランジスタを通
して共通接続することを特徴としたメモリブロツクを構
成し、このメモリブロツクを少なくとも1つは含むよう
にした不揮発半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52063506A JPS608559B2 (ja) | 1977-05-30 | 1977-05-30 | 不揮発性半導体記憶装置 |
US05/894,960 US4233526A (en) | 1977-04-08 | 1978-04-10 | Semiconductor memory device having multi-gate transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52063506A JPS608559B2 (ja) | 1977-05-30 | 1977-05-30 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53148256A JPS53148256A (en) | 1978-12-23 |
JPS608559B2 true JPS608559B2 (ja) | 1985-03-04 |
Family
ID=13231174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52063506A Expired JPS608559B2 (ja) | 1977-04-08 | 1977-05-30 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS608559B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6095794A (ja) * | 1983-10-28 | 1985-05-29 | Hitachi Ltd | 半導体集積回路 |
US6034899A (en) * | 1987-06-29 | 2000-03-07 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
US5008856A (en) * | 1987-06-29 | 1991-04-16 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
US5448517A (en) | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
US5877981A (en) * | 1987-06-29 | 1999-03-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a matrix of memory cells |
US5270969A (en) * | 1987-06-29 | 1993-12-14 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with nand cell structure |
US6545913B2 (en) | 1987-06-29 | 2003-04-08 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
US4939690A (en) * | 1987-12-28 | 1990-07-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
EP0342880B1 (en) * | 1988-05-16 | 1994-07-20 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
KR910004166B1 (ko) * | 1988-12-27 | 1991-06-22 | 삼성전자주식회사 | 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 |
US7209386B2 (en) | 2004-07-06 | 2007-04-24 | Macronix International Co., Ltd. | Charge trapping non-volatile memory and method for gate-by-gate erase for same |
JP2011003275A (ja) * | 2010-10-07 | 2011-01-06 | Renesas Electronics Corp | 半導体集積回路 |
-
1977
- 1977-05-30 JP JP52063506A patent/JPS608559B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS53148256A (en) | 1978-12-23 |
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