JP3204799B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に、マトリクス状に配列されたメモリセルを高速
アクセスするに好適な半導体メモリ装置に関する。
し、特に、マトリクス状に配列されたメモリセルを高速
アクセスするに好適な半導体メモリ装置に関する。
【0002】
【従来の技術】半導体集積回路は、集積度の向上ととも
に微細化が図られ、MOS型集積回路においてはゲート
絶縁膜は益々薄くなってきている。
に微細化が図られ、MOS型集積回路においてはゲート
絶縁膜は益々薄くなってきている。
【0003】ゲート絶縁膜が薄くなると、ゲート絶縁膜
に印加される電界が強くなり、ゲートにダメージを与え
るおそれが出てきている。
に印加される電界が強くなり、ゲートにダメージを与え
るおそれが出てきている。
【0004】以上のような点から、最近では、外部から
集積回路素子に供給される5Vの電圧を、集積回路内部
で3V程度に降圧し、これを使用するようなものも出て
きている。
集積回路素子に供給される5Vの電圧を、集積回路内部
で3V程度に降圧し、これを使用するようなものも出て
きている。
【0005】また、消費電力の低減という観点から、集
積回路の電源電圧自体を3Vとし、全ての動作を3Vで
保証するような半導体メモリやCPUなども出てきてい
る。
積回路の電源電圧自体を3Vとし、全ての動作を3Vで
保証するような半導体メモリやCPUなども出てきてい
る。
【0006】以上のような事情から、最近では3Vで動
作する半導体メモリに対する要求が強くなってきてお
り、製品化される品種も徐々に増えつつある。
作する半導体メモリに対する要求が強くなってきてお
り、製品化される品種も徐々に増えつつある。
【0007】しかしながら、浮遊ゲートを有するMOS
トランジスタをメモリセルとする不揮発性半導体メモリ
においては、メモリセルの閾値電圧が高いため、動作電
圧を3V化するのは困難である。
トランジスタをメモリセルとする不揮発性半導体メモリ
においては、メモリセルの閾値電圧が高いため、動作電
圧を3V化するのは困難である。
【0008】図16は、浮遊ゲート構造を有するMOS
トランジスタの断面図である。図16に示すように、P
型半導体基板131においては、N+拡散層からなるド
レイン132と、同じくN+拡散層からなるソ−ス13
3が、チャンネル領域134を挟んで形成されている。
チャンネル領域134に対向する上方には、第1の絶縁
膜137を挟んで、浮遊ゲート135が配置される。浮
遊ゲート135の上方には、第2の絶縁膜138を挟ん
で、制御ゲート136が配置される。
トランジスタの断面図である。図16に示すように、P
型半導体基板131においては、N+拡散層からなるド
レイン132と、同じくN+拡散層からなるソ−ス13
3が、チャンネル領域134を挟んで形成されている。
チャンネル領域134に対向する上方には、第1の絶縁
膜137を挟んで、浮遊ゲート135が配置される。浮
遊ゲート135の上方には、第2の絶縁膜138を挟ん
で、制御ゲート136が配置される。
【0009】以上のような構成においては、浮遊ゲート
135とチャンネル領域134の間には第1の絶縁膜1
37が介在しており、浮遊ゲート135と制御ゲート1
36の間には第2の絶縁膜138が介在している。そし
て、制御ゲート136に印加される電位によって、チャ
ンネル領域134のオン/オフ状態が制御されるので、
制御ゲート136からチャンネル領域134を見た場合
の見かけ上のゲート絶縁膜の厚さは、第1の絶縁膜13
7と第2の絶縁膜138の両方が存在するために厚いも
のとなり、これにより、制御ゲート136から見た閾値
電圧は高くなる。
135とチャンネル領域134の間には第1の絶縁膜1
37が介在しており、浮遊ゲート135と制御ゲート1
36の間には第2の絶縁膜138が介在している。そし
て、制御ゲート136に印加される電位によって、チャ
ンネル領域134のオン/オフ状態が制御されるので、
制御ゲート136からチャンネル領域134を見た場合
の見かけ上のゲート絶縁膜の厚さは、第1の絶縁膜13
7と第2の絶縁膜138の両方が存在するために厚いも
のとなり、これにより、制御ゲート136から見た閾値
電圧は高くなる。
【0010】また、例えば、良く知られているNAND
型EEPROMでは、メモリセルに記憶する論理“1”
と論理“0”を、メモリセルの閾値電圧の正と負とに対
応させて記憶している。つまり、浮遊ゲート135に電
子が注入されている場合は、正の閾値電圧となる。浮遊
ゲート135から電子が放出されている場合は、負の閾
値電圧となる。浮遊ゲート135への電子の注入とそれ
からの放出は、第1の絶縁膜137を通して、基板13
1との間でトンネル効果を利用して行われる。このた
め、製造プロセスにおけるゲート絶縁膜質のばらつきや
ゲート絶縁膜厚のばらつき等によって、複数のメモリセ
ルの閾値電圧はある幅を持って分布することになる。即
ち、図17は、複数のメモリセルの閾値電圧の分布を示
す図であり、縦軸に個数、横軸に閾値電圧Vthを示
す。図17から明らかなように、メモリセルの正側の閾
値電圧Vthは、閾値電圧Vth1とVth2との間
に、ある幅を持って分布する。
型EEPROMでは、メモリセルに記憶する論理“1”
と論理“0”を、メモリセルの閾値電圧の正と負とに対
応させて記憶している。つまり、浮遊ゲート135に電
子が注入されている場合は、正の閾値電圧となる。浮遊
ゲート135から電子が放出されている場合は、負の閾
値電圧となる。浮遊ゲート135への電子の注入とそれ
からの放出は、第1の絶縁膜137を通して、基板13
1との間でトンネル効果を利用して行われる。このた
め、製造プロセスにおけるゲート絶縁膜質のばらつきや
ゲート絶縁膜厚のばらつき等によって、複数のメモリセ
ルの閾値電圧はある幅を持って分布することになる。即
ち、図17は、複数のメモリセルの閾値電圧の分布を示
す図であり、縦軸に個数、横軸に閾値電圧Vthを示
す。図17から明らかなように、メモリセルの正側の閾
値電圧Vthは、閾値電圧Vth1とVth2との間
に、ある幅を持って分布する。
【0011】NAND型EEPROMでは、メモリセル
からデータを読み出す時に、選択されたメモリセルの制
御ゲート136を論理“0”(Lレベル)に、非選択の
メモリセルの制御ゲート136を論理“1”(Hレベ
ル)に設定する。閾値電圧が負のメモリセルは制御ゲー
ト136が論理“0”でもオンし、閾値電圧が正のメモ
リセルは制御ゲート136が論理“0”になるとオフす
る。このようにして、選択されたメモリセルがオンであ
るか、オフであるか、によってメモリセル中のデータが
読み出される。
からデータを読み出す時に、選択されたメモリセルの制
御ゲート136を論理“0”(Lレベル)に、非選択の
メモリセルの制御ゲート136を論理“1”(Hレベ
ル)に設定する。閾値電圧が負のメモリセルは制御ゲー
ト136が論理“0”でもオンし、閾値電圧が正のメモ
リセルは制御ゲート136が論理“0”になるとオフす
る。このようにして、選択されたメモリセルがオンであ
るか、オフであるか、によってメモリセル中のデータが
読み出される。
【0012】非選択なメモリセルの制御ゲート136は
論理“1”に設定する。これにより、非選択なメモリセ
ルは、その閾値電圧の正負にかかわらず、オン状態とな
る。図18にNAND型のEEPROMのメモリセルの
回路構成の一例を示す。メモリセルブロック127は、
メモリセル31〜34を、選択トランジスタ4と電流カ
ット用トランジスタ1との間に直列に接続して構成して
いる。そして、これらのメモリセル31〜34のうちの
非選択なメモリセルのゲートをHレベル(オン状態)と
し、選択されたメモリセルのゲートをLレベルとする。
この状態で、選択メモリセルがオンであるかオフである
かによって、つまり直列接続されたメモリセル31〜3
4を通じて電流が流れるか流れないかによって、選択メ
モリセル中に記憶されたデータが読み出される。
論理“1”に設定する。これにより、非選択なメモリセ
ルは、その閾値電圧の正負にかかわらず、オン状態とな
る。図18にNAND型のEEPROMのメモリセルの
回路構成の一例を示す。メモリセルブロック127は、
メモリセル31〜34を、選択トランジスタ4と電流カ
ット用トランジスタ1との間に直列に接続して構成して
いる。そして、これらのメモリセル31〜34のうちの
非選択なメモリセルのゲートをHレベル(オン状態)と
し、選択されたメモリセルのゲートをLレベルとする。
この状態で、選択メモリセルがオンであるかオフである
かによって、つまり直列接続されたメモリセル31〜3
4を通じて電流が流れるか流れないかによって、選択メ
モリセル中に記憶されたデータが読み出される。
【0013】ところが、図17に示すように、非選択メ
モリセルの全てをオン状態とするためには、非選択メモ
リセルの制御ゲートに閾値電圧Vth2以上の電圧を印
加する必要がある。そして、非選択メモリセルに与える
電圧が高ければ高いほど、メモリセルに流れる電流は多
くなる。このため、半導体メモリの読み出し速度を速く
することが可能となる。
モリセルの全てをオン状態とするためには、非選択メモ
リセルの制御ゲートに閾値電圧Vth2以上の電圧を印
加する必要がある。そして、非選択メモリセルに与える
電圧が高ければ高いほど、メモリセルに流れる電流は多
くなる。このため、半導体メモリの読み出し速度を速く
することが可能となる。
【0014】複数のメモリセルの閾値電圧は、先にも述
べたように、ある幅を持ってばらつき、この幅(Vth
2〜Vth1)は通常で1〜2Vもある。論理“1”の
データとしては、通常は電源電圧が、行線を介して、制
御ゲートに供給される。このため、電源が低電圧化され
た場合、閾値電圧Vth2と電源電圧との差が小さくな
って、データの読み出し速度が遅くなってしまう。
べたように、ある幅を持ってばらつき、この幅(Vth
2〜Vth1)は通常で1〜2Vもある。論理“1”の
データとしては、通常は電源電圧が、行線を介して、制
御ゲートに供給される。このため、電源が低電圧化され
た場合、閾値電圧Vth2と電源電圧との差が小さくな
って、データの読み出し速度が遅くなってしまう。
【0015】これに対し、閾値電圧Vth2と電源電圧
との差を大きくするには、閾値電圧Vthの値を小さく
すれば良いが、閾値電圧Vth1を正の値に保つ必要が
ある。つまり、閾値電圧Vth1を正の値に保ったま
ま、閾値電圧Vth2を小さくするには、閾値電圧Vt
hのばらつき幅(Vth2−Vth1)を小さくする必
要があるが、製造プロセス技術的に困難である。
との差を大きくするには、閾値電圧Vthの値を小さく
すれば良いが、閾値電圧Vth1を正の値に保つ必要が
ある。つまり、閾値電圧Vth1を正の値に保ったま
ま、閾値電圧Vth2を小さくするには、閾値電圧Vt
hのばらつき幅(Vth2−Vth1)を小さくする必
要があるが、製造プロセス技術的に困難である。
【0016】これに代わる方法として、例えば、集積回
路内部で、電源電圧を昇圧して、昇圧した電圧を非選択
なメモリセルの制御ゲートに与えることも考えられる。
しかしながら、このような昇圧回路は電流供給能力が小
さい。このため、行線を充電する時に、時間がかかって
しまうという欠点がある。
路内部で、電源電圧を昇圧して、昇圧した電圧を非選択
なメモリセルの制御ゲートに与えることも考えられる。
しかしながら、このような昇圧回路は電流供給能力が小
さい。このため、行線を充電する時に、時間がかかって
しまうという欠点がある。
【0017】図19は、NAND型EEPROMのメモ
リセルアレイと行デコーダの関係を示すブロック図であ
る。図19に示すように、行デコーダ139によって選
択される行線Wに選択トランジスタ4のゲートと、電流
カット用トランジスタ1のゲートと、メモリセル31,
32,33,…の制御ゲートがそれぞれ接続されてい
る。列線128とグランドとの間には、メモリセルブロ
ック127が、即ち、選択トランジスタ4、メモリセル
31,32,33,…、電流カット用トランジスタ1の
直列回路であるメモリセルブロック127が接続されて
いる。そして、メモリセルブロック127の複数が、マ
トリクス状に配列されている。選択トランジスタ4の一
端、つまりメモリセルブロック127の一端は対応する
列毎に列線128に接続される。列線128は図示しな
い検知回路に接続されており、その検知回路により選択
されたメモリセルからのデータの読み出しが行われる。
リセルアレイと行デコーダの関係を示すブロック図であ
る。図19に示すように、行デコーダ139によって選
択される行線Wに選択トランジスタ4のゲートと、電流
カット用トランジスタ1のゲートと、メモリセル31,
32,33,…の制御ゲートがそれぞれ接続されてい
る。列線128とグランドとの間には、メモリセルブロ
ック127が、即ち、選択トランジスタ4、メモリセル
31,32,33,…、電流カット用トランジスタ1の
直列回路であるメモリセルブロック127が接続されて
いる。そして、メモリセルブロック127の複数が、マ
トリクス状に配列されている。選択トランジスタ4の一
端、つまりメモリセルブロック127の一端は対応する
列毎に列線128に接続される。列線128は図示しな
い検知回路に接続されており、その検知回路により選択
されたメモリセルからのデータの読み出しが行われる。
【0018】図19の一部分の詳細が、図20に示され
る。図20では、メモリセルブロック127中のメモリ
セルが4個の場合を示している。
る。図20では、メモリセルブロック127中のメモリ
セルが4個の場合を示している。
【0019】図20に示すように、行デコーダ139に
おいて、信号B1は、トランジスタ51〜54のゲート
に与えられ、インバータI1を介してトランジスタ61
〜64のゲートに与えられる。一方、信号S1〜S4
は、それぞれトランジスタ51,61;52,62;5
3,63;54,64のソ−スに供給される。トランジ
スタ51,61のドレインは行線W11を介してメモリ
セル31のゲートに、トランジスタ52,62のドレイ
ンは行線W12を介してメモリセル32のゲートに、ト
ランジスタ53,63のドレインは行線W13を介して
メモリセル33のゲートに、トランジスタ54,64の
ドレインは行線W14を介してメモリセル34のゲート
に接続される。行線W11〜W14はそれぞれトランジ
スタ6〜9を介して接地される。トランジスタ6〜9の
ゲートには信号B1が供給される。メモリセルブロック
127(1)の選択トランジスタ4にはインバータI1
を介して信号/B1が供給され、電流カット用トランジ
スタ1には信号φが供給される。
おいて、信号B1は、トランジスタ51〜54のゲート
に与えられ、インバータI1を介してトランジスタ61
〜64のゲートに与えられる。一方、信号S1〜S4
は、それぞれトランジスタ51,61;52,62;5
3,63;54,64のソ−スに供給される。トランジ
スタ51,61のドレインは行線W11を介してメモリ
セル31のゲートに、トランジスタ52,62のドレイ
ンは行線W12を介してメモリセル32のゲートに、ト
ランジスタ53,63のドレインは行線W13を介して
メモリセル33のゲートに、トランジスタ54,64の
ドレインは行線W14を介してメモリセル34のゲート
に接続される。行線W11〜W14はそれぞれトランジ
スタ6〜9を介して接地される。トランジスタ6〜9の
ゲートには信号B1が供給される。メモリセルブロック
127(1)の選択トランジスタ4にはインバータI1
を介して信号/B1が供給され、電流カット用トランジ
スタ1には信号φが供給される。
【0020】ここで、トランジスタ51〜54はPチャ
ンネル型のMOSトランジスタであり、トランジスタ6
1〜64はNチャンネル型のMOSトランジスタであ
る。
ンネル型のMOSトランジスタであり、トランジスタ6
1〜64はNチャンネル型のMOSトランジスタであ
る。
【0021】同様に、行デコーダ139において、信号
B2は、トランジスタ51〜54のゲートに与えられ、
インバータI2を介してトランジスタ61〜64のゲー
トに与えられる。一方、信号S1〜S4はそれぞれトラ
ンジスタ51,61;52,62;53,63;54,
64のソ−スに供給される。トランジスタ51,61の
ドレインは行線W21を介してメモリセル31のゲート
に、トランジスタ52,62のドレインは行線W22を
介してメモリセル32のゲートに、トランジスタ53,
63のドレインは行線W23を介してメモリセル33の
ゲートに、トランジスタ54,64のドレインは行線W
24を介してメモリセル34のゲートに供給される。行
線W21〜W24はそれぞれトランジスタ6〜9を介し
て接地される。トランジスタ6〜9のゲートには信号B
2が供給される。メモリセルブロック127(2)の選
択トランジスタ4にはインバータI2を介して信号/B
2が供給され、電流カット用トランジスタ1には信号φ
が供給される。
B2は、トランジスタ51〜54のゲートに与えられ、
インバータI2を介してトランジスタ61〜64のゲー
トに与えられる。一方、信号S1〜S4はそれぞれトラ
ンジスタ51,61;52,62;53,63;54,
64のソ−スに供給される。トランジスタ51,61の
ドレインは行線W21を介してメモリセル31のゲート
に、トランジスタ52,62のドレインは行線W22を
介してメモリセル32のゲートに、トランジスタ53,
63のドレインは行線W23を介してメモリセル33の
ゲートに、トランジスタ54,64のドレインは行線W
24を介してメモリセル34のゲートに供給される。行
線W21〜W24はそれぞれトランジスタ6〜9を介し
て接地される。トランジスタ6〜9のゲートには信号B
2が供給される。メモリセルブロック127(2)の選
択トランジスタ4にはインバータI2を介して信号/B
2が供給され、電流カット用トランジスタ1には信号φ
が供給される。
【0022】図20の構成において、各ノードの電圧波
形を図21に示す。同図において、(A)は信号S1、
(B)は信号S2、(C)は信号S3、(D)は信号S
4、(E)は信号B1、(F)は信号B2、(G)は行
線W11、(H)は行線W12、(I)は行線W13、
(J)は行線W14、(K)は行線W21、(L)は行
線W22、(M)は行線W23、(N)は行線W24の
電圧波形をそれぞれ示すものである。
形を図21に示す。同図において、(A)は信号S1、
(B)は信号S2、(C)は信号S3、(D)は信号S
4、(E)は信号B1、(F)は信号B2、(G)は行
線W11、(H)は行線W12、(I)は行線W13、
(J)は行線W14、(K)は行線W21、(L)は行
線W22、(M)は行線W23、(N)は行線W24の
電圧波形をそれぞれ示すものである。
【0023】電流カット用トランジスタ1は信号φによ
り制御される。即ち、データの読み出し時に導通状態に
設定され、データの書き込み時には、メモリセル31〜
34を通じて電流が流れないようにするために、非導通
状態に設定される。
り制御される。即ち、データの読み出し時に導通状態に
設定され、データの書き込み時には、メモリセル31〜
34を通じて電流が流れないようにするために、非導通
状態に設定される。
【0024】メモリセルブロック127は、複数のメモ
リセル31〜34と選択トランジスタ4と電流カット用
トランジスタ1の直列回路で構成される。このメモリセ
ルブロック127の選択、つまり、列線128への接続
は選択トランジスタ4によって行われる。
リセル31〜34と選択トランジスタ4と電流カット用
トランジスタ1の直列回路で構成される。このメモリセ
ルブロック127の選択、つまり、列線128への接続
は選択トランジスタ4によって行われる。
【0025】選択トランジスタ4は行線WL10,WL
20に接続され、それらの行線上の信号/B1,/B2
により制御される。例えば、メモリセルブロック127
(1)が選択される場合には、信号B1が論理“0”と
なる。
20に接続され、それらの行線上の信号/B1,/B2
により制御される。例えば、メモリセルブロック127
(1)が選択される場合には、信号B1が論理“0”と
なる。
【0026】データの読み出しに当たっては、図21
(A)〜(D)に示すように、信号S1〜S4のうちの
いずれか1つが論理“0”、その他のものが論理“1”
となるように制御される。
(A)〜(D)に示すように、信号S1〜S4のうちの
いずれか1つが論理“0”、その他のものが論理“1”
となるように制御される。
【0027】今、図21(E)に示すように、信号B1
が論理“0”となると、これに対応するメモリセルブロ
ック127(1)が選択され且つトランジスタ51〜5
4,61〜64が全てオンとなる。
が論理“0”となると、これに対応するメモリセルブロ
ック127(1)が選択され且つトランジスタ51〜5
4,61〜64が全てオンとなる。
【0028】この時、信号B2は図21(F)に示すよ
うに、論理“1”である。したがって、これに対応する
メモリセルブロック127(2)は非選択であり且つト
ランジスタ51〜54,61〜64が全てオフとなる。
うに、論理“1”である。したがって、これに対応する
メモリセルブロック127(2)は非選択であり且つト
ランジスタ51〜54,61〜64が全てオフとなる。
【0029】このとき、図21(G)、(H)、
(I)、(J)に示すように、行線W11〜W14は、
対応する信号S1〜S4に基づいて、いずれか1つが論
理“0”、その他のものが論理“1”となるように制御
される。これらの信号はメモリセル31〜34の各制御
ゲートに与えられる。
(I)、(J)に示すように、行線W11〜W14は、
対応する信号S1〜S4に基づいて、いずれか1つが論
理“0”、その他のものが論理“1”となるように制御
される。これらの信号はメモリセル31〜34の各制御
ゲートに与えられる。
【0030】一方、行線W21〜W24は、信号B2に
よってトランジスタ6〜9が全てオンすることから、図
21(K)、(L)、(M)、(N)に示すように、全
てが接地電位に対応する論理“0”となる。
よってトランジスタ6〜9が全てオンすることから、図
21(K)、(L)、(M)、(N)に示すように、全
てが接地電位に対応する論理“0”となる。
【0031】これに対して、図21(F)に示すよう
に、時刻t1の時点で、信号B2が論理“0”になる
と、これに対応するメモリセルブロック127(2)が
選択状態になる。この時、信号B1は図21(E)に示
すように、論理“1”に変化し、これに対応するメモリ
セルブロック127(1)は非選択となる。
に、時刻t1の時点で、信号B2が論理“0”になる
と、これに対応するメモリセルブロック127(2)が
選択状態になる。この時、信号B1は図21(E)に示
すように、論理“1”に変化し、これに対応するメモリ
セルブロック127(1)は非選択となる。
【0032】この場合、図21(K)、(L)、
(M)、(N)に示すように、行線W21〜W24は、
信号S1〜S4に対応していずれか1つが論理“0”の
ままとされ、その他のものは論理“1”となるように充
電される。これらの信号はメモリセル31〜34の制御
ゲートに与えられる。
(M)、(N)に示すように、行線W21〜W24は、
信号S1〜S4に対応していずれか1つが論理“0”の
ままとされ、その他のものは論理“1”となるように充
電される。これらの信号はメモリセル31〜34の制御
ゲートに与えられる。
【0033】一方、行線W11〜W14は、信号B1に
よりトランジスタ6〜9が全てオンすることから、図2
1(G)、(H)、(I)、(J)に示すように、全て
が論理“0”となる。
よりトランジスタ6〜9が全てオンすることから、図2
1(G)、(H)、(I)、(J)に示すように、全て
が論理“0”となる。
【0034】以上のようにして、選択したメモリセルブ
ロック127中のメモリセル31〜34のうちの1つの
ゲートを選択的に論理“0”にすることにより、メモリ
セルブロック127のデータを列線128に読み出すこ
とができる。
ロック127中のメモリセル31〜34のうちの1つの
ゲートを選択的に論理“0”にすることにより、メモリ
セルブロック127のデータを列線128に読み出すこ
とができる。
【0035】
【発明が解決しようとする課題】図20において、上記
した、選択メモリセルブロック127中のメモリセル3
1〜34のうちの1つからのデータの読み出しを行う場
合を考える。この場合には、選択されたメモリセルにつ
ながる行線以外の全ての行線を充電しなければならな
い。この充電は、行デコーダ139の配線を通じて行わ
れる。このため、その充電は大きな容量の充電となる。
つまり、短時間でそれらの行線の充電を完了するために
は、大きな電流供給能力が必要となる。
した、選択メモリセルブロック127中のメモリセル3
1〜34のうちの1つからのデータの読み出しを行う場
合を考える。この場合には、選択されたメモリセルにつ
ながる行線以外の全ての行線を充電しなければならな
い。この充電は、行デコーダ139の配線を通じて行わ
れる。このため、その充電は大きな容量の充電となる。
つまり、短時間でそれらの行線の充電を完了するために
は、大きな電流供給能力が必要となる。
【0036】図20の例では、1つのメモリセルブロッ
ク127にメモリセル31〜34を4個接続した構成を
例示した。しかし、実際には、チップサイズを縮小して
コストを下げるという観点から、1つのメモリセルブロ
ック127はメモリセルの8個あるいは16個を有する
構成が一般的である。例えば、16個のメモリセルを有
するメモリセルブロック127の場合、信号S1,S
2,…も16個必要となり、大きな容量を充電する必要
が出てくる。
ク127にメモリセル31〜34を4個接続した構成を
例示した。しかし、実際には、チップサイズを縮小して
コストを下げるという観点から、1つのメモリセルブロ
ック127はメモリセルの8個あるいは16個を有する
構成が一般的である。例えば、16個のメモリセルを有
するメモリセルブロック127の場合、信号S1,S
2,…も16個必要となり、大きな容量を充電する必要
が出てくる。
【0037】したがって、集積回路自体を低電圧で駆動
し、行線のみを昇圧回路によって電源電圧以上に充電し
ようとする場合には、大きな容量を、電流供給能力の比
較的小さな内部昇圧回路を用いて充電することになる。
このため、行線の充電に多くの時間を必要とする。つま
り、データの読み出し速度が遅くなるという欠点があ
る。更に、メモリセルブロック127が選択状態から非
選択状態に移行した場合、行線中の全ての電荷を放電す
ることになる。このことは、先に蓄えた充電電荷を捨て
ることになり、省電力という観点からも得策ではない。
し、行線のみを昇圧回路によって電源電圧以上に充電し
ようとする場合には、大きな容量を、電流供給能力の比
較的小さな内部昇圧回路を用いて充電することになる。
このため、行線の充電に多くの時間を必要とする。つま
り、データの読み出し速度が遅くなるという欠点があ
る。更に、メモリセルブロック127が選択状態から非
選択状態に移行した場合、行線中の全ての電荷を放電す
ることになる。このことは、先に蓄えた充電電荷を捨て
ることになり、省電力という観点からも得策ではない。
【0038】本発明は、上記に鑑みてなされたもので、
その目的は、内部昇圧回路を用いた場合においても、短
時間で行線を充電できるようにして、読み出し速度の高
速化を図ることにある。
その目的は、内部昇圧回路を用いた場合においても、短
時間で行線を充電できるようにして、読み出し速度の高
速化を図ることにある。
【0039】また、選択トランジスタ4に直列に複数の
メモリセル31、32、…が接続された形式は、メモリ
セルサイズを小さくできるのでNAND型EEPROM
に限らずROM等では良く使用される構成である。とこ
ろが、1つのメモリセルブロック127のメモリセルの
個数を多くした場合は、行線のピッチはほぼ一つのメモ
リセルの大きさになってしまうので、メモリセルを選択
するための行デコーダもメモリセルトランジスタの大き
さと等しいピッチで作らなければならないために、デコ
ーダのトランジスタ数を減らし占有面積の小さなデコー
ド回路とするために、図20のような構成のデコーダが
使用されている。
メモリセル31、32、…が接続された形式は、メモリ
セルサイズを小さくできるのでNAND型EEPROM
に限らずROM等では良く使用される構成である。とこ
ろが、1つのメモリセルブロック127のメモリセルの
個数を多くした場合は、行線のピッチはほぼ一つのメモ
リセルの大きさになってしまうので、メモリセルを選択
するための行デコーダもメモリセルトランジスタの大き
さと等しいピッチで作らなければならないために、デコ
ーダのトランジスタ数を減らし占有面積の小さなデコー
ド回路とするために、図20のような構成のデコーダが
使用されている。
【0040】本願発明の他の目的は、従来よりも更にデ
コーダを構成するトランジスタ数を減らし、更に小さな
占有面積となる、デコーダを提供する事にある。
コーダを構成するトランジスタ数を減らし、更に小さな
占有面積となる、デコーダを提供する事にある。
【0041】
【課題を解決するための手段】本発明の半導体メモリ装
置は、第1の行線と、前記第1の行線によって駆動され
る選択用トランジスタと、第2の行線と、前記第2の行
線によって駆動されると共に、前記選択用トランジスタ
に直列に接続されるメモリセルと、前記第1の行線を選
択するための第1の選択手段と、前記第2の行線を選択
するための第2の選択手段と、前記選択用トランジスタ
に接続された列線と、前記列線に接続され、前記メモリ
セルに記憶されたデータを検知するためのデータ検知手
段と、前記第2の選択手段と前記第2の行線との間に接
続され、前記第2の選択手段によって制御されて前記第
2の行線を選択する、第1のスイッチング手段と、所定
の電位を供給するための電位供給端と、前記第2の行線
との間に接続される、第2のスイッチング手段と、を備
えるものとして構成される。
置は、第1の行線と、前記第1の行線によって駆動され
る選択用トランジスタと、第2の行線と、前記第2の行
線によって駆動されると共に、前記選択用トランジスタ
に直列に接続されるメモリセルと、前記第1の行線を選
択するための第1の選択手段と、前記第2の行線を選択
するための第2の選択手段と、前記選択用トランジスタ
に接続された列線と、前記列線に接続され、前記メモリ
セルに記憶されたデータを検知するためのデータ検知手
段と、前記第2の選択手段と前記第2の行線との間に接
続され、前記第2の選択手段によって制御されて前記第
2の行線を選択する、第1のスイッチング手段と、所定
の電位を供給するための電位供給端と、前記第2の行線
との間に接続される、第2のスイッチング手段と、を備
えるものとして構成される。
【0042】
【作用】第1の行線に接続される選択用トランジスタと
第2の行線に接続されるメモリセルを選択用トランジス
タを介して列線側のデータ検知手段からアクセスするに
当たり、第1のスイッチング手段により第2の行線を制
御すると共に第2のスイッチング手段により第2の行線
に所定の電位を供給するための電位供給端を選択的に接
続することにより、第2の行線の充放電にかかわる速度
を速くする。
第2の行線に接続されるメモリセルを選択用トランジス
タを介して列線側のデータ検知手段からアクセスするに
当たり、第1のスイッチング手段により第2の行線を制
御すると共に第2のスイッチング手段により第2の行線
に所定の電位を供給するための電位供給端を選択的に接
続することにより、第2の行線の充放電にかかわる速度
を速くする。
【0043】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。図1は本発明の一実施例にかかる半導体メ
モリ装置の回路図である。図1に示すように、列線(B
L1〜BLn)128は複数のメモリセルブロック12
7に接続される。各メモリセルブロック127は、選択
トランジスタ4と、メモリセル31〜34と、電流カッ
ト用トランジスタ1の直列回路で構成されている。これ
らのブロック127はマトリクス状に配置される。マト
リクス状の配列位置に応じて、メモリセルブロック12
7のメモリセル31〜34を、それぞれM11〜M41
またはM1n〜M4nまたはm11〜m41またはm1
n〜m4nと表記する。図1において、信号S1および
信号S2は、図20における信号/B1,/B2にそれ
ぞれ対応するものである。
を説明する。図1は本発明の一実施例にかかる半導体メ
モリ装置の回路図である。図1に示すように、列線(B
L1〜BLn)128は複数のメモリセルブロック12
7に接続される。各メモリセルブロック127は、選択
トランジスタ4と、メモリセル31〜34と、電流カッ
ト用トランジスタ1の直列回路で構成されている。これ
らのブロック127はマトリクス状に配置される。マト
リクス状の配列位置に応じて、メモリセルブロック12
7のメモリセル31〜34を、それぞれM11〜M41
またはM1n〜M4nまたはm11〜m41またはm1
n〜m4nと表記する。図1において、信号S1および
信号S2は、図20における信号/B1,/B2にそれ
ぞれ対応するものである。
【0044】本実施例の各メモリセルブロック127に
おいて、選択トランジスタ4に接続される第1の行線W
L10,WL20とメモリセル31〜34の制御ゲート
である第2の行線WL11〜WL14,WL21〜WL
24を、信号S1,S2を利用して制御するようにして
いる。このため、行デコーダを通しての配線による充放
電が不要となり、データの読み出し時に昇圧された信号
を供給する容量の値も従来に比して小さくすることがで
きる。
おいて、選択トランジスタ4に接続される第1の行線W
L10,WL20とメモリセル31〜34の制御ゲート
である第2の行線WL11〜WL14,WL21〜WL
24を、信号S1,S2を利用して制御するようにして
いる。このため、行デコーダを通しての配線による充放
電が不要となり、データの読み出し時に昇圧された信号
を供給する容量の値も従来に比して小さくすることがで
きる。
【0045】信号R1〜R4及びR1B〜R4Bは、行
線WL11〜WL14及び行線WL21〜WL24を選
択するための信号である。これらの信号は、行線WL1
1〜WL14及び行線WL21〜WL24と信号S1,
S2…との間に接続されたトランジスタ51〜54及び
61〜64のゲートに供給される。
線WL11〜WL14及び行線WL21〜WL24を選
択するための信号である。これらの信号は、行線WL1
1〜WL14及び行線WL21〜WL24と信号S1,
S2…との間に接続されたトランジスタ51〜54及び
61〜64のゲートに供給される。
【0046】信号R1B〜R4Bはトランジスタ21〜
24の各ゲートおよびトランジスタ25〜28の各ゲー
トにも供給される。トランジスタ21〜24は所定電位
を供給する電位供給端子VAに対してトランジスタ29
を介して接続されている。電位供給端子VAはトランジ
スタ21〜24のオンにより行線WL11〜WL14に
接続される。トランジスタ29のオン/オフは信号S1
により制御される。
24の各ゲートおよびトランジスタ25〜28の各ゲー
トにも供給される。トランジスタ21〜24は所定電位
を供給する電位供給端子VAに対してトランジスタ29
を介して接続されている。電位供給端子VAはトランジ
スタ21〜24のオンにより行線WL11〜WL14に
接続される。トランジスタ29のオン/オフは信号S1
により制御される。
【0047】一方、トランジスタ25〜28は、所定の
電位を供給する電位供給端子VAに対してトランジスタ
30を介して接続されている。電位供給端子VAは、ト
ランジスタ25〜28のオンにより行線WL21〜WL
24に接続される。トランジスタ30は信号S2により
制御される。
電位を供給する電位供給端子VAに対してトランジスタ
30を介して接続されている。電位供給端子VAは、ト
ランジスタ25〜28のオンにより行線WL21〜WL
24に接続される。トランジスタ30は信号S2により
制御される。
【0048】以上述べたような構成において、次にその
動作を図2の電圧波形図に従って説明する。図2はメモ
リセル31〜34の浮遊ゲートに電子を注入する時の各
ノードの電圧波形図を示すものであり、(A)は信号S
1、(B)は信号S2、(C)は信号R1、(D)は信
号R1B、(E)は信号R2、(F)は信号R2B、
(G)は信号R3、(H)は信号R3B、(I)は信号
R4、(J)は信号R4B、(K)は行線WL11、
(L)は行線WL12、(M)は行線WL13、(N)
は行線WL14、(O)は行線WL21、(P)は行線
WL22、(Q)は行線WL23、(R)は行線WL2
4、(S)は列線BL1、(T)は列線BLn、(U)
は電位供給端子VA、(V)は信号φをそれぞれ示すも
のである。
動作を図2の電圧波形図に従って説明する。図2はメモ
リセル31〜34の浮遊ゲートに電子を注入する時の各
ノードの電圧波形図を示すものであり、(A)は信号S
1、(B)は信号S2、(C)は信号R1、(D)は信
号R1B、(E)は信号R2、(F)は信号R2B、
(G)は信号R3、(H)は信号R3B、(I)は信号
R4、(J)は信号R4B、(K)は行線WL11、
(L)は行線WL12、(M)は行線WL13、(N)
は行線WL14、(O)は行線WL21、(P)は行線
WL22、(Q)は行線WL23、(R)は行線WL2
4、(S)は列線BL1、(T)は列線BLn、(U)
は電位供給端子VA、(V)は信号φをそれぞれ示すも
のである。
【0049】さて、メモリセル31〜34の浮遊ゲート
に電子を注入する場合は、その前に、全てのメモリセル
31〜34の浮遊ゲートから電子を放出させる。すなわ
ち、全てのメモリセル31〜34中の記憶データを、2
進データの内の一方の値に初期化する。例えば、メモリ
セル31〜34はNチャンネル型MOSトランジスタで
あり、半導体基板中のPウェル内に周辺回路から分離し
て配置される。電子の放出を行わせる場合は、メモリセ
ル31〜34の制御ゲート、すなわち行線WL11〜W
L14または行線WL21〜WL24を0Vに設定し、
メモリセル31〜34の作られているPウェルに高電圧
を印加する。そして、メモリセル31〜34の浮遊ゲー
トからPウェルに電子を放出させる。これにより、メモ
リセル31〜34の閾値電圧は負の値となる。
に電子を注入する場合は、その前に、全てのメモリセル
31〜34の浮遊ゲートから電子を放出させる。すなわ
ち、全てのメモリセル31〜34中の記憶データを、2
進データの内の一方の値に初期化する。例えば、メモリ
セル31〜34はNチャンネル型MOSトランジスタで
あり、半導体基板中のPウェル内に周辺回路から分離し
て配置される。電子の放出を行わせる場合は、メモリセ
ル31〜34の制御ゲート、すなわち行線WL11〜W
L14または行線WL21〜WL24を0Vに設定し、
メモリセル31〜34の作られているPウェルに高電圧
を印加する。そして、メモリセル31〜34の浮遊ゲー
トからPウェルに電子を放出させる。これにより、メモ
リセル31〜34の閾値電圧は負の値となる。
【0050】行線WL11〜WL14または行線WL2
1〜WL24を0Vに設定する方法としては、いくつか
が考えられる。例えば、信号S1,S2…を論理“1”
に、信号R1〜R4を論理“0”に、信号R1B〜R4
Bを論理“1”に、電位供給端子VAを0Vにそれぞれ
設定し、この状態でトランジスタ21〜24またはトラ
ンジスタ25〜28を通じて電位供給端子VAの0Vを
供給する方法である。あるいは、信号S1,S2…を論
理“0”、すなわち0Vにし、信号R1〜R4を論理
“1”にし、これによりトランジスタ51〜54を通じ
て、0Vの信号S1,S2を、行線WL11〜WL14
または行線WL21〜WL24に供給する方法である。
1〜WL24を0Vに設定する方法としては、いくつか
が考えられる。例えば、信号S1,S2…を論理“1”
に、信号R1〜R4を論理“0”に、信号R1B〜R4
Bを論理“1”に、電位供給端子VAを0Vにそれぞれ
設定し、この状態でトランジスタ21〜24またはトラ
ンジスタ25〜28を通じて電位供給端子VAの0Vを
供給する方法である。あるいは、信号S1,S2…を論
理“0”、すなわち0Vにし、信号R1〜R4を論理
“1”にし、これによりトランジスタ51〜54を通じ
て、0Vの信号S1,S2を、行線WL11〜WL14
または行線WL21〜WL24に供給する方法である。
【0051】一方、浮遊ゲートに電子を注入する時は、
信号φは所定の電位となる。これにより、メモリセル3
1〜34と基準電位との間に接続されている電流カット
用トランジスタ1は、オフする。
信号φは所定の電位となる。これにより、メモリセル3
1〜34と基準電位との間に接続されている電流カット
用トランジスタ1は、オフする。
【0052】ここで、信号S1に対応する複数のメモリ
セルブロック127(1a)〜127(1n)が選択さ
れ、それらのブロック127(1a)〜127(1n)
のうちのあるブロック127(1a)中のメモリセル
(M11)31の浮遊ゲートに電子を注入し、他のブロ
ック127(1b)〜127(1n)中のメモリセル
(M1n)31の浮遊ゲートは電子が放出されたままの
状態にしておく場合の動作について説明する。
セルブロック127(1a)〜127(1n)が選択さ
れ、それらのブロック127(1a)〜127(1n)
のうちのあるブロック127(1a)中のメモリセル
(M11)31の浮遊ゲートに電子を注入し、他のブロ
ック127(1b)〜127(1n)中のメモリセル
(M1n)31の浮遊ゲートは電子が放出されたままの
状態にしておく場合の動作について説明する。
【0053】なお、信号S1以外の信号、例えば信号S
2に対応するメモリセルブロック127(2a)〜12
7(2n)のメモリセル31〜34は非選択である。メ
モリセルブロック127(1a)が選択される時は、対
応する信号S1は論理“1”に設定される。メモリセル
31〜34のゲートに、選択的に、電子注入用の高電圧
を供給する必要がある。このため、浮遊ゲートに電子を
注入する時のこの論理“1”は、データの読み出しの時
の論理“1”よりも、高い電圧値(例えば20V程度)
とされる。一方、他のメモリセルブロック127(2)
を非選択とするために、対応する信号S2は論理
“0”、例えば0Vにされる。
2に対応するメモリセルブロック127(2a)〜12
7(2n)のメモリセル31〜34は非選択である。メ
モリセルブロック127(1a)が選択される時は、対
応する信号S1は論理“1”に設定される。メモリセル
31〜34のゲートに、選択的に、電子注入用の高電圧
を供給する必要がある。このため、浮遊ゲートに電子を
注入する時のこの論理“1”は、データの読み出しの時
の論理“1”よりも、高い電圧値(例えば20V程度)
とされる。一方、他のメモリセルブロック127(2)
を非選択とするために、対応する信号S2は論理
“0”、例えば0Vにされる。
【0054】行線WL11に接続されるメモリセル(M
11)31を選択する時は、信号R1を論理“1”に、
信号R1Bを論理“0”に設定する。非選択な行線に対
応する信号R2、R3、R4はいずれも論理“0”に、
信号R2B、R3B、R4Bはいずれも論理“1”に設
定される。この場合の論理“1”も読み出し時の電圧よ
りも高い電圧である。
11)31を選択する時は、信号R1を論理“1”に、
信号R1Bを論理“0”に設定する。非選択な行線に対
応する信号R2、R3、R4はいずれも論理“0”に、
信号R2B、R3B、R4Bはいずれも論理“1”に設
定される。この場合の論理“1”も読み出し時の電圧よ
りも高い電圧である。
【0055】信号R1が論理“1”であるため、Nチャ
ンネルMOSトランジスタであるトランジスタ51
(1)はオンする。信号R1Bが論理“0”であるの
で、PチャンネルMOSトランジスタであるトランジス
タ61(1)もオンする。このため、論理“1”の信号
S1の高電圧が、トランジスタ51(1),61(1)
を通じて、行線WL11に供給される。一方、信号R
2,R3,R4は論理“0”、信号R2B,R3B,R
4Bは論理“1”である。このため、これらの信号がゲ
ートに供給されるトランジスタ52(1),62
(1),53(1),63(1),54(1),64
(1)は、全て、オフ状態となる。従って、信号S1
は、非選択である行線WL12,WL13,WL14に
は供給されない。
ンネルMOSトランジスタであるトランジスタ51
(1)はオンする。信号R1Bが論理“0”であるの
で、PチャンネルMOSトランジスタであるトランジス
タ61(1)もオンする。このため、論理“1”の信号
S1の高電圧が、トランジスタ51(1),61(1)
を通じて、行線WL11に供給される。一方、信号R
2,R3,R4は論理“0”、信号R2B,R3B,R
4Bは論理“1”である。このため、これらの信号がゲ
ートに供給されるトランジスタ52(1),62
(1),53(1),63(1),54(1),64
(1)は、全て、オフ状態となる。従って、信号S1
は、非選択である行線WL12,WL13,WL14に
は供給されない。
【0056】また、行線WL12〜WL14は、信号S
1によりゲート制御されるトランジスタ29と、それぞ
れのゲートが信号R2B〜R4Bで制御されるトランジ
スタ22〜24を介して、所定の電位供給端子VAに接
続される。
1によりゲート制御されるトランジスタ29と、それぞ
れのゲートが信号R2B〜R4Bで制御されるトランジ
スタ22〜24を介して、所定の電位供給端子VAに接
続される。
【0057】行線WL11は、ゲートが信号R1Bによ
り制御されるトランジスタ21がオフしているため、所
定の電位供給端子VAに接続されない。行線WL12
は、ゲートが信号R2Bにより制御されるトランジスタ
22とゲートが信号S1により制御されるトランジスタ
29を通じて、所定の電位供給端子VAに接続される。
同様に、行線WL13は、ゲートが信号R3Bにより制
御されるトランジスタ23とゲートが信号S1により制
御されるトランジスタ29を通じて、所定の電位供給端
子VAに接続される。同様に、行線WL14は、ゲート
が信号R4Bにより制御されるトランジスタ24とゲー
トが信号S1により制御されるトランジスタ29を通じ
て、所定の電位供給端子VAに接続される。
り制御されるトランジスタ21がオフしているため、所
定の電位供給端子VAに接続されない。行線WL12
は、ゲートが信号R2Bにより制御されるトランジスタ
22とゲートが信号S1により制御されるトランジスタ
29を通じて、所定の電位供給端子VAに接続される。
同様に、行線WL13は、ゲートが信号R3Bにより制
御されるトランジスタ23とゲートが信号S1により制
御されるトランジスタ29を通じて、所定の電位供給端
子VAに接続される。同様に、行線WL14は、ゲート
が信号R4Bにより制御されるトランジスタ24とゲー
トが信号S1により制御されるトランジスタ29を通じ
て、所定の電位供給端子VAに接続される。
【0058】一方、信号S2は論理“0”であるため
に、第1の行線WL20も論理“0”となり、この第1
の行線WL20に接続されている選択トランジスタ4及
びトランジスタ30はオフする。また、トランジスタ5
1及び61はオンしているので、このトランジスタ51
及び61を通して信号S2が第2の行線WL21に供給
され、ゲートが信号R1Bによって制御されるトランジ
スタ25はオフしているため、第2の行線WL21も論
理“0”となる。トランジスタ52〜54、トランジス
タ62〜64はオフしており、ゲートが信号R2B、R
3B、R4Bによってそれぞれ制御されるトランジスタ
26、27、28はオンしているので、これらトランジ
スタ26、27、28を通して第2の行線WL22、W
L23、WL24はお互いに接続される事になるが、ト
ランジスタ52〜54、トランジスタ62〜64はオフ
のため、第2の行線WL22、WL23、WL24は電
気的に浮遊状態になる。一般的には、P−N接合のリー
ク電流等により、第2の行線WL22、WL23、WL
24は半導体基板と等しい電位、すなわち0V程度の電
位となる。このため非選択なメモリセルブロック127
(2)では、メモリセルへの電子の注入は起こらない。
に、第1の行線WL20も論理“0”となり、この第1
の行線WL20に接続されている選択トランジスタ4及
びトランジスタ30はオフする。また、トランジスタ5
1及び61はオンしているので、このトランジスタ51
及び61を通して信号S2が第2の行線WL21に供給
され、ゲートが信号R1Bによって制御されるトランジ
スタ25はオフしているため、第2の行線WL21も論
理“0”となる。トランジスタ52〜54、トランジス
タ62〜64はオフしており、ゲートが信号R2B、R
3B、R4Bによってそれぞれ制御されるトランジスタ
26、27、28はオンしているので、これらトランジ
スタ26、27、28を通して第2の行線WL22、W
L23、WL24はお互いに接続される事になるが、ト
ランジスタ52〜54、トランジスタ62〜64はオフ
のため、第2の行線WL22、WL23、WL24は電
気的に浮遊状態になる。一般的には、P−N接合のリー
ク電流等により、第2の行線WL22、WL23、WL
24は半導体基板と等しい電位、すなわち0V程度の電
位となる。このため非選択なメモリセルブロック127
(2)では、メモリセルへの電子の注入は起こらない。
【0059】上記のように非選択の信号R2B、R3
B、R4Bは共に論理“1”となっているため、トラン
ジスタ22、23、24は導通状態となり、論理“1”
の信号S1で制御されるトランジスタ29もオンするた
め、所定の電位供給端子VAが非選択な行線WL12、
WL13、WL14に供給される。この時、所定の電位
供給端子VAは非選択なメモリセル32、33、34の
制御ゲートに供給されるので、非選択なメモリセル3
2、33、34の浮遊ゲートへの電子の注入が起こらな
いような適当な低い値に設定される。
B、R4Bは共に論理“1”となっているため、トラン
ジスタ22、23、24は導通状態となり、論理“1”
の信号S1で制御されるトランジスタ29もオンするた
め、所定の電位供給端子VAが非選択な行線WL12、
WL13、WL14に供給される。この時、所定の電位
供給端子VAは非選択なメモリセル32、33、34の
制御ゲートに供給されるので、非選択なメモリセル3
2、33、34の浮遊ゲートへの電子の注入が起こらな
いような適当な低い値に設定される。
【0060】図2に示すように、選択されたM11に対
応するメモリセル31に電子を注入する時は、列線BL
1は論理“0”、例えば0Vに設定されており、この0
Vが選択トランジスタ4を通じてメモリセル31のチャ
ンネル領域まで伝達されている。このため、メモリセル
31の制御ゲートに供給された高電圧信号S1とチャン
ネル領域との間の電圧差が、チャンネル領域から浮遊ゲ
ートへ電子を注入するのに十分な値となり、メモリセル
31の浮遊ゲートに電子が注入される。
応するメモリセル31に電子を注入する時は、列線BL
1は論理“0”、例えば0Vに設定されており、この0
Vが選択トランジスタ4を通じてメモリセル31のチャ
ンネル領域まで伝達されている。このため、メモリセル
31の制御ゲートに供給された高電圧信号S1とチャン
ネル領域との間の電圧差が、チャンネル領域から浮遊ゲ
ートへ電子を注入するのに十分な値となり、メモリセル
31の浮遊ゲートに電子が注入される。
【0061】非選択なM21,M31,M41に対応す
るメモリセル32,33,34のチャンネル領域の電位
も0Vであるが、その制御ゲートに供給されている電圧
は所定の電位供給端子VAの電圧である。このため、制
御ゲートとチャンネルとの間の電圧差が浮遊ゲートに電
子を注入するのに足りる値には至らないため、非選択な
メモリセル32,33,34の浮遊ゲートには電子の注
入は起こらない。
るメモリセル32,33,34のチャンネル領域の電位
も0Vであるが、その制御ゲートに供給されている電圧
は所定の電位供給端子VAの電圧である。このため、制
御ゲートとチャンネルとの間の電圧差が浮遊ゲートに電
子を注入するのに足りる値には至らないため、非選択な
メモリセル32,33,34の浮遊ゲートには電子の注
入は起こらない。
【0062】一方、M1nに対応するメモリセル31に
おいては、その浮遊ゲートに電子の注入は行わずに、メ
モリセル31の閾値電圧を負のままにしておきたい。こ
のため、列線128のBLnには所定の電圧が与えられ
る。すなわち、選択されたM1nに対応するメモリセル
31の制御ゲートには高電圧が供給されているが、チャ
ンネル領域には、先にも述べたように、所定の電位が与
えられている。このため、制御ゲートとチャンネル領域
との間の電圧差が、浮遊ゲートに電子を注入できる程度
の大きさにならない。このため、このメモリセル31の
浮遊ゲートには電子は注入されず、その閾値電圧は負の
ままに保持される。
おいては、その浮遊ゲートに電子の注入は行わずに、メ
モリセル31の閾値電圧を負のままにしておきたい。こ
のため、列線128のBLnには所定の電圧が与えられ
る。すなわち、選択されたM1nに対応するメモリセル
31の制御ゲートには高電圧が供給されているが、チャ
ンネル領域には、先にも述べたように、所定の電位が与
えられている。このため、制御ゲートとチャンネル領域
との間の電圧差が、浮遊ゲートに電子を注入できる程度
の大きさにならない。このため、このメモリセル31の
浮遊ゲートには電子は注入されず、その閾値電圧は負の
ままに保持される。
【0063】非選択なM2n,M3n,M4nに対応す
るメモリセル32,33,34においても、制御ゲート
とチャンネルとの間の電圧の差が、浮遊ゲートに電子を
注入できる程度には大きくない。このため、これらのメ
モリセル32,33,34はそのままの状態に保持され
る。
るメモリセル32,33,34においても、制御ゲート
とチャンネルとの間の電圧の差が、浮遊ゲートに電子を
注入できる程度には大きくない。このため、これらのメ
モリセル32,33,34はそのままの状態に保持され
る。
【0064】ここで、非選択なメモリセルの行線を所定
の電位供給端子VAの電圧に設定しているのは、次の理
由による。即ち、例えば、図1のM4nに対応するメモ
リセル34の浮遊ゲートに電子を注入したい時には、M
1n、M2n、M3nに対応するメモリセル31、3
2、33を通じて列線128の0Vの電位をM4nに対
応するメモリセル34まで伝達しなければならない。こ
のため、非選択なメモリセルでの電子の注入が起こら
ず、しかも浮遊ゲートに電子が注入されているメモリセ
ルがオンするような電圧に電位供給端子VAを設定し
て、選択されたメモリセルまで0Vの電圧が伝達できる
ようにしている。
の電位供給端子VAの電圧に設定しているのは、次の理
由による。即ち、例えば、図1のM4nに対応するメモ
リセル34の浮遊ゲートに電子を注入したい時には、M
1n、M2n、M3nに対応するメモリセル31、3
2、33を通じて列線128の0Vの電位をM4nに対
応するメモリセル34まで伝達しなければならない。こ
のため、非選択なメモリセルでの電子の注入が起こら
ず、しかも浮遊ゲートに電子が注入されているメモリセ
ルがオンするような電圧に電位供給端子VAを設定し
て、選択されたメモリセルまで0Vの電圧が伝達できる
ようにしている。
【0065】時刻t5までの間は信号S1を論理“1”
にし、信号S2を論理“0”にしてメモリセルブロック
127(1)を選択し、時刻t5以降は、信号S1を論
理“0”にし、信号S2を論理“1”にして、メモリセ
ルブロック127(2)を選択する場合である。また、
時刻t2までの間と、時刻t5と時刻t6の間は信号R
1を論理“1”にし、第2の行線WL11あるいはWL
21を選択する場合である。一方、時刻t2と時刻t3
の間と、時刻t6と時刻t7の間は信号R2を論理
“1”にし、第2の行線WL12あるいはWL22を選
択する場合である。更に、時刻t3と時刻t4の間と、
時刻t7と時刻t8の間は信号R3を論理“1”にし、
第2の行線WL13あるいはWL23を選択する場合で
ある。そして、時刻t4と時刻t5の間と、時刻t8以
降は信号R4を論理“1”にし、第2の行線WL14あ
るいはWL24を選択する場合である。
にし、信号S2を論理“0”にしてメモリセルブロック
127(1)を選択し、時刻t5以降は、信号S1を論
理“0”にし、信号S2を論理“1”にして、メモリセ
ルブロック127(2)を選択する場合である。また、
時刻t2までの間と、時刻t5と時刻t6の間は信号R
1を論理“1”にし、第2の行線WL11あるいはWL
21を選択する場合である。一方、時刻t2と時刻t3
の間と、時刻t6と時刻t7の間は信号R2を論理
“1”にし、第2の行線WL12あるいはWL22を選
択する場合である。更に、時刻t3と時刻t4の間と、
時刻t7と時刻t8の間は信号R3を論理“1”にし、
第2の行線WL13あるいはWL23を選択する場合で
ある。そして、時刻t4と時刻t5の間と、時刻t8以
降は信号R4を論理“1”にし、第2の行線WL14あ
るいはWL24を選択する場合である。
【0066】全期間を通じて、電位供給端子VAは所定
の電位に設定し、信号φは論理“0”としておく。
の電位に設定し、信号φは論理“0”としておく。
【0067】図2からわかるように、行線WL11は、
時刻t1〜時刻t2の間は論理“1”、時刻t2〜時刻
t5の間は所定の電位、時刻t5〜時刻t6の間は論理
“0”、時刻t6以降は電気的浮遊状態となる。また、
行線WL12は、時刻t1〜時刻t2の間は所定の電
位、時刻t2〜時刻t3は論理“1”、時刻t3〜時刻
t5は所定の電位、時刻t5〜時刻t6の間は電気的浮
遊状態、時刻t6〜時刻t7は論理“0”、時刻t7以
降は電気的浮遊状態となる。また、行線WL13は、時
刻t1〜時刻t3の間は所定の電位、時刻t3〜時刻t
4の間は論理“1”、時刻t4〜時刻t5の間は所定の
電位、時刻t5〜時刻t7の間は電気的浮遊状態、時刻
t7〜時刻t8の間は論理“0”、時刻t8以降は電気
的浮遊状態となる。また、行線WL14は、時刻t1〜
時刻t4の間は所定の電位、時刻t4〜時刻t5の間は
論理“1”、時刻t5〜時刻t8の間は電気的浮遊状
態、時刻t8以降は論理“0”となる。
時刻t1〜時刻t2の間は論理“1”、時刻t2〜時刻
t5の間は所定の電位、時刻t5〜時刻t6の間は論理
“0”、時刻t6以降は電気的浮遊状態となる。また、
行線WL12は、時刻t1〜時刻t2の間は所定の電
位、時刻t2〜時刻t3は論理“1”、時刻t3〜時刻
t5は所定の電位、時刻t5〜時刻t6の間は電気的浮
遊状態、時刻t6〜時刻t7は論理“0”、時刻t7以
降は電気的浮遊状態となる。また、行線WL13は、時
刻t1〜時刻t3の間は所定の電位、時刻t3〜時刻t
4の間は論理“1”、時刻t4〜時刻t5の間は所定の
電位、時刻t5〜時刻t7の間は電気的浮遊状態、時刻
t7〜時刻t8の間は論理“0”、時刻t8以降は電気
的浮遊状態となる。また、行線WL14は、時刻t1〜
時刻t4の間は所定の電位、時刻t4〜時刻t5の間は
論理“1”、時刻t5〜時刻t8の間は電気的浮遊状
態、時刻t8以降は論理“0”となる。
【0068】一方、行線WL21は、時刻t1〜時刻t
2の間は論理“0”、時刻t2〜時刻t5の間は電気的
浮遊状態、時刻t5〜時刻t6の間は論理“1”、時刻
t6以降は所定の電位となる。また、行線WL22は、
時刻t1〜時刻t2の間は電気的浮遊状態、時刻t2〜
時刻t3の間は論理“0”、時刻t3〜時刻t5の間は
電気的浮遊状態、時刻t5〜時刻t6の間は所定の電
位、時刻t6〜時刻t7の間は論理“1”、時刻t7以
降は所定の電位となる。また、行線WL23は、時刻t
1〜時刻t3の間は電気的浮遊状態、時刻t3〜時刻4
の間は論理“0”、時刻t4〜時刻t5の間は電気的浮
遊状態、時刻t5〜時刻t7の間は所定の電位、時刻t
7〜時刻t8の間は論理“1”、時刻t8以降は所定の
電位となる。さらに、行線WL24は、時刻t1〜時刻
t4の間は電気的浮遊状態、時刻t4〜時刻t5の間は
論理“0”、時刻t5〜時刻t8の間は所定の電位、時
刻t8以降は論理“1”となる。
2の間は論理“0”、時刻t2〜時刻t5の間は電気的
浮遊状態、時刻t5〜時刻t6の間は論理“1”、時刻
t6以降は所定の電位となる。また、行線WL22は、
時刻t1〜時刻t2の間は電気的浮遊状態、時刻t2〜
時刻t3の間は論理“0”、時刻t3〜時刻t5の間は
電気的浮遊状態、時刻t5〜時刻t6の間は所定の電
位、時刻t6〜時刻t7の間は論理“1”、時刻t7以
降は所定の電位となる。また、行線WL23は、時刻t
1〜時刻t3の間は電気的浮遊状態、時刻t3〜時刻4
の間は論理“0”、時刻t4〜時刻t5の間は電気的浮
遊状態、時刻t5〜時刻t7の間は所定の電位、時刻t
7〜時刻t8の間は論理“1”、時刻t8以降は所定の
電位となる。さらに、行線WL24は、時刻t1〜時刻
t4の間は電気的浮遊状態、時刻t4〜時刻t5の間は
論理“0”、時刻t5〜時刻t8の間は所定の電位、時
刻t8以降は論理“1”となる。
【0069】列線128のBL1は、時刻t3までの間
は論理“0”、時刻t3と時刻t5の間は所定の電位、
時刻t5から時刻t7の間は論理“0”、時刻t7以降
は所定の電位というように変化する。
は論理“0”、時刻t3と時刻t5の間は所定の電位、
時刻t5から時刻t7の間は論理“0”、時刻t7以降
は所定の電位というように変化する。
【0070】一方、列線128のBLnは、時刻t3ま
での間は所定の電位、時刻t3と時刻t5の間は論理
“0”、時刻t5から時刻t7の間は所定の電位、時刻
t7以降は論理“0”というように変化する。
での間は所定の電位、時刻t3と時刻t5の間は論理
“0”、時刻t5から時刻t7の間は所定の電位、時刻
t7以降は論理“0”というように変化する。
【0071】以上のような動作に基づき、時刻t1と時
刻t2の間は、M11に対応するメモリセル31に電子
注入、M1nに対応するメモリセル31は変化しない。
刻t2の間は、M11に対応するメモリセル31に電子
注入、M1nに対応するメモリセル31は変化しない。
【0072】時刻t2と時刻t3の間は、M21に対応
するメモリセル32に電子注入、M2nに対応するメモ
リセル32は変化せずとなる。また、時刻t3と時刻t
4の間は、M31に対応するメモリセル33は変化せ
ず、M3nに対応するメモリセル33は電子注入とな
る。更に、時刻t4と時刻t5の間は、M41に対応す
るメモリセル34は変化せず、M4nに対応するメモリ
セル34は電子注入となる。また、時刻t5と時刻t6
の間は、m11に対応するメモリセル31に電子注入、
m1nに対応するメモリセル31は変化せずとなる。更
に、時刻t6と時刻t7の間は、m21に対応するメモ
リセル32に電子注入、m2nに対応するメモリセル3
2は変化せずとなる。そして、時刻t7と時刻t8の間
は、m31に対応するメモリセル33は変化せず、m3
nに対応するメモリセル33は電子注入となる。また、
時刻t8以降はm41に対応するメモリセル34は変化
せず、m4nに対応するメモリセル34は電子注入とな
る。
するメモリセル32に電子注入、M2nに対応するメモ
リセル32は変化せずとなる。また、時刻t3と時刻t
4の間は、M31に対応するメモリセル33は変化せ
ず、M3nに対応するメモリセル33は電子注入とな
る。更に、時刻t4と時刻t5の間は、M41に対応す
るメモリセル34は変化せず、M4nに対応するメモリ
セル34は電子注入となる。また、時刻t5と時刻t6
の間は、m11に対応するメモリセル31に電子注入、
m1nに対応するメモリセル31は変化せずとなる。更
に、時刻t6と時刻t7の間は、m21に対応するメモ
リセル32に電子注入、m2nに対応するメモリセル3
2は変化せずとなる。そして、時刻t7と時刻t8の間
は、m31に対応するメモリセル33は変化せず、m3
nに対応するメモリセル33は電子注入となる。また、
時刻t8以降はm41に対応するメモリセル34は変化
せず、m4nに対応するメモリセル34は電子注入とな
る。
【0073】以上のように、メモリセルが選択される時
には、制御ゲートに高電圧を印加し、メモリセルのチャ
ンネル領域を0Vにするか、所定の電位にするかで、浮
遊ゲートへ電子を注入するか否かを決定する。この時
に、高電圧を供給するのは、選択トランジスタ4と選択
されたメモリセル31〜34の制御ゲートであり、従来
のように行デコーダ中の配線への高電圧の供給はない。
このため、従来よりも高電圧を供給する対象の容量は少
なくて済む。このため、例えば、集積回路内部のチャー
ジポンプ回路などで高電圧を発生する場合は、所定の高
電圧に達するまでの時間を短くすることができる。これ
により、電子の注入に要する時間を短くすることができ
る。
には、制御ゲートに高電圧を印加し、メモリセルのチャ
ンネル領域を0Vにするか、所定の電位にするかで、浮
遊ゲートへ電子を注入するか否かを決定する。この時
に、高電圧を供給するのは、選択トランジスタ4と選択
されたメモリセル31〜34の制御ゲートであり、従来
のように行デコーダ中の配線への高電圧の供給はない。
このため、従来よりも高電圧を供給する対象の容量は少
なくて済む。このため、例えば、集積回路内部のチャー
ジポンプ回路などで高電圧を発生する場合は、所定の高
電圧に達するまでの時間を短くすることができる。これ
により、電子の注入に要する時間を短くすることができ
る。
【0074】ちなみに、行線の選択を切り替える場合
は、前に選択されていた時の電位が残り、次のメモリセ
ルを選択した場合に、誤動作するおそれがある。このた
め、選択の切替時には、一度初期状態に戻してから次の
選択動作に入るのが望ましい。
は、前に選択されていた時の電位が残り、次のメモリセ
ルを選択した場合に、誤動作するおそれがある。このた
め、選択の切替時には、一度初期状態に戻してから次の
選択動作に入るのが望ましい。
【0075】次に、図3の波形図に基づいて、メモリセ
ルからデータの読み出しを行う場合の動作について説明
する。図3は、メモリセル31〜34からデータを読み
出す時の各ノードの電圧波形図を示すものであり、
(A)は信号S1、(B)は信号S2、(C)は信号R
1、(D)は信号R1B、(E)は信号R2、(F)は
信号R2B、(G)は信号R3、(H)は信号R3B、
(I)は信号R4、(J)は信号R4B、(K)は行線
WL11、(L)は行線WL12、(M)は行線WL1
3、(N)は行線WL14、(O)は行線WL21、
(P)は行線WL22、(Q)は行線WL23、(R)
は行線WL24、(S)は電位供給端子VA、(T)は
信号φをそれぞれ示すものである。
ルからデータの読み出しを行う場合の動作について説明
する。図3は、メモリセル31〜34からデータを読み
出す時の各ノードの電圧波形図を示すものであり、
(A)は信号S1、(B)は信号S2、(C)は信号R
1、(D)は信号R1B、(E)は信号R2、(F)は
信号R2B、(G)は信号R3、(H)は信号R3B、
(I)は信号R4、(J)は信号R4B、(K)は行線
WL11、(L)は行線WL12、(M)は行線WL1
3、(N)は行線WL14、(O)は行線WL21、
(P)は行線WL22、(Q)は行線WL23、(R)
は行線WL24、(S)は電位供給端子VA、(T)は
信号φをそれぞれ示すものである。
【0076】メモリセルブロック127を構成するメモ
リセル31〜34からデータを読み出す場合は、所定の
電位供給端子VAは論理“0”、例えば0Vに設定され
る。また、信号φは論理“1”で、電流カット用トラン
ジスタ1はオン状態にされる。
リセル31〜34からデータを読み出す場合は、所定の
電位供給端子VAは論理“0”、例えば0Vに設定され
る。また、信号φは論理“1”で、電流カット用トラン
ジスタ1はオン状態にされる。
【0077】行線WL11が選択されM11,M1nに
対応するメモリセル31からデータが読み出される場
合、選択される行線に対応するS1は論理“1”にさ
れ、非選択側の行線に対応する信号S2は論理“0”に
される。行線WL11を選択する場合は、信号R1を論
理“0”に、信号R1Bを論理“1”に設定する。この
時、他の信号R2,R3,R4は論理“1”、信号R2
B,R3B,R4Bは論理“0”に設定される。このた
め、トランジスタ51,61はオフし、トランジスタ5
2〜54,62〜64はオンする。更に、トランジスタ
21はオンし、トランジスタ22,23,24はオフす
る。一方、トランジスタ29は、そのゲートに論理
“1”の信号S1が供給されているので、オンする。こ
のため、行線WL11には、トランジスタ29,21を
通じて、所定の電位供給端子VAの電圧が与えられる。
従って、行線WL11は論理“0”となる。
対応するメモリセル31からデータが読み出される場
合、選択される行線に対応するS1は論理“1”にさ
れ、非選択側の行線に対応する信号S2は論理“0”に
される。行線WL11を選択する場合は、信号R1を論
理“0”に、信号R1Bを論理“1”に設定する。この
時、他の信号R2,R3,R4は論理“1”、信号R2
B,R3B,R4Bは論理“0”に設定される。このた
め、トランジスタ51,61はオフし、トランジスタ5
2〜54,62〜64はオンする。更に、トランジスタ
21はオンし、トランジスタ22,23,24はオフす
る。一方、トランジスタ29は、そのゲートに論理
“1”の信号S1が供給されているので、オンする。こ
のため、行線WL11には、トランジスタ29,21を
通じて、所定の電位供給端子VAの電圧が与えられる。
従って、行線WL11は論理“0”となる。
【0078】一方、行線WL12,WL13,WL14
には、それぞれオンしているトランジスタ52,53,
54とトランジスタ62,63,64を通じて、信号S
1が与えられる。このため、これらの行線WL12,W
L13,WL14は論理“1”に設定される。このよう
に、選択されるメモリセル31が含まれるメモリセルブ
ロック127に関しては、選択される行線WL11は論
理“0”に、非選択の行線WL12,WL13,WL1
4は論理“1”に設定される。
には、それぞれオンしているトランジスタ52,53,
54とトランジスタ62,63,64を通じて、信号S
1が与えられる。このため、これらの行線WL12,W
L13,WL14は論理“1”に設定される。このよう
に、選択されるメモリセル31が含まれるメモリセルブ
ロック127に関しては、選択される行線WL11は論
理“0”に、非選択の行線WL12,WL13,WL1
4は論理“1”に設定される。
【0079】本実施例においては、この論理“1”は、
選択トランジスタ4を制御する信号S1として与えられ
る。選択されるメモリセルが含まれないメモリセルブロ
ック127に関しては、例えば信号S2が論理“0”で
あるため、行線m21,m31,m41にはトランジス
タ52,62,53,63,54,64を通じて信号S
2が与えられる。このため、行線m21,m31,m4
1は論理“0”となる。また、信号S2が論理“0”で
あることからトランジスタ30はオフしている。このた
め、行線WL21は電気的に浮遊状態となる。しかしな
がら、信号S2は論理“0”で、トランジスタ4はオフ
している。このため、特に問題とはならない。もし、こ
の電気的な浮遊状態を避けようとすると、トランジスタ
29あるいは30に並列に、データの読み出し時にオン
状態となるトランジスタを接続すればよい。
選択トランジスタ4を制御する信号S1として与えられ
る。選択されるメモリセルが含まれないメモリセルブロ
ック127に関しては、例えば信号S2が論理“0”で
あるため、行線m21,m31,m41にはトランジス
タ52,62,53,63,54,64を通じて信号S
2が与えられる。このため、行線m21,m31,m4
1は論理“0”となる。また、信号S2が論理“0”で
あることからトランジスタ30はオフしている。このた
め、行線WL21は電気的に浮遊状態となる。しかしな
がら、信号S2は論理“0”で、トランジスタ4はオフ
している。このため、特に問題とはならない。もし、こ
の電気的な浮遊状態を避けようとすると、トランジスタ
29あるいは30に並列に、データの読み出し時にオン
状態となるトランジスタを接続すればよい。
【0080】ところで、信号S1は論理“1”であるた
めに、選択トランジスタ4はオンする。また、非選択な
メモリセルも、そのゲートに論理“1”の信号が与えら
れているため、オン状態に設定される。選択されたメモ
リセルにおいては、ゲートが論理“0”である。このた
めに、選択メモリセルは、その浮遊ゲートへの電子の注
入によりその閾値電圧が正の値に設定されている時に
は、オフとなる。これにより、あらかじめプリチャージ
されている列線128の電位は、放電経路が存在しない
ために、充電されたままの状態である。従って、この充
電状態を、列線128を介してセンス増幅器で検知する
ことにより、データの読み出しが行われる。メモリセル
の浮遊ゲートから電子が放出されている時は、その閾値
電圧は負の値となっている。このため、このときにはメ
モリセルは、その制御ゲートが論理“0”であってもオ
ンする。従って、あらかじめプリチャージされている列
線128の電位はメモリセルを通じて放電される。この
放電状態をセンス増幅器で検知する。
めに、選択トランジスタ4はオンする。また、非選択な
メモリセルも、そのゲートに論理“1”の信号が与えら
れているため、オン状態に設定される。選択されたメモ
リセルにおいては、ゲートが論理“0”である。このた
めに、選択メモリセルは、その浮遊ゲートへの電子の注
入によりその閾値電圧が正の値に設定されている時に
は、オフとなる。これにより、あらかじめプリチャージ
されている列線128の電位は、放電経路が存在しない
ために、充電されたままの状態である。従って、この充
電状態を、列線128を介してセンス増幅器で検知する
ことにより、データの読み出しが行われる。メモリセル
の浮遊ゲートから電子が放出されている時は、その閾値
電圧は負の値となっている。このため、このときにはメ
モリセルは、その制御ゲートが論理“0”であってもオ
ンする。従って、あらかじめプリチャージされている列
線128の電位はメモリセルを通じて放電される。この
放電状態をセンス増幅器で検知する。
【0081】時刻t5までの間は信号S1を論理
“1”、信号S2を論理“0”にしたメモリセルブロッ
ク127(1)を選択する場合であり、時刻t5以降
は、信号S1を論理“0”、信号S2を論理“1”にし
たメモリセルブロック127(2)を選択する場合であ
る。時刻t1と時刻t2の間は信号R1を論理“0”と
し、信号R2〜R4を論理“1”とした第2の行線WL
11を選択する場合を示し、時刻t2と時刻t3の間は
信号R2を論理“0”とし、信号R1、R3、R4を論
理“1”とした第2の行線WL12を選択する場合を示
す。時刻t3と時刻t4の間は信号R3を論理“0”と
し、信号R1、R2、R4を論理“1”とした第2の行
線WL13を選択する場合を示し、更に、時刻t4と時
刻t5の間は信号R4を論理“0”とし、信号R1、R
2、R3を論理“1”とした第2の行線WL14を選択
する場合を示す。また時刻t5と時刻t6の間は信号R
1を論理“0”とし、信号R2〜R4を論理“1”とし
た第2の行線WL21を選択する場合を示し、時刻t6
と時刻t7の間は信号R2を論理“0”とし、信号R
1、R3、R4を論理“1”とした第2の行線WL22
を選択する場合を示す。時刻t7と時刻t8の間は信号
R3を論理“0”とし、信号R1、R2、R4を論理
“1”とした第2の行線WL23を選択する場合を示
し、更に、時刻t8と時刻t9の間は信号R4を論理
“0”とし、信号R1、R2、R3を論理“1”とした
第2の行線WL24を選択する場合を示す。
“1”、信号S2を論理“0”にしたメモリセルブロッ
ク127(1)を選択する場合であり、時刻t5以降
は、信号S1を論理“0”、信号S2を論理“1”にし
たメモリセルブロック127(2)を選択する場合であ
る。時刻t1と時刻t2の間は信号R1を論理“0”と
し、信号R2〜R4を論理“1”とした第2の行線WL
11を選択する場合を示し、時刻t2と時刻t3の間は
信号R2を論理“0”とし、信号R1、R3、R4を論
理“1”とした第2の行線WL12を選択する場合を示
す。時刻t3と時刻t4の間は信号R3を論理“0”と
し、信号R1、R2、R4を論理“1”とした第2の行
線WL13を選択する場合を示し、更に、時刻t4と時
刻t5の間は信号R4を論理“0”とし、信号R1、R
2、R3を論理“1”とした第2の行線WL14を選択
する場合を示す。また時刻t5と時刻t6の間は信号R
1を論理“0”とし、信号R2〜R4を論理“1”とし
た第2の行線WL21を選択する場合を示し、時刻t6
と時刻t7の間は信号R2を論理“0”とし、信号R
1、R3、R4を論理“1”とした第2の行線WL22
を選択する場合を示す。時刻t7と時刻t8の間は信号
R3を論理“0”とし、信号R1、R2、R4を論理
“1”とした第2の行線WL23を選択する場合を示
し、更に、時刻t8と時刻t9の間は信号R4を論理
“0”とし、信号R1、R2、R3を論理“1”とした
第2の行線WL24を選択する場合を示す。
【0082】全期間を通じて、電位供給端子VAは0V
に設定し、信号φは論理“1”としておく。
に設定し、信号φは論理“1”としておく。
【0083】図3に示すように、行線WL11は、時刻
t1から時刻t2の間と、時刻t6以降に論理“0”に
なり、時刻t5から時刻t6の間に電気的浮遊状態とな
り、その他の期間は論理“1”となる。一方、行線WL
12は、時刻t2までの間と、時刻t3から時刻t5の
間に論理“1”、時刻t6と時刻t7の間に電気的浮遊
状態となり、その他の期間は論理“0”となる。また、
行線WL13は、時刻t3までの間と、時刻t4から時
刻t5の間に論理“1”となり、時刻t7と時刻t8の
間に電気的浮遊状態となり、その他の期間は論理“0”
となる。そして、行線WL14は、時刻t4までの間に
論理“1”となり、時刻t8以降に電気的浮遊状態とな
り、その他の期間は論理“0”となる。
t1から時刻t2の間と、時刻t6以降に論理“0”に
なり、時刻t5から時刻t6の間に電気的浮遊状態とな
り、その他の期間は論理“1”となる。一方、行線WL
12は、時刻t2までの間と、時刻t3から時刻t5の
間に論理“1”、時刻t6と時刻t7の間に電気的浮遊
状態となり、その他の期間は論理“0”となる。また、
行線WL13は、時刻t3までの間と、時刻t4から時
刻t5の間に論理“1”となり、時刻t7と時刻t8の
間に電気的浮遊状態となり、その他の期間は論理“0”
となる。そして、行線WL14は、時刻t4までの間に
論理“1”となり、時刻t8以降に電気的浮遊状態とな
り、その他の期間は論理“0”となる。
【0084】一方、行線WL21は、時刻t2までの間
は電気的に浮遊状態となり、時刻t6以降は論理“1”
になり、その他の期間は論理“0”となる。一方、行線
WL22は、時刻t2から時刻t3までの間に電気的に
浮遊状態となり、時刻t5と時刻t6の間と時刻t7以
降に論理“1”となり、その他の期間は論理“0”とな
る。また、行線WL23は、時刻t3と時刻t4の間に
電気的浮遊状態となり、時刻t5から時刻t7の間と、
時刻t8以降に論理“1”となり、その他の期間は論理
“0”となる。そして、行線WL24は、時刻t4から
時刻t5の間に電気的浮遊状態となり、時刻t5と時刻
t8の間に論理“1”となり、その他の期間は論理
“0”となる。
は電気的に浮遊状態となり、時刻t6以降は論理“1”
になり、その他の期間は論理“0”となる。一方、行線
WL22は、時刻t2から時刻t3までの間に電気的に
浮遊状態となり、時刻t5と時刻t6の間と時刻t7以
降に論理“1”となり、その他の期間は論理“0”とな
る。また、行線WL23は、時刻t3と時刻t4の間に
電気的浮遊状態となり、時刻t5から時刻t7の間と、
時刻t8以降に論理“1”となり、その他の期間は論理
“0”となる。そして、行線WL24は、時刻t4から
時刻t5の間に電気的浮遊状態となり、時刻t5と時刻
t8の間に論理“1”となり、その他の期間は論理
“0”となる。
【0085】以上のような動作に基づき、時刻t1と時
刻t2の間は、M11,M1nに対応するメモリセル3
1からデータの読み出しが行われる。一方、時刻t2と
時刻t3の間は、M21,M2nに対応するメモリセル
32からデータの読み出しが行われる。また、時刻t3
と時刻t4の間は、M31,M3nに対応するメモリセ
ル33からデータの読み出しが行われる。更に、時刻t
4と時刻t5の間は、M41,M4nに対応するメモリ
セル34からデータの読み出しが行われる。また、時刻
t5と時刻t6の間は、m11,m1nに対応するメモ
リセル31からデータの読み出しが行われる。更に、時
刻t6と時刻t7の間は、m21,m2nに対応するメ
モリセル32からデータの読み出しが行われる。そし
て、時刻t7と時刻t8の間は、m31,m3nに対応
するメモリセル33からデータの読み出しが行われる。
また、時刻t8から時刻t9の間は、m41,m4nに
対応するメモリセル34からデータの読み出しが行われ
る。
刻t2の間は、M11,M1nに対応するメモリセル3
1からデータの読み出しが行われる。一方、時刻t2と
時刻t3の間は、M21,M2nに対応するメモリセル
32からデータの読み出しが行われる。また、時刻t3
と時刻t4の間は、M31,M3nに対応するメモリセ
ル33からデータの読み出しが行われる。更に、時刻t
4と時刻t5の間は、M41,M4nに対応するメモリ
セル34からデータの読み出しが行われる。また、時刻
t5と時刻t6の間は、m11,m1nに対応するメモ
リセル31からデータの読み出しが行われる。更に、時
刻t6と時刻t7の間は、m21,m2nに対応するメ
モリセル32からデータの読み出しが行われる。そし
て、時刻t7と時刻t8の間は、m31,m3nに対応
するメモリセル33からデータの読み出しが行われる。
また、時刻t8から時刻t9の間は、m41,m4nに
対応するメモリセル34からデータの読み出しが行われ
る。
【0086】図4は図1の構成において、選択トランジ
スタ4を駆動するための信号S1,S2などを出力する
ための回路の一例を示す。図4に示すように、チャージ
ポンプ回路70からは昇圧電位VPが出力される。アド
レス信号A0,/A0は、PチャンネルMOSトランジ
スタ73とNチャンネルMOSトランジスタ76のペア
に、所定の組み合わせで入力される。一方、アドレス信
号A1,/A1は、PチャンネルMOSトランジスタ7
2とNチャンネルMOSトランジスタ75のペアに、所
定の組み合わせで入力される。また、アドレス信号A
2,/A2は、PチャンネルMOSトランジスタ71と
NチャンネルMOSトランジスタ74のペアに、所定の
組み合わせで入力される。アドレス信号の組み合わせ
は、対応する設定アドレスにより異なる。トランジスタ
71〜76はナンド回路を構成している。これらのトラ
ンジスタの出力は、PチャンネルMOSトランジスタ7
7とNチャンネルMOSトランジスタ78で構成される
インバータ、PチャンネルMOSトランジスタ79とN
チャンネルMOSトランジスタ80で構成されるインバ
ータを介して、取り出される。この出力は、Nチャンネ
ルMOSトランジスタ81を介して、PチャンネルMO
Sトランジスタ83とNチャンネルMOSトランジスタ
84のゲートに入力される。トランジスタ83,84は
CMOS構成となっており、その出力はPチャンネルM
OSトランジスタ82のゲートに加えられる。トランジ
スタ82のドレインはトランジスタ83,84のゲート
に接続される。トランジスタ71,72,73,77,
79のソ−スおよびトランジスタ81のゲートには、外
部からの電源電圧VCが接続されている。トランジスタ
82,83のソ−スには、チャージポンプ回路70によ
り電源電圧VCを昇圧した電圧VPが接続される。ま
た、トランジスタ76,78,80,84のソ−スは接
地電位に接続される。
スタ4を駆動するための信号S1,S2などを出力する
ための回路の一例を示す。図4に示すように、チャージ
ポンプ回路70からは昇圧電位VPが出力される。アド
レス信号A0,/A0は、PチャンネルMOSトランジ
スタ73とNチャンネルMOSトランジスタ76のペア
に、所定の組み合わせで入力される。一方、アドレス信
号A1,/A1は、PチャンネルMOSトランジスタ7
2とNチャンネルMOSトランジスタ75のペアに、所
定の組み合わせで入力される。また、アドレス信号A
2,/A2は、PチャンネルMOSトランジスタ71と
NチャンネルMOSトランジスタ74のペアに、所定の
組み合わせで入力される。アドレス信号の組み合わせ
は、対応する設定アドレスにより異なる。トランジスタ
71〜76はナンド回路を構成している。これらのトラ
ンジスタの出力は、PチャンネルMOSトランジスタ7
7とNチャンネルMOSトランジスタ78で構成される
インバータ、PチャンネルMOSトランジスタ79とN
チャンネルMOSトランジスタ80で構成されるインバ
ータを介して、取り出される。この出力は、Nチャンネ
ルMOSトランジスタ81を介して、PチャンネルMO
Sトランジスタ83とNチャンネルMOSトランジスタ
84のゲートに入力される。トランジスタ83,84は
CMOS構成となっており、その出力はPチャンネルM
OSトランジスタ82のゲートに加えられる。トランジ
スタ82のドレインはトランジスタ83,84のゲート
に接続される。トランジスタ71,72,73,77,
79のソ−スおよびトランジスタ81のゲートには、外
部からの電源電圧VCが接続されている。トランジスタ
82,83のソ−スには、チャージポンプ回路70によ
り電源電圧VCを昇圧した電圧VPが接続される。ま
た、トランジスタ76,78,80,84のソ−スは接
地電位に接続される。
【0087】以上のような構成において、チャージポン
プ回路70は、外部から供給される電圧VCを昇圧し
て、昇圧電位VPを発生する。この昇圧電位VPは、デ
ータの書き込み時にはメモリセルの浮遊ゲートに電子を
注入できるように、高電圧に昇圧され、データの読み出
し時には、この高電圧よりも低い電圧にされる。なお、
データの読み出し時には、この昇圧電位VPは電源電圧
VCと同じ電圧でもよい。
プ回路70は、外部から供給される電圧VCを昇圧し
て、昇圧電位VPを発生する。この昇圧電位VPは、デ
ータの書き込み時にはメモリセルの浮遊ゲートに電子を
注入できるように、高電圧に昇圧され、データの読み出
し時には、この高電圧よりも低い電圧にされる。なお、
データの読み出し時には、この昇圧電位VPは電源電圧
VCと同じ電圧でもよい。
【0088】なお、図4の例では、外部から入力される
アドレスA0,A1,A2と、この反転信号/A0,/
A1,/A2の組み合わせに基づいて信号S1,S2…
の8種類の信号を発生する。この場合の出力電圧はチャ
ージポンプ回路70の出力電圧である昇圧電位VPに依
存する。
アドレスA0,A1,A2と、この反転信号/A0,/
A1,/A2の組み合わせに基づいて信号S1,S2…
の8種類の信号を発生する。この場合の出力電圧はチャ
ージポンプ回路70の出力電圧である昇圧電位VPに依
存する。
【0089】図5は、信号R1〜R4、信号R1B〜R
4Bを出力する回路の例を示す。図5に示すように、ア
ドレス信号A3,A4とその反転信号/A3,/A4
は、PチャンネルMOSトランジスタ86,88とNチ
ャンネルMOSトランジスタ85,87から構成される
ナンド論理回路に入力される。このナンド論理回路の出
力は、NチャンネルMOSトランジスタ89とPチャン
ネルMOSトランジスタ90のペアで構成される第1の
ゲート回路に与えられると共に、PチャンネルMOSト
ランジスタ91とNチャンネルMOSトランジスタ92
で構成されるインバータに入力される。トランジスタ9
1,92の出力は、NチャンネルMOSトランジスタ9
3とPチャンネルMOSトランジスタ94のペアで構成
される第2のゲート回路に与えられる。第1、第2のゲ
ート回路の出力は、PチャンネルMOSトランジスタ9
5とNチャンネルMOSトランジスタ96のゲートに接
続される。なお、トランジスタ95のソ−スは、Pチャ
ンネルMOSトランジスタ97を介して、電源VCに接
続される。トランジスタ95,96のドレインからは、
信号R1が導出される。この信号R1は、Pチャンネル
MOSトランジスタ99とNチャンネルMOSトランジ
スタ100から構成されるインバータによって反転さ
れ、信号R1Bとして出力される。なお、トランジスタ
95,96のドレイン、つまりトランジスタ99,10
0のゲートは、NチャンネルMOSトランジスタ98を
介して、接地電位に接続される。トランジスタ97,9
8のゲートには信号Eが入力される。また、トランジス
タ90,93のゲートには信号R・/Wが、トランジス
タ89,94のゲートには信号/R・Wが入力される。
信号R・/Wはデータ読み出し時に論理“1”、データ
書き込み時に論理“0”となる信号であり、信号/R・
Wはデータの読み出し時に論理“0”、データ書き込み
時に論理“1”となる信号である。また、信号Eはデー
タ消去時に論理“1”となる信号である。
4Bを出力する回路の例を示す。図5に示すように、ア
ドレス信号A3,A4とその反転信号/A3,/A4
は、PチャンネルMOSトランジスタ86,88とNチ
ャンネルMOSトランジスタ85,87から構成される
ナンド論理回路に入力される。このナンド論理回路の出
力は、NチャンネルMOSトランジスタ89とPチャン
ネルMOSトランジスタ90のペアで構成される第1の
ゲート回路に与えられると共に、PチャンネルMOSト
ランジスタ91とNチャンネルMOSトランジスタ92
で構成されるインバータに入力される。トランジスタ9
1,92の出力は、NチャンネルMOSトランジスタ9
3とPチャンネルMOSトランジスタ94のペアで構成
される第2のゲート回路に与えられる。第1、第2のゲ
ート回路の出力は、PチャンネルMOSトランジスタ9
5とNチャンネルMOSトランジスタ96のゲートに接
続される。なお、トランジスタ95のソ−スは、Pチャ
ンネルMOSトランジスタ97を介して、電源VCに接
続される。トランジスタ95,96のドレインからは、
信号R1が導出される。この信号R1は、Pチャンネル
MOSトランジスタ99とNチャンネルMOSトランジ
スタ100から構成されるインバータによって反転さ
れ、信号R1Bとして出力される。なお、トランジスタ
95,96のドレイン、つまりトランジスタ99,10
0のゲートは、NチャンネルMOSトランジスタ98を
介して、接地電位に接続される。トランジスタ97,9
8のゲートには信号Eが入力される。また、トランジス
タ90,93のゲートには信号R・/Wが、トランジス
タ89,94のゲートには信号/R・Wが入力される。
信号R・/Wはデータ読み出し時に論理“1”、データ
書き込み時に論理“0”となる信号であり、信号/R・
Wはデータの読み出し時に論理“0”、データ書き込み
時に論理“1”となる信号である。また、信号Eはデー
タ消去時に論理“1”となる信号である。
【0090】以上のような構成において、データの消去
時、すなわち浮遊ゲートから電子を放出する時は、信号
Eは論理“1”となる。その結果、信号R1は論理
“0”となり、信号R1Bは論理“1”となる。図4に
おける信号A0,/A0,A1,/A1,A2,/A2
のすべてを論理“1”になるようにしておけば、信号S
2,S2,…もすべて論理“1”となり、この時、所定
の電位供給端子VAの電圧は0Vに設定されているため
に、行線は全て0Vに設定される。
時、すなわち浮遊ゲートから電子を放出する時は、信号
Eは論理“1”となる。その結果、信号R1は論理
“0”となり、信号R1Bは論理“1”となる。図4に
おける信号A0,/A0,A1,/A1,A2,/A2
のすべてを論理“1”になるようにしておけば、信号S
2,S2,…もすべて論理“1”となり、この時、所定
の電位供給端子VAの電圧は0Vに設定されているため
に、行線は全て0Vに設定される。
【0091】一方、アドレス信号A3,A4とその反転
信号/A3,/A4のNAND論理により、信号R1と
信号R1Bが決まる。信号R・/Wと/R・Wによって
第1のゲート回路と第2のゲート回路を切り替えること
によって信号伝達経路においてトランジスタ91,92
で構成されるインバータを経由するか否かを切り替え、
データの書き込み時と、データの読み出し時とで、入力
信号に対応する出力信号の論理レベルを異ならせる。例
えば、図2の波形図に示すデータの書き込み時には、信
号R1は選択された時に論理“1”であるのに対して、
図3の波形図に示すデータの読み出し時は、信号R1は
選択された時に論理“0”となる。
信号/A3,/A4のNAND論理により、信号R1と
信号R1Bが決まる。信号R・/Wと/R・Wによって
第1のゲート回路と第2のゲート回路を切り替えること
によって信号伝達経路においてトランジスタ91,92
で構成されるインバータを経由するか否かを切り替え、
データの書き込み時と、データの読み出し時とで、入力
信号に対応する出力信号の論理レベルを異ならせる。例
えば、図2の波形図に示すデータの書き込み時には、信
号R1は選択された時に論理“1”であるのに対して、
図3の波形図に示すデータの読み出し時は、信号R1は
選択された時に論理“0”となる。
【0092】なおデータの書き込み時は、図5の回路に
供給される電源は、VCに代えて、昇圧電位Vpを用い
る。昇圧された信号S1あるいはS2が、データの読み
出し時、選択された第1の行線及びこの第1の行線に関
する非選択な第2の行線に供給される。今、図1の第2
の行線WL21が選択され0Vになっているとすると、
信号S2の電位が、トランジスタ61のゲート電圧にそ
の閾値電圧の絶対値を加えた値よりも高くなると、トラ
ンジスタ61がオンしてS2の電圧がWL21の0Vに
放電されるので、非選択な第2の行線WL22〜WL2
4の電位は、(R1Bの電位+トランジスタ61の閾値
電圧の絶対値)の値に制限される。
供給される電源は、VCに代えて、昇圧電位Vpを用い
る。昇圧された信号S1あるいはS2が、データの読み
出し時、選択された第1の行線及びこの第1の行線に関
する非選択な第2の行線に供給される。今、図1の第2
の行線WL21が選択され0Vになっているとすると、
信号S2の電位が、トランジスタ61のゲート電圧にそ
の閾値電圧の絶対値を加えた値よりも高くなると、トラ
ンジスタ61がオンしてS2の電圧がWL21の0Vに
放電されるので、非選択な第2の行線WL22〜WL2
4の電位は、(R1Bの電位+トランジスタ61の閾値
電圧の絶対値)の値に制限される。
【0093】なお、図5の構成では、信号R1や信号R
1Bだけでなく、信号R1〜R4、信号R1B〜R4B
を出力する。
1Bだけでなく、信号R1〜R4、信号R1B〜R4B
を出力する。
【0094】図6は信号S1,S2…の出力回路の他の
例を示す回路図である。この回路は図4の回路に信号遅
延部と容量101を追加したものである。以下図4と異
なる部分を説明する。図6に示すように、トランジスタ
77,78からなるインバータの出力は、Pチャンネル
MOSトランジスタ102とNチャンネルMOSトラン
ジスタ103からなるインバータ、同様にトランジスタ
104と105からなるインバータ、同様にトランジス
タ106と107からなるインバータ、更に同様にトラ
ンジスタ108と109からなるインバータの直列回
路、つまり信号遅延部を介してノードN1に接続され
る。このノードN1は、容量101を介して、トランジ
スタ83,84のドレインに接続される。
例を示す回路図である。この回路は図4の回路に信号遅
延部と容量101を追加したものである。以下図4と異
なる部分を説明する。図6に示すように、トランジスタ
77,78からなるインバータの出力は、Pチャンネル
MOSトランジスタ102とNチャンネルMOSトラン
ジスタ103からなるインバータ、同様にトランジスタ
104と105からなるインバータ、同様にトランジス
タ106と107からなるインバータ、更に同様にトラ
ンジスタ108と109からなるインバータの直列回
路、つまり信号遅延部を介してノードN1に接続され
る。このノードN1は、容量101を介して、トランジ
スタ83,84のドレインに接続される。
【0095】以上のような構成は、データの読み出し時
に、電圧VCを昇圧して昇圧電位VPとなし、この昇圧
電位VCを信号S1,S2…として出力するものに適し
ている。つまり、一般に、集積回路内部でチャージポン
プ回路を通じて昇圧電位VPを作るような場合、チャー
ジポンプ回路の電流供給能力はそれほど大きくないの
で、大きな容量を持つノードを充電する場合は、充電に
かかる時間が長くなるという問題がある。
に、電圧VCを昇圧して昇圧電位VPとなし、この昇圧
電位VCを信号S1,S2…として出力するものに適し
ている。つまり、一般に、集積回路内部でチャージポン
プ回路を通じて昇圧電位VPを作るような場合、チャー
ジポンプ回路の電流供給能力はそれほど大きくないの
で、大きな容量を持つノードを充電する場合は、充電に
かかる時間が長くなるという問題がある。
【0096】これに対して、図6の構成では、例えば出
力信号S1とノードN1の間に容量101を設け、この
容量を利用して出力信号S1を昇圧するようにしてい
る。このため、信号S1の昇圧を速やかに行わせること
ができる。これは、図に示した、電圧波形図に示すとお
りである。即ち、信号S1がある程度上昇したところ
で、信号遅延部で発生する遅延時間により、信号S1よ
りも遅延時間分だけ遅れてノードN1の信号が出力され
る。このノードN1の信号により、容量101に基づく
容量結合により、信号S1の電位を持ち上げる。その後
に、昇圧電位VPによって、その電位を保持する。この
ために、信号S1として、素早くしかも確実に昇圧され
た昇圧電位VPの出力を行わせることができる。
力信号S1とノードN1の間に容量101を設け、この
容量を利用して出力信号S1を昇圧するようにしてい
る。このため、信号S1の昇圧を速やかに行わせること
ができる。これは、図に示した、電圧波形図に示すとお
りである。即ち、信号S1がある程度上昇したところ
で、信号遅延部で発生する遅延時間により、信号S1よ
りも遅延時間分だけ遅れてノードN1の信号が出力され
る。このノードN1の信号により、容量101に基づく
容量結合により、信号S1の電位を持ち上げる。その後
に、昇圧電位VPによって、その電位を保持する。この
ために、信号S1として、素早くしかも確実に昇圧され
た昇圧電位VPの出力を行わせることができる。
【0097】図7は信号R1〜R4、信号R1B〜R4
Bを出力する回路の他の例を示す回路図であり、図8は
信号S1,S2…の出力回路の更に他の例を示す回路図
である。図7の構成が図5の構成と異なる点は、トラン
ジスタ97,98のゲートに信号Eを与える代わりに、
信号E・Rを与えるようにした点にある。一方、図8の
構成の図6の構成と異なる点は、トランジスタ77,7
8のゲートを、PチャンネルMOSトランジスタ111
を介して、電源VCに接続すると共に、トランジスタ7
6のソ−スを、NチャンネルMOSトランジスタ110
を介して、接地電位に接続するようにした点にある。ト
ランジスタ110,111のゲートには信号E・/RD
を与える。
Bを出力する回路の他の例を示す回路図であり、図8は
信号S1,S2…の出力回路の更に他の例を示す回路図
である。図7の構成が図5の構成と異なる点は、トラン
ジスタ97,98のゲートに信号Eを与える代わりに、
信号E・Rを与えるようにした点にある。一方、図8の
構成の図6の構成と異なる点は、トランジスタ77,7
8のゲートを、PチャンネルMOSトランジスタ111
を介して、電源VCに接続すると共に、トランジスタ7
6のソ−スを、NチャンネルMOSトランジスタ110
を介して、接地電位に接続するようにした点にある。ト
ランジスタ110,111のゲートには信号E・/RD
を与える。
【0098】以上のような構成において、次にその動作
を図9の波形図に従って説明する。図9(A)はアドレ
ス信号A0〜A4、同図(B)は信号E・R、同図
(C)は信号E・/RDをそれぞれ示すものである。な
お、アドレス信号は、時刻t1、時刻t5で変化する。
信号E・Rは、時刻t2で論理“1”となり、時刻t3
で論理“0”となり、時刻t5で論理“1”となる。ま
た、信号E・/RDは、時刻t2までは論理“1”、時
刻t2と時刻t4の間は論理“0”、時刻t4に論理
“1”になる。なお、時刻t3と時刻t4の間は、時間
tの時間差がある。時刻t5以前はデータ読み出しであ
り、時刻t5以降はデータ消去の場合を示してある。
を図9の波形図に従って説明する。図9(A)はアドレ
ス信号A0〜A4、同図(B)は信号E・R、同図
(C)は信号E・/RDをそれぞれ示すものである。な
お、アドレス信号は、時刻t1、時刻t5で変化する。
信号E・Rは、時刻t2で論理“1”となり、時刻t3
で論理“0”となり、時刻t5で論理“1”となる。ま
た、信号E・/RDは、時刻t2までは論理“1”、時
刻t2と時刻t4の間は論理“0”、時刻t4に論理
“1”になる。なお、時刻t3と時刻t4の間は、時間
tの時間差がある。時刻t5以前はデータ読み出しであ
り、時刻t5以降はデータ消去の場合を示してある。
【0099】さて、図7、図8に示すように、アドレス
信号が変化して新しくメモリセルが選択される時に、ま
ず信号R1が変化し、その後信号S1が変化するよう
に、タイミング設定している。読み出し時およびデータ
の消去時は、所定の電位供給端子VAの電位は、0Vに
設定されている。信号E・/Rが論理“1”の時は、信
号R1〜R4は論理“0”、信号R1B〜R4Bは論理
“1”となる。
信号が変化して新しくメモリセルが選択される時に、ま
ず信号R1が変化し、その後信号S1が変化するよう
に、タイミング設定している。読み出し時およびデータ
の消去時は、所定の電位供給端子VAの電位は、0Vに
設定されている。信号E・/Rが論理“1”の時は、信
号R1〜R4は論理“0”、信号R1B〜R4Bは論理
“1”となる。
【0100】図8に示した信号S1を供給するための回
路は、基本的には図6の構成と同様であるが、信号E・
/RDによって制御される。ここで、信号E・/RDが
論理“0”の時は、アドレス信号に関係なく信号S1は
論理“0”にされる。例えば、図1の構成において、信
号S1に関するメモリセルの1つが選択されたとする。
この場合、アドレス信号が変化すると、信号E/Rは論
理“1”にされ、信号R1〜R4は論理“0”に、信号
R1B〜R4Bは論理“1”にされる。
路は、基本的には図6の構成と同様であるが、信号E・
/RDによって制御される。ここで、信号E・/RDが
論理“0”の時は、アドレス信号に関係なく信号S1は
論理“0”にされる。例えば、図1の構成において、信
号S1に関するメモリセルの1つが選択されたとする。
この場合、アドレス信号が変化すると、信号E/Rは論
理“1”にされ、信号R1〜R4は論理“0”に、信号
R1B〜R4Bは論理“1”にされる。
【0101】この後に、信号E/Rが論理“0”にな
り、信号R1〜R4の所定の非選択となる3つの信号が
論理“1”となる。この後に、時間tが経過して信号E
・/RDが論理“1”となり、信号S1が選択され論理
“1”となる。この論理“1”の電圧レベルは、昇圧さ
れたレベルとなる。
り、信号R1〜R4の所定の非選択となる3つの信号が
論理“1”となる。この後に、時間tが経過して信号E
・/RDが論理“1”となり、信号S1が選択され論理
“1”となる。この論理“1”の電圧レベルは、昇圧さ
れたレベルとなる。
【0102】図7、図8の構成においては、信号R1〜
R4、信号R1B〜R4Bが確定した後に、信号S1を
出力している。このため、図8の容量101により昇圧
された電圧が、そのまま行線に伝達される。このため、
効率良く昇圧電位を伝えることができる。
R4、信号R1B〜R4Bが確定した後に、信号S1を
出力している。このため、図8の容量101により昇圧
された電圧が、そのまま行線に伝達される。このため、
効率良く昇圧電位を伝えることができる。
【0103】なお、この場合に重要なのは、信号R1〜
R4、信号R1B〜R4Bが確定した後に、信号S1を
出力するにある。従って、この順番で信号を出力できれ
ば、特に信号E/Rを用いなくても良い。
R4、信号R1B〜R4Bが確定した後に、信号S1を
出力するにある。従って、この順番で信号を出力できれ
ば、特に信号E/Rを用いなくても良い。
【0104】図10は本発明の第2の実施例に係る半導
体メモリ装置の回路図である。同図の構成が図1の構成
と異なる点は、NチャンネルMOSトランジスタ51〜
54を省略して、PチャンネルMOSトランジスタ61
〜64のみとした点にある。
体メモリ装置の回路図である。同図の構成が図1の構成
と異なる点は、NチャンネルMOSトランジスタ51〜
54を省略して、PチャンネルMOSトランジスタ61
〜64のみとした点にある。
【0105】以上のような構成において、行線WL11
〜WL14,WL21〜WL24は信号S1,S2によ
り充電される。トランジスタサイズとして図1の構成と
同じものを用いると、行線の充電が遅くなってしまうも
のの、トランジスタの数を減らすことができると共に信
号の配線数を半分に低減できるという利点を有する。
〜WL14,WL21〜WL24は信号S1,S2によ
り充電される。トランジスタサイズとして図1の構成と
同じものを用いると、行線の充電が遅くなってしまうも
のの、トランジスタの数を減らすことができると共に信
号の配線数を半分に低減できるという利点を有する。
【0106】図11は本発明の第3の実施例に係る半導
体メモリ装置の回路図である。図11が図10と異なる
点は、電位供給端子VAに接続されるトランジスタ21
〜30を列線128を挟んで反対側に移動し、トランジ
スタ61〜64に隣接して配置するようにした点にあ
る。
体メモリ装置の回路図である。図11が図10と異なる
点は、電位供給端子VAに接続されるトランジスタ21
〜30を列線128を挟んで反対側に移動し、トランジ
スタ61〜64に隣接して配置するようにした点にあ
る。
【0107】以上のような構成において、信号R1B〜
R4Bはトランジスタ51〜54のゲートとトランジス
タ21〜28のゲートに与えられる。ここにおいて、信
号R1B〜R4Bの配線を共用できると共に配線長が短
くて済むという利点がある。
R4Bはトランジスタ51〜54のゲートとトランジス
タ21〜28のゲートに与えられる。ここにおいて、信
号R1B〜R4Bの配線を共用できると共に配線長が短
くて済むという利点がある。
【0108】図12は本発明の第4の実施例に係る半導
体メモリ装置の回路図である。図12の構成が図11の
構成と異なる点は、列線128の右側にも、信号R1B
〜R4Bがゲート入力されるトランジスタ611〜64
1を、信号S1,S2…と行線WL11〜WL14,W
L21〜WL24に対応して設けると共に、電位供給端
子VAに接続されるトランジスタ211,221,23
1,241,251,261,271,281,29
1,301をトランジスタ611〜641に隣接して配
置するようにしたことにある。なお、この場合、信号S
1,S2は、列線128を構成する1層目のアルミニウ
ム配線と異なる層に配置される2層目のアルミニウム配
線102によっても伝達される。つまり、デコーダ部同
士はアルミニウム配線102を通じて接続され、メモリ
セルアレイの両側に配置される。
体メモリ装置の回路図である。図12の構成が図11の
構成と異なる点は、列線128の右側にも、信号R1B
〜R4Bがゲート入力されるトランジスタ611〜64
1を、信号S1,S2…と行線WL11〜WL14,W
L21〜WL24に対応して設けると共に、電位供給端
子VAに接続されるトランジスタ211,221,23
1,241,251,261,271,281,29
1,301をトランジスタ611〜641に隣接して配
置するようにしたことにある。なお、この場合、信号S
1,S2は、列線128を構成する1層目のアルミニウ
ム配線と異なる層に配置される2層目のアルミニウム配
線102によっても伝達される。つまり、デコーダ部同
士はアルミニウム配線102を通じて接続され、メモリ
セルアレイの両側に配置される。
【0109】一般に、行線と列線は直交するように配置
されるために、異なる層の配線材料で作られる。行線は
トランジスタのゲートに接続されるため、ゲート材料と
同じ材料であるポリシリコンで形成され、行線とメモリ
セルのトランジスタとは共用される。すなわち、メモリ
セル31〜34あるいは選択トランジスタ4のゲートで
ある行線はポリシリコンで形成される。これと直交する
列線128はアルミニウムで形成される。
されるために、異なる層の配線材料で作られる。行線は
トランジスタのゲートに接続されるため、ゲート材料と
同じ材料であるポリシリコンで形成され、行線とメモリ
セルのトランジスタとは共用される。すなわち、メモリ
セル31〜34あるいは選択トランジスタ4のゲートで
ある行線はポリシリコンで形成される。これと直交する
列線128はアルミニウムで形成される。
【0110】周知のように、ポリシリコンの抵抗値はア
ルミニウム等と比べると大きい。この抵抗のために、行
線の充電には時間がかかる。つまり、ポリシリコンの抵
抗値がデータの読み出し速度を遅くする大きな要因の1
つとなっている。
ルミニウム等と比べると大きい。この抵抗のために、行
線の充電には時間がかかる。つまり、ポリシリコンの抵
抗値がデータの読み出し速度を遅くする大きな要因の1
つとなっている。
【0111】これに対して、図12の実施例では、行線
の抵抗に起因する充電の遅れを少なくし、読み出し速度
を早くすることを可能にしている。つまり、メモリセル
アレイに隣接する両側にデコーダ部を配置して、行線を
その両側から充電あるいは放電するようにして、実質的
な行線の抵抗を、片方から行線を充放電する場合の半分
にし、充放電の速度を速めるようにしている。
の抵抗に起因する充電の遅れを少なくし、読み出し速度
を早くすることを可能にしている。つまり、メモリセル
アレイに隣接する両側にデコーダ部を配置して、行線を
その両側から充電あるいは放電するようにして、実質的
な行線の抵抗を、片方から行線を充放電する場合の半分
にし、充放電の速度を速めるようにしている。
【0112】このために、本実施例では、列線128を
形成する第1層目のアルミニウム配線に加えて2層目の
アルミニウム配線102を配置し、このアルミニウム配
線102により、メモリセルアレイの左側から供給され
る信号S1,S2…をメモリセルの右側に伝達するよう
にしている。その結果、信号S1,S2はメモリセルア
レイの両側にほぼ同時に供給されることになり、充放電
の速度を短縮することができる。
形成する第1層目のアルミニウム配線に加えて2層目の
アルミニウム配線102を配置し、このアルミニウム配
線102により、メモリセルアレイの左側から供給され
る信号S1,S2…をメモリセルの右側に伝達するよう
にしている。その結果、信号S1,S2はメモリセルア
レイの両側にほぼ同時に供給されることになり、充放電
の速度を短縮することができる。
【0113】また、信号S1,S2…を作る回路はメモ
リセルアレイの一方に配置されるが、それ以外の回路
は、図2に示すように、メモリセルアレイの両側に配置
される。このため、行線WL11〜WL14,WL21
〜WL24は、メモリセルアレイの両側から充放電され
るようになり、充放電速度が速くなり、読み出し速度が
改善される。
リセルアレイの一方に配置されるが、それ以外の回路
は、図2に示すように、メモリセルアレイの両側に配置
される。このため、行線WL11〜WL14,WL21
〜WL24は、メモリセルアレイの両側から充放電され
るようになり、充放電速度が速くなり、読み出し速度が
改善される。
【0114】もちろん、図12の構成において、信号S
1,S2…を、それぞれデコーダ部の両側で作るように
してもよいが、回路の占有面積が大きくなるという問題
点がある。しかし、この場合は、2層目のアルミニウム
配線102が不要になるので、プロセスが簡単になると
いう利点がある。
1,S2…を、それぞれデコーダ部の両側で作るように
してもよいが、回路の占有面積が大きくなるという問題
点がある。しかし、この場合は、2層目のアルミニウム
配線102が不要になるので、プロセスが簡単になると
いう利点がある。
【0115】このように、上記の実施例によれば、デコ
ーダを構成する素子の数を減らすことができ、半導体メ
モリ装置のコストが安くなるという利点がある。また、
2層目のアルミニウム配線102によって行線の両側を
接続することにより、行線の充放電の速度を早くするこ
とができ、データの読み出し速度を高速化できるという
利点がある。また、選択トランジスタ4を駆動する信号
によってメモリセル31〜34も駆動するような構成に
しているので、選択トランジスタ4およびこれに直列に
接続された複数のメモリセル31〜34に対して2層目
のアルミニウム配線102で済ますことができるように
なるので、行線と同じ方向に配列されるところの2層目
のアルミニウム配線102同士の感覚を広く取ることが
できる。このため、2層目のアルミニウム配線102を
使用することによるプロセス的な困難さが低減されると
いう利点も有する。
ーダを構成する素子の数を減らすことができ、半導体メ
モリ装置のコストが安くなるという利点がある。また、
2層目のアルミニウム配線102によって行線の両側を
接続することにより、行線の充放電の速度を早くするこ
とができ、データの読み出し速度を高速化できるという
利点がある。また、選択トランジスタ4を駆動する信号
によってメモリセル31〜34も駆動するような構成に
しているので、選択トランジスタ4およびこれに直列に
接続された複数のメモリセル31〜34に対して2層目
のアルミニウム配線102で済ますことができるように
なるので、行線と同じ方向に配列されるところの2層目
のアルミニウム配線102同士の感覚を広く取ることが
できる。このため、2層目のアルミニウム配線102を
使用することによるプロセス的な困難さが低減されると
いう利点も有する。
【0116】上記のような構成を有するデコーダ回路
は、NAND型EEPROMに限らずROM等にも用い
て良い事は言うまでもない。メモリセル部がNAND構
成をしたマスクROMでは、電流カット用トランジスタ
1が不要である。本願発明の第5の実施例の、このよう
なマクスROMに適用したものを、図13に示す。この
第5の実施例が、図11に示した第3の実施例と事なる
のは、メモリセルがマスクROM用のメモリセルに置き
換えられ、このため電流カット用トランジスタ1が省略
されている点と、電位供給端子VA及びトランジスタ2
9、30が省略され、トランジスタ29あるいは30を
通してトランジスタ21〜30に供給されていたVAの
代わりに信号S1あるいはS2の反転信号/S1あるい
は/S2が供給されている点である。図13に示すよう
に、信号S1あるいはS2は、インバータI1によっ
て、このインバータI1に入力される信号/S1あるい
は/S2を反転して得ている。この時のインバータI1
としては、図14(a)に示すような、Pチャネル型ト
ランジスタとNチャネル型トランジスタとからなる通常
のCMOS構成のインバータを使用できる。
は、NAND型EEPROMに限らずROM等にも用い
て良い事は言うまでもない。メモリセル部がNAND構
成をしたマスクROMでは、電流カット用トランジスタ
1が不要である。本願発明の第5の実施例の、このよう
なマクスROMに適用したものを、図13に示す。この
第5の実施例が、図11に示した第3の実施例と事なる
のは、メモリセルがマスクROM用のメモリセルに置き
換えられ、このため電流カット用トランジスタ1が省略
されている点と、電位供給端子VA及びトランジスタ2
9、30が省略され、トランジスタ29あるいは30を
通してトランジスタ21〜30に供給されていたVAの
代わりに信号S1あるいはS2の反転信号/S1あるい
は/S2が供給されている点である。図13に示すよう
に、信号S1あるいはS2は、インバータI1によっ
て、このインバータI1に入力される信号/S1あるい
は/S2を反転して得ている。この時のインバータI1
としては、図14(a)に示すような、Pチャネル型ト
ランジスタとNチャネル型トランジスタとからなる通常
のCMOS構成のインバータを使用できる。
【0117】第2の行線WL11が選択されメモリセル
M11からデータが読み出される時を説明する。選択さ
れる第1の行線すなわちS1は論理“1”にされ、非選
択な第1の行線、すなわちS2は論理“0”にされる。
第2の行線WL11を選択するときには、信号R1Bを
論理“1”に設定する。他の信号R2B,R3B,R4
Bはそれぞれ論理“0”に設定する。このために、トラ
ンジスタ22、23、24及びトランジスタ61はオフ
し、トランジスタ21、62、63、64はオンする。
よって行線WL11には、トランジスタ21を通して信
号S1の反転信号である信号/S1が与えられるため
に、WL11は論理“0”になる。行線WL12,WL
13,WL14はそれぞれオンしているトランジスタ6
2〜64を通して信号S1が与えられるため、論理
“1”に設定される。このように選択されるメモリセル
が含まれるブロックに関しては、選択される第2の行線
は論理“0”に、非選択な第2の行線は論理“1”に、
設定される。第5の実施例においても、この論理“1”
は、選択トランジスタ4を制御する信号S1が与えられ
る。選択されるメモリセルが含まれないブロックに関し
ては、例えば信号S2は、論理“0”であるため、信号
S2が供給される選択トランジスタ4はオフしているた
め、この信号S2に関係する第2の行線WL21,WL
22,WL23,WL24の電位がどの様なものでも、
特に問題とはならない。
M11からデータが読み出される時を説明する。選択さ
れる第1の行線すなわちS1は論理“1”にされ、非選
択な第1の行線、すなわちS2は論理“0”にされる。
第2の行線WL11を選択するときには、信号R1Bを
論理“1”に設定する。他の信号R2B,R3B,R4
Bはそれぞれ論理“0”に設定する。このために、トラ
ンジスタ22、23、24及びトランジスタ61はオフ
し、トランジスタ21、62、63、64はオンする。
よって行線WL11には、トランジスタ21を通して信
号S1の反転信号である信号/S1が与えられるため
に、WL11は論理“0”になる。行線WL12,WL
13,WL14はそれぞれオンしているトランジスタ6
2〜64を通して信号S1が与えられるため、論理
“1”に設定される。このように選択されるメモリセル
が含まれるブロックに関しては、選択される第2の行線
は論理“0”に、非選択な第2の行線は論理“1”に、
設定される。第5の実施例においても、この論理“1”
は、選択トランジスタ4を制御する信号S1が与えられ
る。選択されるメモリセルが含まれないブロックに関し
ては、例えば信号S2は、論理“0”であるため、信号
S2が供給される選択トランジスタ4はオフしているた
め、この信号S2に関係する第2の行線WL21,WL
22,WL23,WL24の電位がどの様なものでも、
特に問題とはならない。
【0118】以上の実施例では、選択トランジスタ4に
接続されるメモリーセルに於いて、このメモリーセルが
お互いに直列に接続されている例を示したが、例えば、
選択トランジスタに接続される複数のメモリーセルが、
お互いに並列に接続されているような場合には、第2の
行線が選択されるときは選択された第2の行線は論理
“1”に、第2の行線が非選択の時は論理“0”にしな
ければならないが、この時は、上記実施例に対して、信
号R1B,R2B,R3B,R4B、の論理レベルを反
対にすれば良い。例えば、WL11が選択されるときに
は、信号S1を論理“1”に、信号S2を論理“0”
に、信号R1Bを論理“0”に、信号R2B,R3B,
R4Bを論理“1”にすれば良い。
接続されるメモリーセルに於いて、このメモリーセルが
お互いに直列に接続されている例を示したが、例えば、
選択トランジスタに接続される複数のメモリーセルが、
お互いに並列に接続されているような場合には、第2の
行線が選択されるときは選択された第2の行線は論理
“1”に、第2の行線が非選択の時は論理“0”にしな
ければならないが、この時は、上記実施例に対して、信
号R1B,R2B,R3B,R4B、の論理レベルを反
対にすれば良い。例えば、WL11が選択されるときに
は、信号S1を論理“1”に、信号S2を論理“0”
に、信号R1Bを論理“0”に、信号R2B,R3B,
R4Bを論理“1”にすれば良い。
【0119】また、メモリーセルが、浮遊ゲートを有す
るMOSトランジスタであり、浮遊ゲートに電子を注入
してデータを記憶する上記に示したNAND型EEPR
OMのようなものでは、データをプログラムする浮遊ゲ
ートに電子を注入するときに、制御ゲートに高電圧を印
加しなければならないが、この時は、図13のインバー
タI1、すなわち図14(a)に示したインバータI1
に換えて、図14(b)に示した回路を用いると良い。
図15は、図14(b)の主要ノードの電圧波形を示
す。この電圧波形に示すように、図14(b)の信号/
P、Pはそれぞれ浮遊ゲートに電子を注入するときには
論理“0”、論理“1”に、データの読み出しの時には
それぞれ論理“1”及び論理“0”にされる。データの
読み出しの時には、信号/P,Pはそれぞれ論理“1”
及び論理“0”であるのでNチャネル型トランジスタ3
20及びPチャネル型トランジスタ321はオンし、N
チャネル型トランジスタ322、Pチャネル型トランジ
スタ323はオフするので、信号/S1はインバータI
2で反転され、トランジスタ320、321を通して信
号S1として出力される。信号/P、Pはそれぞれ浮遊
ゲートに電子を注入するときには論理“0”及び論理
“1”に設定されるのでメモリセルの浮遊ゲートに電子
を注入するデータの書き込みの時は、トランジスタ32
0、321はオフし、トランジスタ322、323はオ
ンする。よって信号/S1はトランジスタ322、32
3を通して信号S1として出力され、この時、すなわち
データの書き込みの時は信号/S1と信号S1とは同相
の信号となる。図1でも説明したように、データの書き
込み時には、選択されたメモリーセルの制御ゲートは論
理“1”、例えば20V程度の高電圧が供給され、この
時浮遊ゲートに電子を注入したい場合はチャネル領域を
0Vにすると、チャネル領域から電子がゲート絶縁膜を
通して浮遊ゲートに注入される。電子を注入したくない
場合は、チャネル領域に選択トランジスタを通して所定
の電圧、例えば10V程度の電圧を供給する。この場合
は、たとえ制御ゲートの電圧が20Vであったとして
も、チャネル領域の電圧が10Vであるため、浮遊ゲー
トとチャネル領域との電位差が、電子を注入できるほど
大きくはないので浮遊ゲートには電子が注入されず元の
消去状態のままである。選択されたメモリセルの制御ゲ
ートには20V程度の高電圧が供給されるが、非選択の
メモリセルの制御ゲートは所定の電圧、例えば10V程
度の電圧にされるのでチャネル領域が0Vであったとし
ても浮遊ゲートとチャネル領域の電位差は電子を注入す
るほど大きくはならないので、電子の注入は起こらな
い。データの書き込み時、信号S1が選択されるときに
は信号/S1を10V程度に設定する。信号/S1は、
トランジスタ324を介してインバータI2のゲートに
供給される。トランジスタ324のゲートはVC、例え
ば5Vに設定されているので、トランジスタ324はオ
フする。トランジスタ324を通して供給された信号/
S1によって、インバータI2の出力は0Vになるの
で、トランジスタ325によってインバータI2のゲー
トが高電圧VP(例えば20V)に充電されトランジス
タ322、323を通して信号S1が20Vの高電圧と
なる。ここで電圧VCは5V程度の低電圧で、電圧VP
はデータをプログラムするときは上記のように20V程
度の高電圧に、データを読み出すときは5V程度に設定
される。第2の行線WL11が選択されるときには信号
R1Bを0Vに、他の信号R2B、R3B、R4Bを例
えば20V程度の高電圧にする。この時図13のトラン
ジスタ21はオフしトランジスタ61がオンするので、
第2の行線WL11がトランジスタ61を通して信号S
1と接続されるので、20V程度の高電圧が供給され
る。一方トランジスタ22、23、24はオンし、トラ
ンジスタ62、63、64はオフするので、非選択な第
2の行線WL12,WL13,WL14には信号/S1
の電位が供給されこの信号/S1を10V程度に設定す
れば非選択な第2の行線には、10V程度の電位が供給
されることになる。
るMOSトランジスタであり、浮遊ゲートに電子を注入
してデータを記憶する上記に示したNAND型EEPR
OMのようなものでは、データをプログラムする浮遊ゲ
ートに電子を注入するときに、制御ゲートに高電圧を印
加しなければならないが、この時は、図13のインバー
タI1、すなわち図14(a)に示したインバータI1
に換えて、図14(b)に示した回路を用いると良い。
図15は、図14(b)の主要ノードの電圧波形を示
す。この電圧波形に示すように、図14(b)の信号/
P、Pはそれぞれ浮遊ゲートに電子を注入するときには
論理“0”、論理“1”に、データの読み出しの時には
それぞれ論理“1”及び論理“0”にされる。データの
読み出しの時には、信号/P,Pはそれぞれ論理“1”
及び論理“0”であるのでNチャネル型トランジスタ3
20及びPチャネル型トランジスタ321はオンし、N
チャネル型トランジスタ322、Pチャネル型トランジ
スタ323はオフするので、信号/S1はインバータI
2で反転され、トランジスタ320、321を通して信
号S1として出力される。信号/P、Pはそれぞれ浮遊
ゲートに電子を注入するときには論理“0”及び論理
“1”に設定されるのでメモリセルの浮遊ゲートに電子
を注入するデータの書き込みの時は、トランジスタ32
0、321はオフし、トランジスタ322、323はオ
ンする。よって信号/S1はトランジスタ322、32
3を通して信号S1として出力され、この時、すなわち
データの書き込みの時は信号/S1と信号S1とは同相
の信号となる。図1でも説明したように、データの書き
込み時には、選択されたメモリーセルの制御ゲートは論
理“1”、例えば20V程度の高電圧が供給され、この
時浮遊ゲートに電子を注入したい場合はチャネル領域を
0Vにすると、チャネル領域から電子がゲート絶縁膜を
通して浮遊ゲートに注入される。電子を注入したくない
場合は、チャネル領域に選択トランジスタを通して所定
の電圧、例えば10V程度の電圧を供給する。この場合
は、たとえ制御ゲートの電圧が20Vであったとして
も、チャネル領域の電圧が10Vであるため、浮遊ゲー
トとチャネル領域との電位差が、電子を注入できるほど
大きくはないので浮遊ゲートには電子が注入されず元の
消去状態のままである。選択されたメモリセルの制御ゲ
ートには20V程度の高電圧が供給されるが、非選択の
メモリセルの制御ゲートは所定の電圧、例えば10V程
度の電圧にされるのでチャネル領域が0Vであったとし
ても浮遊ゲートとチャネル領域の電位差は電子を注入す
るほど大きくはならないので、電子の注入は起こらな
い。データの書き込み時、信号S1が選択されるときに
は信号/S1を10V程度に設定する。信号/S1は、
トランジスタ324を介してインバータI2のゲートに
供給される。トランジスタ324のゲートはVC、例え
ば5Vに設定されているので、トランジスタ324はオ
フする。トランジスタ324を通して供給された信号/
S1によって、インバータI2の出力は0Vになるの
で、トランジスタ325によってインバータI2のゲー
トが高電圧VP(例えば20V)に充電されトランジス
タ322、323を通して信号S1が20Vの高電圧と
なる。ここで電圧VCは5V程度の低電圧で、電圧VP
はデータをプログラムするときは上記のように20V程
度の高電圧に、データを読み出すときは5V程度に設定
される。第2の行線WL11が選択されるときには信号
R1Bを0Vに、他の信号R2B、R3B、R4Bを例
えば20V程度の高電圧にする。この時図13のトラン
ジスタ21はオフしトランジスタ61がオンするので、
第2の行線WL11がトランジスタ61を通して信号S
1と接続されるので、20V程度の高電圧が供給され
る。一方トランジスタ22、23、24はオンし、トラ
ンジスタ62、63、64はオフするので、非選択な第
2の行線WL12,WL13,WL14には信号/S1
の電位が供給されこの信号/S1を10V程度に設定す
れば非選択な第2の行線には、10V程度の電位が供給
されることになる。
【0120】信号S1が非選択の場合は信号/S1を0
Vにする。この時は、トランジスタ322、323、3
24を通して信号S1が信号/S1に放電されて信号S
1は信号/S1と同じ0Vにされる。信号R1Bが0V
に、他の信号R2B、R3B、R4Bが20V程度の高
電圧に設定されているとすると、する。トランジスタ2
1はオフしトランジスタ61がオンするので、第2の行
線WL11がトランジスタ61を通して信号S1と接続
されるので、信号S1に向かって放電されPチャネルト
ランジスタ5の閾電圧になったところで放電は止まる。
一方トランジスタ22、23、24はオンし、トランジ
スタ62、63、64はオフするので、非選択な第2の
行線WL12,WL13,WL14には信号/S1の電
位が供給され0Vの電位が供給されることになる。
Vにする。この時は、トランジスタ322、323、3
24を通して信号S1が信号/S1に放電されて信号S
1は信号/S1と同じ0Vにされる。信号R1Bが0V
に、他の信号R2B、R3B、R4Bが20V程度の高
電圧に設定されているとすると、する。トランジスタ2
1はオフしトランジスタ61がオンするので、第2の行
線WL11がトランジスタ61を通して信号S1と接続
されるので、信号S1に向かって放電されPチャネルト
ランジスタ5の閾電圧になったところで放電は止まる。
一方トランジスタ22、23、24はオンし、トランジ
スタ62、63、64はオフするので、非選択な第2の
行線WL12,WL13,WL14には信号/S1の電
位が供給され0Vの電位が供給されることになる。
【0121】以上説明したように、本願発明によればマ
スクROMのようなものに対してもメモリーセルを選択
するためのデコード回路を、より簡単に構成する事がで
きるので、占有面積を小さくしたデコード回路を提供で
きるという利点を有する。
スクROMのようなものに対してもメモリーセルを選択
するためのデコード回路を、より簡単に構成する事がで
きるので、占有面積を小さくしたデコード回路を提供で
きるという利点を有する。
【0122】
【発明の効果】以上述べたように、本発明の半導体メモ
リ装置によれば、メモリセルの選択トランジスタを制御
するための信号を行線に伝達するようにしてメモリセル
の制御ゲートを制御するように構成したので、メモリセ
ルの制御ゲートを昇圧した電圧で制御してデータを読み
出すような場合においても、充電すべき容量を小さくす
ることが可能であり、短時間で昇圧電圧を供給して、デ
ータの読み出し速度を速くできるという。
リ装置によれば、メモリセルの選択トランジスタを制御
するための信号を行線に伝達するようにしてメモリセル
の制御ゲートを制御するように構成したので、メモリセ
ルの制御ゲートを昇圧した電圧で制御してデータを読み
出すような場合においても、充電すべき容量を小さくす
ることが可能であり、短時間で昇圧電圧を供給して、デ
ータの読み出し速度を速くできるという。
【図1】本発明の一実施例に係る半導体メモリ装置の回
路図である。
路図である。
【図2】図1の構成において、浮遊ゲートに電子を注入
する時の各ノードの電圧波形図である。
する時の各ノードの電圧波形図である。
【図3】図1の構成において、データを読み出す時の各
ノードの電圧波形図である。
ノードの電圧波形図である。
【図4】図1の構成において、信号S1,S2…の出力
回路を例示する回路図である。
回路を例示する回路図である。
【図5】図1の構成において、信号R1,R1Bを出力
する回路の例を示す回路図である。
する回路の例を示す回路図である。
【図6】図1の構成において、信号S1,S2…の出力
回路の他の例を示す回路図である。
回路の他の例を示す回路図である。
【図7】図1の構成において、信号R1,R1Bを出力
する回路の他の例を示す回路図である。
する回路の他の例を示す回路図である。
【図8】図1の構成において、信号S1,S2…の出力
回路の更に他の例を示す回路図である。
回路の更に他の例を示す回路図である。
【図9】図7、図8の構成の動作を説明するための波形
図である。
図である。
【図10】本発明の第2の実施例に係る半導体メモリ装
置の回路図である。
置の回路図である。
【図11】本発明の第3の実施例に係る半導体メモリ装
置の回路図である。
置の回路図である。
【図12】本発明の第4の実施例に係る半導体メモリ装
置の回路図である。
置の回路図である。
【図13】本発明の第5の実施例に係る半導体メモリ装
置の回路図である。
置の回路図である。
【図14】インバータ及びそれに代えて用いる回路。
【図15】図13の主要ノードの電圧波形図。
【図16】浮遊ゲートを有するMOSトランジスタの断
面図である。
面図である。
【図17】メモリセルの閾値電圧の分布説明図である。
【図18】一般的な半導体メモリ装置のメモリセルブロ
ックの回路図である。
ックの回路図である。
【図19】一般的なNAND型のEEPROMのブロッ
ク図である。
ク図である。
【図20】従来の半導体メモリ装置、特にEEPROM
の回路図である。
の回路図である。
【図21】図20の構成の、各ノードの波形図である。
1 電流カット用トランジスタ 4 選択トランジスタ 31〜34 メモリセル 70 チャージポンプ回路 101 容量 102 アルミニウム配線 127 メモリセルブロック 128 列線 131 P型半導体 132 ドレイン 133 ソ−ス 134 チャンネル領域 135 浮遊ゲート 136 制御ゲート 137 第1の絶縁膜 138 第2の絶縁膜 139 行デコーダ
フロントページの続き (56)参考文献 特開 平2−226595(JP,A) 特開 平3−88200(JP,A) 特開 平4−137298(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 16/00 - 16/34 G11C 17/18
Claims (11)
- 【請求項1】第1の行線と、 この第1の行線によって駆動される選択用トランジスタ
と、 第2の行線と、 この第2の行線によって駆動されると共に、前記選択用
トランジスタに直列に接続されるメモリセルと、 前記第1の行線を選択するための第1の選択手段と、 前記第2の行線を選択するための第2の選択手段と、 前記選択用トランジスタに接続された列線と、 前記列線に接続され、前記メモリセルに記憶されたデー
タを検知するためのデータ検知手段と、 前記第1の選択手段と前記第2の行線との間に接続さ
れ、前記第2の選択手段によって制御されて前記第2の
行線を選択する、第1のスイッチング手段と、 所定の電位を供給するための電位供給端と、前記第2の
行線との間に接続され前記第2の選択手段によって制御
され、前記第2の行線を選択する、第2のスイッチング
手段と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項2】第1の行線と、 この第1の行線に接続された選択用トランジスタと、 第2の行線と、 この第2の行線及び前記選択用トランジスタに接続さ
れ、前記選択用トランジスタに対応して選択されるメモ
リセルと、 前記第1の行線を選択するための第1の選択手段と、 前記第2の行線を選択するための第2の選択手段と、 前記第2の行線を選択するために前記第2の選択手段か
らの信号によって制御され、前記第1の選択手段からの
信号及び前記第2の選択手段からの信号に応答して、前
記メモリセルを選択するように、前記第1の選択手段と
前記第2の行線との間に挿入される電流経路を有するス
イッチング手段とを具備し、 前記メモリセルからのデータの読み出しを行う際、前記
第1の選択手段から所定論理の信号が出力されると前記
選択用トランジスタをオンさせ、かつ前記所定論理の信
号は、前記スイッチング手段を介して、非選択な前記メ
モリセルが接続される前記第2の行線に供給されること
を特徴とする半導体メモリ装置。 - 【請求項3】選択用トランジスタと、この選択用トラン
ジスタに接続された複数のメモリセルとから構成される
メモリブロックを、行及び列方向にマトリックス状に配
列してなるメモリアレイと、 同一行に配置される前記選択用トランジスタのゲートを
共通に接続する第1の行線と、 同一行に配置される前記メモリセルのゲートを共通に接
続する第2の行線と、 前記第1の行線を選択するための第1の選択手段と、 前記第2の行線を選択するための第2の選択手段と、 電流経路を有し、その一端が前記第1の選択手段に共通
に接続されると共に、前記電流経路の他端がそれぞれ対
応する前記第2の行線に接続されたスイッチング手段
と、 前記第2の選択手段からの信号が供給され、前記複数の
メモリブロックそれぞれのスイッチング手段の対応する
もの同士を共通に接続する信号線とを具備し、 前記第2の選択手段からの信号により前記スイッチング
手段を制御して、前記第1の選択手段からの信号及び前
記第2の選択手段からの信号に応答して前記メモリセル
を選択または非選択するようにし、かつ前記メモリセル
からのデータの読み出しを行う際、前記第1の選択手段
から所定論理の信号が出力されると前記選択用トランジ
スタをオンさせ、かつ前記所定論理の信号は、前記スイ
ッチング手段を介して、非選択な前記メモリセルが接続
される前記第2の行線に供給されることを特徴とする半
導体メモリ装置。 - 【請求項4】第1の行線と、 この第1の行線によって駆動される選択用トランジスタ
と、 第2の行線と、 それぞれがメモリセルを有し、各メモリセルは、いずれ
かの前記選択用トランジスタに接続されるとともに、対
応する前記第2の行線に接続されるメモリセルブロック
と、 前記第1の行線を選択する第1の選択手段と、 前記第2の行線を選択するための第2の選択手段と、 前記第2の行線を選択するために前記第2の選択手段か
らの信号によって制御され、前記第1の選択手段からの
信号及び前記第2の選択手段からの信号に応答して、前
記メモリセルを選択するように、前記第1の選択手段と
前記第2の行線との間に挿入される電流経路を有するス
イッチング手段と、を備え、 前記第1の選択手段により生成された信号は、前記スイ
ッチング手段と前記第2の行線とを介して前記メモリセ
ルに供給され、 前記メモリセルからのデータの読み出しを行う際、前記
第1の選択手段から所定論理の信号が出力されると前記
選択用トランジスタをオンさせ、かつ前記所定論理の信
号は、前記スイッチング手段を介して、非選択な前記メ
モリセルが接続される前記第2の行線に供給されること
を特徴とする半導体メモリ装置。 - 【請求項5】複数のメモリセルで構成されるメモリブロ
ックが、行及び列方向にマトリックス状に配置され、各
行はそれぞれ第1および第2の行線を有し、前記メモリ
ブロックのそれぞれは、選択用トランジスタと、この選
択用トランジスタに接続された複数のメモリセルとを有
し、前記選択用トランジスタのそれぞれはゲートを有
し、前記メモリセルのそれぞれはゲートを有し、同一行
の前記選択用トランジスタのゲートは前記第1の行線に
共通に接続され、同一行の前記メモリセルのゲートは前
記第2の行線に共通に接続されるメモリアレイと、 前記第1の行線を選択するための第1の選択手段と、 前記第2の行線を選択するための第2の選択手段と、 電流経路を有し、その一端が前記第1の選択手段に共通
に接続されると共に、前記電流経路の他端がそれぞれ対
応する前記第2の行線に接続された複数のスイッチング
手段と、 前記第2の選択手段からの信号が供給され、前記複数の
メモリブロックそれぞれのスイッチング手段の対応する
もの同士を共通に接続する信号線と、を具備し、 前記第2の選択手段からの信号により前記スイッチング
手段を制御して、前記第2の選択手段からの信号に応答
して前記第1の選択手段から前記スイッチング手段を介
して供給された信号により前記メモリセルを選択し、 前記メモリセルからのデータの読み出しを行う際、前記
第1の選択手段から所定論理の信号が出力されると前記
選択用トランジスタをオンさせ、かつ前記所定論理の信
号は、前記スイッチング手段を介して、非選択な前記メ
モリセルが接続される前記第2の行線に供給されること
を特徴とする半導体メモリ装置。 - 【請求項6】前記第1の行線のそれぞれの両端は、前記
第1の行線とは異なる配線層にある配線に接続されるこ
とを特徴とする請求項4または5に記載の半導体メモリ
装置。 - 【請求項7】行及び列方向にマトリックス状に配置され
各行が第1及び第2の行線を有する複数のメモリセルブ
ロックと、 前記第1の行線を選択するための第1の選択手段と、 前記第2の行線を選択するための第2の選択手段と、を
備え、 前記メモリセルブロックのそれぞれは、第1の端子に接
続された前記メモリセルブロックを選択するための選択
用トランジスタと、この選択用トランジスタ及び第2の
端子間に接続されたメモリセルと、により構成され、 前記メモリセルのそれぞれはゲートを有し、 前記選択用トランジスタはゲートを有し、 同一列の前記メモリセルブロックの前記第1の端子は共
通に接続され、 同一行の前記選択用トランジスタのゲートは共通に接続
されて前記第1の行線を形成し、 同一行の前記メモリセルのゲートは共通に接続されて前
記第2の行線を形成し、 前記第2の選択手段は、デコーディング手段と複数の第
1のスイッチング手段とを有し、前記第1のスイッチン
グ手段は、第3および第4の端子間に電流経路を有し、
前記第3の端子は、前記第1の選択手段に接続され、前
記第4の端子は、前記第2の行線に接続され、前記デコ
ーディング手段は、前記第1のスイッチング手段を制御
するための信号を供給し、前記第1の選択手段から供給
された信号は、前記デコーディング手段からの信号に応
答して前記第1のスイッチング手段を介して前記第2の
行線に供給され、 前記メモリセルからのデータの読み出しを行う際、前記
第1の選択手段から所定論理の信号が出力されると前記
選択用トランジスタをオンさせ、かつ前記所定論理の信
号は、前記スイッチング手段を介して、非選択な前記メ
モリセルが接続される前記第2の行線に供給されること
を特徴とする半導体メモリ装置。 - 【請求項8】前記第2の選択手段は、複数の第2のスイ
ッチング手段を有し、 前記第2のスイッチング手段は、第2の行線と所定の電
圧との間に接続され、 前記第2のスイッチング手段は、前記デコーディング手
段から供給された信号によって制御されることを特徴と
する請求項7に記載の半導体メモリ装置。 - 【請求項9】行及び列方向にマトリックス状に配置され
各行が第1及び第2の行線を有する複数のメモリセルブ
ロックと、 行選択手段と、を備え、 前記メモリセルブロックのそれぞれは、第1の端子に接
続された前記メモリセルブロックを選択するための選択
用トランジスタと、この選択用トランジスタ及び第2の
端子間に接続されたメモリセルと、を有し、 前記メモリセルのそれぞれはゲートを有し、 前記選択用トランジスタのそれぞれはゲートを有し、 同一列の前記メモリセルブロックの前記第1の端子は共
通に接続され、 同一行の前記選択用トランジスタのゲートは共通に接続
されて前記第1の行線を形成し、 同一行の前記メモリセルのゲートは共通に接続されて前
記第2の行線を形成し、 前記行選択手段は、第1の行線を選択するための第1の
選択手段と、第2の行線を選択するための第2の選択手
段と、を有し、 前記第1の選択手段は、前記第2の選択手段に接続さ
れ、前記第1の選択手段から供給された信号は、前記第
2の行線を選択するために前記第2の選択手段から供給
された信号に応答して、前記第2の行線に供給され、 前記メモリセルからのデータの読み出しを行う際、前記
第1の選択手段から所定論理の信号が出力されると前記
選択用トランジスタをオンさせ、かつ前記所定論理の信
号は、非選択な前記メモリセルが接続される前記第2の
行線に供給されることを特徴とする半導体メモリ装置。 - 【請求項10】行及び列方向にマトリックス状に配置さ
れ各行が第1及び第2の行線を有する複数のメモリセル
ブロックと、 行選択手段と、 スイッチング手段と、を備え、 前記メモリセルブロックのそれぞれは、第1の端子に接
続された前記メモリセルブロックを選択するための選択
用トランジスタと、この選択用トランジスタ及び第2の
端子間に接続されたメモリセルと、を有し、 前記メモリセルのそれぞれはゲートを有し、 前記選択用トランジスタのそれぞれはゲートを有し、 同一列の前記メモリセルブロックの前記第1の端子は共
通に接続され、 同一行の前記選択用トランジスタのゲートは共通に接続
されて前記第1の行線を形成し、 同一行の前記メモリセルのゲートは共通に接続されて前
記第2の行線を形成し、 前記行選択手段は、行選択信号に応答して、前記第1の
行線と前記第2の行線との選択状態を制御するための第
1および第2の信号を生成し、前記第1の信号は、前記
第1の行線に供給され、 前記スイッチング手段は、前記行選択手段と前記第2の
行線との間に接続される電流経路を有し、 前記スイッチング手段は、前記第1の信号を受信して前
記第2の信号により制御され、 前記スイッチング手段は、前記行選択手段からの前記第
1および第2の信号に応答して、前記メモリセルの選択
状態を制御するために前記第2の行線の電圧レベルを制
御し、 前記第2の行線の電圧レベルは、前記スイッチング手段
を介して供給される前記第1の信号により制御され、 前記メモリセルからのデータの読み出しを行う際、前記
第1の選択手段から所定論理の前記第1の信号が出力さ
れると前記選択用トランジスタをオンさせ、かつ前記所
定論理の前記第1の信号は、前記スイッチング手段を介
して、非選択な前記メモリセルが接続される前記第2の
行線に供給されることを特徴とする半導体メモリ装置。 - 【請求項11】行及び列方向にマトリックス状に配置さ
れ各行が第1および第2の行線を有する複数のメモリセ
ルブロックと、 行選択手段と、 スイッチング手段と、を備え、 前記メモリセルブロックのそれぞれは、第1の端子に接
続された前記メモリセルブロックを選択するための選択
用トランジスタと、この選択用トランジスタ及び第2の
端子間に接続されたメモリセルと、を有し、 前記メモリセルのそれぞれはゲートを有し、 前記選択用トランジスタのそれぞれはゲートを有し、 同一列の前記メモリセルブロックの前記第1の端子は共
通に接続され、 同一行の前記選択用トランジスタのゲートは共通に接続
されて前記第1の行線を形成し、 同一行の前記メモリセルのゲートは共通に接続されて前
記第2の行線を形成し、 前記行選択手段は、行選択信号に応答して、前記第1の
行線と前記第2の行線との選択状態を制御するための第
1および第2の信号を生成し、前記第1の信号は、前記
第1の行線に供給され、 前記スイッチング手段は、前記行選択手段と前記第2の
行線との間に接続される電流経路を有し、 前記スイッチング手段は、前記第1の信号を受信して前
記第2の信号により制御され、 前記スイッチング手段は、前記メモリセルの選択状態を
制御するために前記第2の行線を制御し、 前記メモリセルは、前記スイッチング手段を介して供給
される前記第1の信号により制御され、 前記メモリセルからのデータの読み出しを行う際、前記
第1の選択手段から所定論理の前記第1の信号が出力さ
れると前記選択用トランジスタをオンさせ、かつ前記所
定論理の前記第1の信号は、前記スイッチング手段を介
して、非選択な前記メモリセルが接続される前記第2の
行線に供給されることを特徴とする半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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