DE3855507T2 - Halbleiteranordnung und Schaltung, geeignet für die Verwendung in intelligenten Leistungsschaltern - Google Patents

Halbleiteranordnung und Schaltung, geeignet für die Verwendung in intelligenten Leistungsschaltern

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Description

  • Die Erfindung bezieht sich auf eine Halbleiteranordnung und eine für die Verwendung in intelligenten Leistungsschaltern geeignete Schaltung.
  • Mit dem hier verwendeten Begriff 'intelligente Leistungsschalter' ist eine Halbleiteranordnung gemeint, in welcher ein oder mehrere Leistungshalbleiterbauelemente in bzw. auf dem gleichen Halbleiterkörper als logische Bauelemente zur Steuerung und Überwachung des Betriebes des Leistungshalbleiterbauelementes sowie einer Schaltungslast mit Hilfe dieses Schalters vorgesehen sind.
  • Ein intelligenter Leistungsschalter wird in einem Fachaufsatz mit dem Titel 'SMART-SIPMOS - an intelligent power switch' von M. Glogolja und Dr. J. Tihanyi beschrieben, veröffentlicht in dem Konferenzprotokoll des 1986 IEEE Industry Applications Society Annual Meeting, Teil I, Seite 429 bis 433.
  • Wie in dem zuvor erwähnten Fachaufsatz beschrieben, weist der intelligente Leistungsschalter einen MOSFET-Leistungstransistor sowie eine CMOS Hoch- und Niederspannungsschaltungsanordnung mit Steuerfunktionen für den MOSFET- Leistungstransistor auf. Der in dem Fachaufsatz beschriebene, intelligente Leistungsschalter soll als ein heißes Ende aufweisender Schalter verwendet und dementsprechend zwischen einem positiven Pol einer Energieversorgung, wie zum Beispiel dem Pluspol einer Batterie bei Verwendung in Fahrzeugen, und der Last angeschlossen werden. In solch einem Falle muß zum Einschalten des MOSFET-Leistungstransistors für diesen eine Gatespannung erzeugt werden, welche höher als die Batteriespannung ist. Bei der in dem Fachaufsatz beschriebenen Anordnung wird die Gatespannung unter Verwendung eines Steuerkreises erzeugt, welcher aus Ladungspumpe, Gleichrichter und Potentialverschiebeeinheit besteht. Somit wird in einer ersten Hälfte der Wechselstromperiode eines Oszillators ein Kondensator C1 der in Figur 3 dargestellten Ladungspumpe des zuvor erwähnten Fachaufsatzes über IGFET Q4, Diode D5 und IGFET Q7 bis zu fast der gesamten Batteriespannung geladen. Während der zweiten Hälfte dieser Periode wird die linksseitige Platte des Kondensators C1 über den IGFET Q3 an die Positivklemmenspannung der Batterie geschaltet, so daß die Ledung von C1 über einen, als Gleichrichter fungierenden IGFET Q5 auf das Gate des MOSFET-Leistungstransistors übertragen und nach einer Anzahl Schwingungen des Oszillators eine angemessene Gate-Source- Spannung erreicht wird, um den MOSFET einzuschalten.
  • Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung und Schaltung vorzusehen, welche zur Verwendung in intelligenten Leistungsschaltern, im besonderen zur Verwendung in einem Steuerkreis für den Leistungshalbleiterschalter des intelligenten Leistungsschalters, geeignet sind.
  • Nach einem ersten Aspekt der vorliegenden Erfindung wird eine Halbleiteranordnung vorgesehen, welche einen, einen IGFET und einen Leistungshalbleiterschalter tragenden Halbleiterkörper aufweist, wobei der Leistungshalbleiterschalter eine erste und eine zweite Hauptelektrode und eine Steuerelektrode mit isoliertem Gate vorsieht, der Halbleiterkörper in Angrenzung an eine vorgegebene Oberfläche einer ersten Zone des einen Leitfähigkeitstyps zumindest einen Teil einer gemeinsamen Zone des Leistungshalbleiterschalters bildet und mit der ersten Hauptelektrode des Leistungshalbleiterschalters elektrisch verbunden ist, eine zweite Zone des entgegengesetzten Leitfähigkeitstyps in Angrenzung an die vorgegebene Oberfläche innerhalb der ersten Zone mit der ersten Zone einen, auf die vorgegebene Oberfläche treffenden, ersten PN- Übergang bildet, so daß die zweite Zone eine Wannenzone für den IGFET bildet, der IGFET Source- und Drainzonen des einen Leitfähigkeitstyps aufweist, welche durch eine Leitungskanalfläche der zweiten Zone innerhalb der zweiten Zone voneinander beabstandet vorgesehen sind, um jeweils mit der zweiten Zone einen, auf die vorgegebene Oberfläche stoßenden PN-Übergang zu bilden, und eine isolierte Steuerelektrode auf der vorgegebenen Oberfläche über der Leitungskanalfläche vorgesehen ist, um einen, eine gatesteuerbare Verbindung zwischen den Source- und Drainzonen vorsehenden Leitungskanal zu definieren, wobei eine der Source- und Drainzonen des IGFETs mit der ein isoliertes Gate aufweisenden Steuerelektrode des Leistungshalbleiterschalters elektrisch verbunden ist, eine durch die zweite Zone und die Sourcezone des IGFETs gebildete Zenerdiode und ein Teil der von der Leitungskanalfläche der zweiten Zone entfernt angeordneten, zweiten Zone durch eine Leiterbahn mit der zweiten Hauptelektrode des Leistungshalbleiterschalters elektrisch verbunden sind, um die Zenerdiode in Sperrichtung vorzuspannen und eine Leitung von der zweiten zu der ersten Zone zu unterbinden.
  • Eine die Erfindung verkörpernde Halbleiteranordnung kann als Synchrongleichrichter in einer Ladungspumpenanordnung, geeignet zur Verwendung in intelligenten Leistungsschaltern, verwendet werden, wobei durch die Leiterbahn eine unerwünschte Leitung zu der ersten Zone und damit zu dem Leistungshalbleiterschalter unterbunden wird.
  • Die Drainzone des IGFET kann eine Erweiterungszone aufweisen, welche sich in Angrenzung an die vorgegebene Oberfläche zu der dritten Zone hin erstreckt und schwach genug dotiert und dünn genug ist, um vor Erreichen der Durchbruchspannung des PN-Überganges zwischen der Drainzone und der zweiten Zone an freien Ladungsträgern völlig zu verarmen.
  • Die Source- bzw. Drainzonen des IGFETs können in der ersten und zweiten Nebenzone der zweiten Zone vorgesehen werden. Die zweite Nebenzone kann schwach genug dotiert und dünn genug sein, um vor Erreichen der Durchbruchspannung des ersten PN-Überganges an freien Ladungsträgern völlig zu verarmen. Durch eine solche Anordnung kann der IGFET hohen Sperrspannungen, welche zum Beispiel bei Verwendung als Teil eines intelligenten Leistungsschalters in einem Kraftfahrzeug auftreten können, standhalten.
  • Der Leistungshalbleiterschalter kann eine fünfte Zone des entgegengesetzten Leitfähigkeitstyps in Angrenzung an die vorgegebene Oberfläche innerhalb der ersten Zone sowie eine sechste Zone des einen Leitfähigkeitstyps innerhalb der fünften Zone aufweisen, welche mit der fünften Zone einen, auf eine Oberfläche des Halbleiterkörpers treffenden PN-Übergang bildet, wobei die fünfte Zone eine weitere Leitungskanalfläche zwischen der sechsten und ersten Zone vorsieht und die Steuerelektrode mit isoliertem Gate über der weiteren Leitungskanalfläche angeordnet ist, um eine gatesteuerbare Verbindung zwischen der sechsten und der ersten Zone vorzusehen. Die fünfte Zone kann eine erste, relativ flache Nebenzone und eine relativ tiefe, verhältnismaßig stark dotierte, sich durch die erste, relativ flache Nebenzone der fünften Zone erstreckende, weitere Nebenzone aufweisen, wobei die sechste Zone innerhalb der ersten, relativ flachen Nebenzone angeordnet ist und die weitere Nebenzone von der weiteren isolierten Steuerelektrode trennt.
  • Die Nebenzone der zweiten Zone kann eine relativ flache Zone mit einer relativ tiefen, verhältnismäßig stark dotierten, sich durch die relativ flache Zone erstreckenden, weiteren Nebenzone aufweisen, wobei die Sourcezone des IGFETs innerhalb der relativ flachen Zone angeordnet ist und die weitere Nebenzone der zweiten Zone von dem Bereich der unter der isolierten Steuerelektrode vorgesehenen, zweiten Zone trennt, wobei die Leiterbahn an die weitere Nebenzone der zweiten Zone grenzt.
  • Die fünfte Zone kann an die erste Nebenzone der zweiten Zone grenzen und die für die zweite Zone vorgesehene Leiterbahn eine, die sechste Zone gegen die fünfte Zone kurzschließende, leitfähige Zone aufweisen.
  • Alternativ kann die der zweiten Zone zugeordnete Leiterbahn eine, ausschließlich die zweite Zone kontaktierende, leitfähige Elektrode aufweisen.
  • In einem zweiten Aspekt sieht die vorliegende Erfindung die Verwendung einer Halbleiteranordnung nach dem ersten Aspekt in einer Schaltung zur Steuerung der Energielieferung an eine Last vor, welche eine erste Anschlußklemme zum Anschluß an eine Stromversorgung, eine zweite Anschlußklemme zum Anschluß an die Masse via Last sowie eine dritte Anschlußklemme zum Anschluß an eine Impulsspannungsquelle aufweist, wobei die erste und zweite Hauptelektrode des Leistungshalbleiterschalters mit der ersten bzw. zweiten Anschlußklemme verbunden sind, um ein Hintereinanderschalten der Last bei zwischen dem Energieversorgungsanschluß und einem Erdanschluß angeschlossenen Leistungsschalter zu ermöglichen, und die ein isoliertes Gate aufweisende Elektrode des IGFETs sowie die anderen Source- und Drainelektroden des IGFETs über eine Zuleitung an die dritte Anschlußklemme angeschlossen sind, um den IGFET leitend zu machen und dem isolierten Gate des Leistungshalbleiterschalters ein Gate-Steuerspannungssignal zuzuführen, um den Leistungshalbleiterschalter leitend zu machen.
  • Die Zuleitung kann eine Ladungsspeicherungseinrichtung aufweisen, welche an die dritte Anschlußklemme und über eine Gleichrichtereinrichtung an die erste Anschlußklemme angeschlossen ist, wodurch die Ladungsspeicherungseinrichtung über die Stromversorgung unter Steuerung von Impulsen aus der Impulsspannungsquelle geladen werden kann. Die Ladungsspeicherungseinrichtung kann einen, zwischen der dritten Anschlußklemme und der Gateelektrode des IGFETs angeschlossenen, ersten Kondensator sowie einen, zwischen der dritten Anschlußklemme und den anderen Sourceund Drainelektroden des IGFETs angeschlossenen, zweiten Kondensator und die Gleichrichtereinrichtung einen, zwischen der Gateelektrode des IGFETs und der ersten Anschlußklemme angeschlossenen, ersten Gleichrichter sowie einen, zwischen den anderen Source- und Drainelektroden des IGFETs und der ersten Anschlußklemme angeschlossenen, zweiten Gleichrichter aufweisen.
  • Die weitere Elektrode einer die Erfindung verkörpernden Schaltung ermöglicht die Anordnung einer in Sperrichtung vorgespannten Zenerdiode zwischen der Steuerelektrode mit isoliertem Gate und den anderen Hauptelektroden, um die Steuerelektrode mit isoliertem Gate zu schützen. Außerdem ist bei Anordnung eines MOS- FET-Leistungstransistors in der Halbleiteranordnung bei Sourcefolgeschaltung die Sourcespannung des MOSFET-Leistungstransistors bei Inbetriebnahme gering, so daß der Snychrongleichrichter durch eine geringe Gatespannung schnell gestartet bzw. eingeschaltet werden kann.
  • Der IGFET der Schaltung als weiterer IGFET kann ein solcher der oben beschriebenen Art unter Bezugnahme auf den ersten Aspekt der Erfindung sein.
  • Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen:
  • Figur 1 - ein elektrisches Schaltbild einer die Erfindung verkörpernden Schaltung zur Steuerung der Einwirkung einer Last;
  • Figur 2 - einen schematischen Querriß, teilweise im Teilschnitt, eines Teiles einer die Erfindung verkörpernden Halbleiteranordnung; sowie
  • Figur 3 - einen schematischen Querriß, teilweise im Teilschnitt, einer modifzierten Version der in Figur 2 dargestellten Halbleiteranordnung.
  • Es ist zu erwähnen, daß die Figuren lediglich schematisch, jedoch nicht maßstabsgetreu dargestellt sind. Insbesondere bestimmte Maße, wie zum Beispiel die Stärke bestimmter Schichten bzw. Zonen können übertrieben, andere Merkmale dagegen reduziert dargestellt sein. Es wird ebenfalls darauf hingewiesen, daß gleiche oder ähnliche Teile in sämtlichen Figuren mit den gleichen Bezugsziffern versehen sind.
  • In der Zeichnung zeigt Figur 1 ein elektrisches Schaltbild, welches eine die Erfindung verkörpernde Schaltung zur Steuerung der Einwirkung einer Last darstellt.
  • Wie in Figur 1 gezeigt, weist die Schaltung einen Leistungshalbleiterschalter in Form eines MOSFET-Leistungstransistors T1 auf, welcher mit einer Last L zwischen einem Positivanschluß der Energieversorgung bzw. Leitung 1 und einem Erdanschluß bzw. Leitung 2 in Reihe geschaltet ist.
  • Die Drainelektrode d1 des MOSFET-Leistungstransistors T1 ist an die Positivleitung 1 der Energieversorgung angeschlossen, während die Sourceelektrode S1 des MOSFET-Leistungstransistors T1 mit einem Anschluß der Last L verbunden ist, wobei der andere Anschluß der Last an die Erdungsleitung 2 angeschlossen ist.
  • Die ein isoliertes Gate aufweisende Elektrode g1 des MOSFET-Leistungstransistors T1 ist an eine Hauptelektrode, in diesem Falle die Sourceelektrode s2, eines Feldeffekttransistors T2 mit isoliertem Gate (IGFET) angeschlossen, welcher, wie im nachfolgenden beschrieben, als Synchrongleichrichter fungiert. Die andere Hauptelektrode, in diesem Falle die Drainelektrode d2, des IGFETs T2 ist über eine Leitung 3 an eine Platte eines ersten Kondensators C1 angeschlossen, während die ein isoliertes Gate aufweisende Elektrode g2 des IGFBTs T2 über eine Leitung 4 mit einer Platte eines zweiten Kondensators C2 verbunden ist. Die Kathode einer ersten Breakdown- bzw. Zenerdiode D1 ist mit der Leitung 3 und die Anode mit dem Positivanschluß der Energieversorgung bzw. Leitung 1 verbunden. Gleichermaßen ist die Kathode einer zweiten Breakdown- bzw. Zenerdiode D2 mit der Leitung 4 und die Anode mit dem Positivanschluß der Energieversorgung bzw. Leitung 1 verbunden.
  • Der IGFET T2 weist eine weitere Elektrode bg zum Vorspannen des unter der isolierten Steuerelektrode der Elektrode 92 mit isoliertem Gate angeordneten Leitungskanales auf. Die weitere Elektrode sieht somit eine Verbindung mit dem 'Back Gate' des IGFETs T2, welcher eine integrierte, in Sperrichtung vorgespannte Breakdown- bzw. Zenerdiode zwischen der Source- und den weiteren Elektroden s2 und bg des IGFETs T2 aufweist, vor. Diese integrierte Zenerdiode D3 ist in Figur 1 durch Phantomlinien dargestellt, um die Wirkungsweise der Schaltung zu erläutern. Die weitere Elektrode bg ist an die Sourceelektrode s1 des MOSFET-Leistungstransistors T1 angeschlossen, so daß die integrierte Breakdown- bzw. Zenerdiode D3 die das isolierte Gate aufweisende Elektrode g1 des MOSFET-Leistungstransistors T1 durch Regelung der Spannung zwischen der Source- und der ein isoliertes Gate aufweisenden Elektrode S1 und g1 des MOSFET-Leistungstransistors T1 schützt.
  • Die weiteren Platten der Kondensatoren C1 und C2 sind mit einem Eingangsanschluß I verbunden, welchem ein Spannungssignal zum Laden der Kondensatoren C1 und C2 zuzuführen ist. Das Ladespannungssignal kann aus einer, an die Leitungen 1 und 2 angeschlossenen Spannungsversorgung mit Hilfe von zum Laden der Kondensatoren C1 und C2 dienenden Mitteln in Form einer Ringoszillatorschaltung (nicht dargestellt) konventionellen Aufbaus abgeleitet werden, die dem Eingangsanschluß ein Signal mit oszillierender Spannung (dargestellt durch ein Rechteckwellensignal 5 in Figur 1) zuführt, welches zwischen einer Spannung V1 und 0v mit hoher Frequenz, zum Beispiel zwischen 10 und 15 kHz, schwingt, wobei die Spannung V1 mit der Spannung auf Leitung 1 im wesentlichen identisch ist.
  • Ein weiterer Feldeffekttransistor T3 mit isoliertem Gate ist zwischen dem Gate 1 des MOSFET-Leistungstransistors T1 und der Erdungsleitung 2 angeschlossen, um, wie vom Stand der Technik her bekannt, als Pull-down-Transistor zu fungieren und ein Abschalten des MOSFET-Leistungstransistors T1 zu ermöglichen. Ein Gatesignal für den Pull-down-IGFET T3 wird einem Eingangsanschluß P über eine Logikschaltung (nicht dargestellt) zugeführt.
  • Die Wirkungsweise der in Figur 1 dargestellten Schaltung wird im nachfolgenden kurz beschrieben.
  • Die Kondensatoren C1 und C2 werden somit bei Verringerung der Spannung am Eingangsanschluß I über ihre jeweiligen Dioden D1 und D2 durch die Positivleitung 1 geladen, bis die Kondensatoren C1 und C2 die Spannung des Positivanschlusses 1 der Energieversorgung erreicht haben. Bei Zunahme der Spannung am Eingangsanschluß I werden die Dioden D1 und D2 in Sperrichtung vorgespannt und auf diese Weise eine Entladung der Kondensatoren C1 und C2 über die Dioden D1 und D2 verhindert. Genauer gesagt, die von dem Kondensator C2 gespeicherte Ladung wird mit dem durch das isolierte Gate 92 des IGFETs T2 gebildeten Kondensator geteilt und die Spannung der Elektrode g2 mit isoliertem Gate über der Schwellenspannung somit erhöht, um den IGFET T2 leitend zu machen. Die durch Kondensator C1 gespeicherte Ladung kann sodann über die Drainelektrode d2, den Leitungskanal und die Sourceelektrode s2 des IGFETs T2 zu der ein isoliertes Gate aufweisenden Elektrode g1 des MOSFET-Leistungstransistors T1 fließen. Die durch Kondensator C1 gespeicherte Ladung wird somit mit dem durch das isolierte Gate g1 des MOSFET-Leistungstransistors T1 gebildeten Kondensator geteilt. Ist eine Entladung des Kondensators C2 erfolgt und die Spannung des isolierten Gates g2 des IGFETs T2 unter die Schwellenspannung gefallen, wird der obige Vorgang bei jedem Zyklus des dem Eingangsanschluß I zugeführten Spannungssignales wiederholt, bis nach einigen Zyklen die Spannung an dem isolierten Gate g1 des MOSFET-Leistungstransistors die Spannung der Energieversorgungsleitung 1 um mehrere Volt (z.B. 5V) überschreitet, um ein schweres Einschalten des MOSFET-Leistungstransistors T1 zu erreichen und die Last somit über den leitenden MOSFET T1 an die Energieversorgungsleitung 1 anzuschließen. Wie aus obigem erkennbar, wird eine Entladung des durch das isolierte Gate g1 des MOSFET-Leistungstransistors T1 gebildeten Kondensators verhindert, solange es sich bei dem Spannungssignal am Eingangsanschluß I durch den IGFET 12, welcher bei Verringerung der Spannung am Eingangsanschluß I nicht länger leitet, um ein schwaches Signal handelt. Der IGFET T2 fungiert somit als Synchrongleichrichter. Die Maximalspannung über der Spannung der Energieversorgungsleitung 1, auf welche das isolierte Gate g1 des MOSFET-Leistungstransistors T1 erhöht werden kann, wird durch die Durchbruchspannung der Dioden D1 und D2, welche 12 Volt betragen kann, bestimmt.
  • Die Kapazität des Kondensators C1 sollte zum Zwecke eines wirksamen Ladungspumpvorganges selbstverständlich höher als die des Kondensators C2 und unter Berücksichtigung irgendwelcher Begrenzungen der Abmesssungen der Kondensatorplatten so hoch wie praktisch möglich sein. Der Kondensator C2 kann eine Kapazität von 3 pF und der Kondensator C1 eine Kapazität von 30 pF aufweisen.
  • Zum Ausschalten des MOSFET-Leistungstransistors T1 wird, wie von Fachkundigen gewürdigt, ein Signal über den Eingangsanschluß P zugeführt, um den IGFET T3 leitend zu machen und das Gate g1 des MOSFET-Leistungstransistors T1 mit der Erdungsleitung 2 zu verbinden.
  • Figur 2 zeigt im Teilschnitt eine Halbleiteranordnung, welche die Erfindung verkörpert und sich zur Verwendung in der unter Bezugnahme auf Figur 1 beschriebenen Schaltung eignet.
  • Die in Figur 2 dargestellte Halbleiteranordnung weist einen sowohl den IGFET T2 als auch den MOSFET-Leistungstransistor T1 tragenden Halbleiterkörper 6 auf.
  • Wie in Figur 2 dargestellt, handelt es sich bei dem IGFET T2 um eine Lateralanordnung, das heißt, die Source- und Drainkontakte sind beide an einer vorgegebenen Oberfläche 6a des Halbleiterkörpers angeordnet, so daß der Strom lateral durch den IGFET T2 fließt, wohingegen der MOSFET-Leistungstransistor T1 eine Vertikalanordnung ist, das heißt, eine Anordnung, bei welcher die Source- und Drainkontakte auf gegenüberliegenden Flächen des Halbleiterkörpers 6 angeordnet sind, so daß der Strom in vertikaler Richtung durch den Halbleiterkörper fließt. Ein solcher vertikaler MOSFET-Leistungstransistor besteht normalerweise aus vielen hundert, parallelgeschalteten MOSFET-Zellen mit einer gemeinsamen Drainzone, wobei in Figur 2 aus Gründen der Vereinfachung lediglich ein kleiner Teil des MOSFET-Leistungstransistors T1 dargestellt ist.
  • Die in Figur 2 dargestellte Halbleiteranordnung weist einen Halbleiterkörper 6 des einen Leitfahigkeitstyps auf (in diesem Beispiel eines N-Typs, wobei das Minuszeichen eine relativ schwache Dotierung signalisiert). Der Halbleiterkörper 6 weist auf einem stark dotierten N-Substrat 7a eine epitaktische Schicht bzw. erste Zone 7 auf.
  • Wie auf der rechten Seite der Figur 2 dargestellt, weist der IGFET T2 eine zweite Zone 8 des entgegengesetzten Leitfahigkeitstyps (in diesem Beispiel eines P- Typs) auf, welche auf die vorgegebene Oberfläche 6a des Halbleiterkörpers 6 stößt und eine Wanne vorsieht, die mit dem Substrat 7 einen PN-Übergang 9 bildet, um den IGFET T2 von dem Substrat 7 aus im nachfolgenden noch erläuterten Gründen zu trennen.
  • Die zweite Zone 8 weist eine äußere bzw. erste Nebenzone 8a auf, welche im Grundriß ringförmig ist und den Umfang der Wanne sowie eine zweite bzw. mittlere Nebenzone 10 definiert. Es ist anzumerken, daß der Begriff 'ringförmig', wie hier verwendet, zum Beispiel kreisrunde, elliptische, rechteckige oder andere polygonalen Formen umfaßt, wobei die Form der äußeren Nebenzone 8a bei Heruntersehen auf die vorgegebene Oberfläche 6a im Grundriß von der gewünschten Geometrie der Anordnung bestimmt wird.
  • Die erste Nebenzone 8a ist eine relativ flache Zone 8a, und eine stärker dotierte, relativ tiefe Zone 8b ist in Angrenzung an und um die relativ flache Zone 8a vorgesehen, um mit der ersten Nebenzone 8a eine Körperzone zu bilden.
  • Die mittlere bzw. zweite Nebenzone 10, welche sich zwischen und in Angrenzung an den inneren Umfang 8a der ersten Nebenzone 8a erstreckt, ist ausreichend schwach dotiert und dünn genug, um, bevor eine, an den PN-Übergang 9 angelegte Sperrspannung die Durchbruchspannung des PN-Überganges 9 erreicht, bei Betrieb des IGFETs T2 an freien Ladungsträgern völlig zu verarmen. Die zweite Nebenzone 10 dient somit zur lateralen Ausbreitung der Verarmungszone des in Sperrichtung vorgespannten PN-Überganges 9 (d.h. entlang der Oberfläche 6a) und reduziert auf diese Weise das elektrische Feld an der vorgegebenen Oberfläche 6a, um dadurch die Durchbruchspannung des PN-Überganges 9 zu erhöhen. Eine solche Zone ist als RESURF (Reduced SURface Field)-Zone bekannt und wird zum Beispiel in einem Fachaufsatz mit dem Titel 'high voltage thin layer devices (RESURF devices) von J.A. Appels et al, veröffentlicht in Philips Journal of Research, Bd. 35, Nr.1, 1980, Seiten 1 bis 13, näher erläutert. Wie in dem zuvor erwähnten Aufsatz angegeben, sollte, um als RESURF-Zone zu fungieren, das Erzeugnis Nd der Stärke (bzw. Tiefe) d in cm und der Dotierungskonzentration N in Atomen cm&supmin;³ der Zone etwa 2 x 10¹² Atome cm&supmin;² aufweisen.
  • Eine Sourcezone 11 des einen Leitfähigkeitstyps (in diesem Beispiel eines N+ Typs, wobei das Pluszeichen eine relativ starke Dotierung signalisiert) ist in der Körperzone 8a, 8b vorgesehen und bildet mit dieser einen PN-Übergang 11a in Angrenzung an die vorgegebene Oberfläche 6a. Wie in Figur 2 dargestellt, liegt die Sourcezone 11 in der relativ flachen, ersten Nebenzone 8a der Körperzone Gleichermaßen ist eine Drainzone 12 des einen Leitfähigkeitstyps (in diesem Beispiel eines N+ Typs) in Angrenzung an die vorgegebene Oberfläche in der RESURF- bzw. mittleren Zone 10 von der Sourcezone 11 beabstandet vorgesehen. In diesem Beispiel ist die Sourcezone 11 ringförmig und umschließt die Drainzone 12.
  • Eine schwach dotierte Zone 13 des einen Leitfähigkeitstyps in Angrenzung an die vorgegebene Oberfläche 6a sieht eine Ausdehnung der Drainzone 12 in Richtung der Sourcezone 11 vor. Die schwach dotierte Drain-Verlängerungszone 13 bildet eine weitere RESURF-Zone, welche bewirkt, daß der IGFET T2 nicht nur einer hohen Spannung zwischen Drainzone 12 und Substrat 7, sondern ebenfalls einer hohen Spannung zwischen Source- und Drainzone 11 und 12 widersteht. Wie in Figur 2 dargestellt, liegt die Drainzone 12 gänzlich in der RESURF-Zone 13, und die RESURF- Zone 13 bildet mit der RESURF-Zone 10 einen PN-Übergang 13a.
  • Ein isoliertes Gate 14 ist über einer ersten Fläche 31a der vorgegebenen Oberfläche 6a angeordnet, so daß die darunterliegende, relativ flache, erste Nebenzone 8a eine Leitungskanalfläche 15 vorsieht, welche unter Steuerung eines, dem isolierten Gate 14 zugeführten Signales eine gatesteuerbare Verbindung zwischen Source- und Drainzone 11 und 12 vorsieht. Das isolierte Gate 14 weist eine relativ dünne Isolierschicht 16, zum Beispiel aus Siliciumdioxid, sowie eine darüberliegende, elektrisch leitende Gateschicht 17, zum Beispiel aus dotiertem, polykristallinem Silicium auf. Die leitende Gateschicht 17 kann jedoch eine Metalischicht oder Metallsilicidschicht oder aber eine aus zwei oder mehreren der zuvor erwähnten Schichten zusammengesetzte sein.
  • Wie in Figur 2 dargestellt, ist die leitende Gateschicht 17 über eine relativ dicke Isolierschicht 16a hinaufgespannt, um eine Feldplatte 17a vorzusehen, welche zusammen mit der RFSURF-Drainzone 13 den IGFET T2 im Widerstand gegen hohe Spannungen zwischen Sourcezone 11 und Drainzone 12 sowie zwischen Drainzone 12 und Substrat 7 unterstützt.
  • Eine weitere Isolierschicht 18 aus Siliciumdioxid erstreckt sich über die leitende Gateschicht 17.
  • In der Isolierschicht und Metallisierung, zum Beispiel Aluminium, welche aufgebracht wird, um Kontakte für Drain-, Source-, isolierte Steuerelektrode sowie weitere Elektroden d2, s2, g2 und bg des IGFETs T2 vorzusehen, werden Fenster geöffnet. Somit sieht die Metallisierung Kontakte 19 und 21 zu der Source- und Drainzone 11 bzw. 12, einen Kontakt (nicht dargestellt) zu der leitenden Gateschicht und einen Kontakt zu der relativ tiefen, verhältnismäßig stark dotierten Zone 8b der Körperzone 8 vor, um die weitere Elektrode bg zum Vorspannen der Leitungskanalfläche 15 sowie eine Leiterbahn zum Vorspannen der zwischen Source- und Körperzone 8 angeordneten, integrierten Zenerdiode D3 in Sperrichtung vorzusehen. Wie in Figur 2 dargestellt, erstreckt sich die starker dotierte Zone 8b auf der linken Seite des IGFETs T2, um den Kontakt 22 vorsehen zu können.
  • Die linke Seite der Figur 2 stellt einen Teil des MOSFET-Leistungstransistors T1 dar. Wie oben angegeben, besteht der MOSFET-Leistungstransistor aus vielen Hundert parallelgeschalteten IGFET-Zellen mit einer gemeinsamen Drainzone, welche in diesem Falle durch die epitaktische Schicht 7 und das Substrat 7a vorgesehen ist.
  • Jede Zelle des MOSFET-Leistungstransistors T1 weist eine, in dem Substrat 7 des Halbleiterkörpers 6 ausgebildete Körperzone 58 des einen Leitfähigkeits typs auf. Die Körperzone 58 weist eine relativ tiefe, verhältnismäßig stark dotierte Zone 58b sowie eine diese umgebende, relativ flache Zone 58a auf. Eine Sourcezone 511 des einen Leitfähigkeitstyps (in diesem Beispiel eines N Typs) ist in der Körperzone 58 in Angrenzung an die vorgegebene Oberfläche so vorgesehen, daß sie sich über die Zone 58b in die relativ flache Zone 58a erstreckt. Eine auf der vorgegebenen Oberfläche vorgesehene Struktur mit isoliertem Gate definiert eine, über Teilen der Körperzone 58 angeordnete, isolierte Steuerelektrode 514 zur Ausbildung der Leitungskanalfiäche 515 des MOSFET-Leistungstransistors. Im Gegensatz zu dem IGFET T2 verläuft in dem MOSFET-Leistungstransistor T1 die relativ dünne Isolierschicht 16 und ebenfalls die leitende Gateschicht 17 zwischen den angrenzenden Zellen. Die IGFET-Zellen können in einer geeigneten Struktur angeordnet sein. Ist die Zone 58 im Grundriß quadratisch oder rechteckig (mit abgerundeten Ecken), können die Zellen somit in einer quadratischen oder rechteckigen Matrix angeordnet sein, während bei hexagonalen Zonen die Zellen in einer hexagonlen Anordnung dichtgepackt vorgesehen sein können.
  • Es werden Fenster in der Isolierschicht geöffnet, welche das Aufbringen einer Metallisierung ermöglichen, um eine Sourcemetallisierung 519 und Gatemetallisierung (nicht dargestellt) vorzusehen. Obgleich in Figur 2 nicht dargestellt, schließt sich der weitere Elektrodenkontakt 22 an die Sourcemetallisierung 519 an. Ein Drainkontakt für den MOSFET-Leistungstransistor T1 wird durch Aufbringen einer Metallisierung, zum Beispiel Aluminium, auf einer Oberfläche 6b des Halbleiterkörpers gegenüber der vorgegebenen Oberfläche vorgesehen.
  • Bei Betrieb der in Figur 1 dargestellten Schaltung ist der Spannungsabfall an der Source- und Drainelektrode des MOSFET-Leistungstransistors T1 gering, geringer als ein Volt, und die Tatsache, daß sich der weitere Elektrodenkontakt 22 an den Sourcekontakt anschließt, bedeutet, daß sich der Spannungsabfall an dem PN- Übergang zwischen der Körperzone 8a, 8b des IGFETs T2 und dem Substrat 7 bzw. der Drainzone des MOSFET-Leistungstransistors T1 in der gleichen Größenordnung befindet und darüberhinaus den PN-Übergang 9 in Sperrichtung vorspannt, wobei eine Leitung zu dem Substrat, welche erfolgen könnte, wenn die Körperzone 8a, 8b auf konventionelle Weise gegen die Sourcezone 11 kurzgeschlossen worden wäre, verhindert wird.
  • Obgleich in Figur 2 nicht dargestellt, ist die Sourcezone 11 des IGFETs T2, zum Beispiel durch einen Teil der Metallisierungsstruktur oder einen externen Verbindungsdraht, an die isolierte Steuerelektrode 514 des MOSFET-Leistungstransistors T1 angeschlossen.
  • Es wird nun anhand eines Ausführungsbeispieles ein Verfahren zur Herstellung der in Figur 2 dargestellten Halbleiteranordnung beschrieben.
  • Auf einem monokristallinen Siliciumsubstrat 4a wrd eine epitaktische N- Schicht 7 aus monokristallinem Silicium mit einem spezifischen Widerstand von typischerweise 1 bis 5 Ohm cm vorgesehen. Nach Reinigung zum Entfernen von Oberflächenverunreinigungssubstanzen und Aufbringen einer Schutzschicht aus thermischem Siliciumdioxid werden P-Fremdatome über die vorgegebene Oberfläche 6a in den Halbleiterkörper 6 unter Verwendung einer geeigneten Maske lokal implantiert und in den Halbleiterkörper 6 teilweise diffundiert, um P-Zonen vorzusehen, welche nach anschließender Bearbeitung die relativ tiefen Zonen 8b und 58b bilden. In diesem Ausführungsbeispiel handelt es sich bei dem verwendeten P-Fremdatom um Bor sowie um eine Implantationsenergie von 45 KeV und eine Dosis von 5 x 10¹&sup4; Atomen cm&supmin;², wobei die Fremdatome teilweise durch Erwärmen des Halbleiterkörpers bis zu einer Temperatur von ungefahr 900 Grad Celsius in einer inerten Atmosphäre in den Halbleiterkörper eingebracht werden.
  • Sodann werden P-Fremdatome über die vorgegebene Oberfläche 6a in den Halbleiterkörper unter Verwendung einer geeigneten Maske lokal und danach N- Fremdatome durch eine geeignete Folgemaske implantiert, um Zonen auszubilden, welche nach anschließender Bearbeitung jeweils die mittlere RESURF-Zone 10 und die RESURF-Drainerweiterungszone 13 des IGFETs T2 vorsehen. In diesem Ausführungsbeispiel handelt es sich bei dem verwendeten P-Fremdatom um Bor sowie um eine Implantationsenergie von 170 KeV und eine Dosis von 2 x 10¹² bis 10 x 10¹² Atomen cm&supmin;², während es sich bei dem N-Fremdatom um Arsen und eine Implantationsenergie von 170 KeV und eine Dosis von 1 x 10¹² bis 5 x 10¹² Atomen cm&supmin;² handelt.
  • Anschließend wird durch Erwärmung des Halbleiterkörpers eine Diffusion der eingebrachten Fremdatome in den Halbleiterkörper bewirkt. Die Erwärmung erfolgt in einer oxidierenden Atmosphäre, so daß, gleichzeitig mit der Diffusion, eine relativ dicke Schicht aus Siliciumdioxid auf die vorgegebene Oberfläche 6a aufgebracht wird. In diesem besonderen Ausführungsbeispiel wird der Halbleiterkörper zur Ausbildung einer relativ dicken Schicht bzw. Feldoxidschicht, welche eine Stärke von etwa 0,8 Mikrometer (8000 Angström) aufweist, in einer oxidierenden Atmosphäre 255 Minuten lang auf 1100 Grad Celsius erwärmt. Die Wärmebehandlung in der oxidierenden Atmosphäre kann eine erste Erwärmungsstufe in einer trockenen Sauerstoffatmosphäre und eine anschließende Naßoxidationsstufe in einer feuchten Sauerstoffatmosphäre umfassen.
  • Die relative Dauer der Trocken- und Naßoxidationsstufe wirkt sich nicht signifikant auf das Eindringen der Fremdatome zur Ausbildung der verhältnismäßig tiefen Zone 8b und 58b aus; durch Einstellen der Menge der einzubringenden Fremdatome zur Ausbildung der RESURF-Zonen 10 und 13 und der relativen Dauer der Naß- und Trockenoxidationsstufen kann die gewünschte Stärke einer relativ dicken Schicht bzw. Feldoxidschicht vorgesehen werden, ohne sich dabei nachteilig auf das gewünschte Profil der RESURF-Zonen 10 und 13 auszuwirken. So kann zum Beispiel bei einer Bormenge von 8 x 10¹² Atomen cm&supmin;² und einer Arsenmenge von 3 x 10¹² Atomen cm&supmin;² die Trockenoxidationsstufe etwa 140 Minuten und die Naßoxidationsstufe 105 Minuten dauern.
  • Die Feldoxid- bzw. relativ dicke Isolierschicht wird sodann strukturiert und unter Anwendung einer photolithographischen- und Ätztechnik ausgebildet, um die relativ dicke Isolierschicht 16a zu definieren. Danach wird auf die vorgegebene Oberfläche 6a eine relativ dünne Isolierschicht 16 aus Feldoxid aufgebracht.
  • Sodann wird auf die Isolierschicht 16, 16a zur Ausbildung der leitenden Schicht 17, 17a polykristallines Silicium aufgebracht, welches anschließend unter Anwendung konventioneller, photolithographischer und Ätztechniken strukturiert bzw. definiert wird, um die in Figur 2 dargestellten Strukturen 14 und 514 mit isoliertem Gate vorzusehen.
  • Unter Verwendung der Struktur 14 und 514 als Maske werden P-Fremdatome, in diesem Beispiel Bor, in den Halbleiterkörper 6 implantiert, um die relativ flachen Zonen 8a und 58a vorzusehen.
  • Anschließend ist es erforderlich, in den relativ dicken Isolierschichten 16a ein Fenster zu öffnen, um das Einbringen der Fremdatome zur Ausbildung der Drainzone 12 des IGFETs T2 zu ermöglichen. Dieses kann nach Schützen der ein isoliertes Gate aufweisenden Struktur 514 des MOSFET-Leistungstransistors T1 dadurch erfolgen, daß zuerst ein Fenster in der polykristallinen Siliciumschicht 17a geöffnet wird und sodann unter Anwendung einer reaktiven Ionenätztechnik eine Ätzung durch die relativ dicke Isolierschicht 16a erfolgt.
  • Nach Öffnen des Fensters wird auf der vorgegebenen Oberfläche eine Maske vorgesehen, um die Flächen der Körperzonen 8 und 58 zu schützen, bei welchen die Sourcezonen nicht erforderlich sind, und es werden N-Fremdatome, in diesem Beispiel Arsen, mit einer Implantationsenergie von 80 Kev und in einer Menge von 4 x 10¹&sup5; Atomen cm&supmin;² unter Verwendung der Struktur 14 und 514 mit isoliertem Gate als Maske in die vorgegebene Oberfläche implantiert, um die Sourcezonen 11 und 511 und Drainzone 12 vorzusehen.
  • Anschließend wird die weitere Isolierschicht 18, in diesem Beispiel Siliciumdioxid, auf die vorgegebene Oberfläche 6a aufgebracht. Sodann werden Fenster in der Isolierschicht geöffnet und eine Metallisierung, zum Beispiel Aluminium, aufgebracht, um die Source-, Drain-, Gate- (nicht dargestellt) und weitere Elektrodenkontakte 19, 20 und 22 des IGFETs T2 sowie die Source- 519 und Gatemetallisierung (nicht dargestellt) des MOSFET-Leistungstransistors vorzusehen. Die Metallisierung 20 wird ebenfalls auf der Oberfläche 3b aufgebracht. Wie oben erwähnt, verbindet die Metallisierung bzw. ein externer Kontakt (nicht dargestellt) die Sourcezone 11 des IGFETs T2 mit der isolierten Steuerelektrode 514 des MOSFET-Leistungstransistors T1. Die Sourcekontaktmetallisierung 519 erstreckt sich nach außen, über der Isolierschicht 18 und über den äußeren Umfang der Körperzone 58 hinaus, um eine Feldplatte 19a vorzusehen. Die polykristalline Gatesiliciumschicht 517 kann sich gleichermaßen nach außen erstrecken, über den äußeren Umfang hinaus bis zu dem relativ dicken Isoliermaterial 16a, um eine Feldplatte 517a und damit eine doppelte Feldplattenstruktur für den MOSFET-Leistungstransistor T1 vorzusehen.
  • Obgleich nicht dargestellt, kann der laterale IGFET T2 eine ähnliche Feldplattenstruktur wie der MOSFET-Leistungstransistor T1 aufweisen, und selbstverständlich kann jedes geeignete, alternative Randabschlußsystem verwendet werden.
  • Figur 3 stellt eine modifizierte Version der in Figur 2 gezeigten Halbleiteranordnung dar, wobei ähnliche bzw. identische Merkmale mit ähnlichen bzw. identischen Bezugsziffern versehen sind.
  • Die in Figur 3 dargestellte Halbleiteranordnung unterscheidet sich von der in Figur 2 gezeigten darin, daß der IGFET T2 mit dem Umfang des MOSFET-Leistungstransistors T1 so verschmolzen ist, daß die relativ tiefe, verhältnismäßig stark dotierte Zone 58b einer Zelle am Umfang des MOSFET-Leistungstransistors T1 in die relativ tiefe, verhältnismäßig stark dotierte Zone des IGFETs T2 übergeht. Bei dieser Anordnung sieht das Kurzschließen der Sourcemetallisierung 519 gegen die Körperzone 58 den weiteren Elektrodenkontakt bg vor, so daß kein separater Anschluß erforderlich ist. Die MOSFET-Leistungstransistorstruktur kann den IGFET T2 umgeben bzw. der IGFET T2 kann, wie in Figur 3 dargestellt, am Umfang der MOSFET-Leistungstransistorstruktur vorgesehen sein, wobei der von dem MOSFET-Leistungstransistor T1 beabstandete Teil des IGFETs T2 der in Figur 2 gezeigten Anordnung gleicht.
  • Die in Figur 3 dargestellte Halbleiteranordnung kann bei geeigneter Maskenmodifikation auf ähnliche Weise wie die oben beschriebene, in Figur 2 gezeigte Halbleiteranordnung hergestellt werden.
  • Die Kondensatoren C1 und C2 sowie Dioden D1 und D2 können unter Anwendung konventioneller Techniken in den gleichen Halbleiterkörper integriert bzw. auf diesem vorgesehen werden.
  • Es können ein oder mehrere Halbleiterbauelemente in bzw. auf dem Halbleiterkörper vorgesehen werden. Somit können zum Beispiel ein oder mehrere Hochspannungshalbleiterbauelemente wie auch ein oder mehrere Niederspannungs-Halbleiterlogikbauelemente in dem gleichen Halbleiterkörper plaziert werden, um die Herstellung eines sogenannten intelligenten Leistungsschalters, das heißt, einer Halbleiteranordnung, bei welcher eine logische Schaltung zur Steuerung des Betriebes einer Hochleistungshalbleiteranordnung in den Halbleiterkörper integriert bzw.auf diesem vorgesehen ist, zu ermöglichen, welcher unter Steuerung logischer Signale von einem zentralen Steuerkreis zur Energieversorgung einer Last, wie zum Beispiel Fahrzeugbeleuchtung, elektrischer Motor usw., dient. So können zum Beispiel ein einfaches Bussystem und derartige intelligente Leistungsschalter die traditionelle Schleife zur Energieverteilung in Kraftfahrzeugen ersetzen. Die vorliegende Erfindung kann jedoch auch auf anderen Gebieten als dem der intelligenten Leistungsschalter oder zusätzlich zu diesen angewandt werden.
  • Die oben erwähnten Leitfähigkeitstypen der verschiedenen Zonen können selbstverständlich umgekehrt werden, und der Halbleiterkörper kann einen anderen Halbleiter als Silicium aufweisen. Des weiteren könnte der Leistungshalbleiterschalter ein MOS-Leistungsbauelement sein.
  • Es wurde oben erwähnt, daß die Zeichnung Ausführungsbeispiele der Erfindung darstellt. Um Mißverständnisse zu vermeiden, wird weiterhin erklärt, daß die in den nachfolgenden Patentansprüchen technischen Merkmalen zugeordneten Bezugsziffern, welche sich auf Merkmale in der Zeichnung beziehen und zwischen Klammern gesetzt sind, gemäß Regel 29(7) EPÜ zum alleinigen Zwecke der Vereinfachung des Patentanspruches unter Bezugnahme auf ein Ausführungsbeispiel eingefügt worden sind.

Claims (12)

1. Halbleiteranordnung, welche einen, einen IGFET (T2) und einen Leistungshalbleiterschalter (T1) tragenden Halbleiterkörper (6) aufweist, wobei der Leistungshalbleiterschalter (T1) eine erste und eine zweite Hauptelektrode (d1, s1) und eine Steuerelektrode (g1) mit isoliertem Gate vorsieht, der Halbleiterkörper (6) in Angrenzung an eine vorgegebene Oberfläche (6a) einer ersten Zone (7) des einen Leitfähigkeitstyps zumindest einen Teil einer gemeinsamen Zone des Leistungshalbleiterschalters (T1) bildet und mit der ersten Hauptelektrode (d1) des Leistungshalbleiterschalters (11) elektrisch verbunden ist, eine zweite Zone (8, 10) des entgegengesetzten Leitfahigkeitstyps in Angrenzung an die vorgegebene Oberfläche (6a) innerhalb der ersten Zone (7) mit der ersten Zone (7) einen, auf die vorgegebene Oberfläche (6a) treffenden, ersten PN-Übergang (9) bildet, so daß die zweite Zone (8, 10) eine Wannenzone für den IGFET (T2) bildet, der IGFET (T2) Source- und Drainzonen (11, 12) des einen Leitfähigkeitstyps aufweist, welche durch eine Leitungskanalfläche (15) der zweiten Zone (8, 10) innerhalb der zweiten Zone (8) voneinander beabstandet vorgesehen sind, um jeweils mit der zweiten Zone (8, 10) einen, auf die vorgegebene Oberfläche (6a) stoßenden PN-Übergang zu bilden, und eine isolierte Steuerelektrode (g2, 14) auf der vorgegebenen Oberfläche über der Leitungskanalfläche vorgesehen ist, um einen, eine gatesteuerbare Verbindung zwischen den Source- und Drainzonen (11, 12) vorgesehenen Leitungskanal zu definieren, wobei eine der Source- und Drainzonen (11) des IGFETs (T2) mit der ein isoliertes Gate aufweisenden Steuerelektrode (g1) des Leistungshalbleiterschalters (T1) elektrisch verbunden ist, eine durch die zweite Zone (8, 10) und die Sourcezone (11) des IGFETs (T2) gebildete Zenerdiode (D3) und ein Teil des von der Leitungskanalfläche (15) der zweiten Zone (8, 10) entfernt angeordneten, zweiten Zone (8) durch eine Leiterbahn (22) mit der zweiten Hauptelektrode s1) des Leistungshalbleiterschalters (T1) elektrisch verbunden sind, um die Zenerdiode (D3) in Sperrichtung vorzuspannen und eine Leitung von der zweiten (8, 10) zu der ersten Zone (7) zu unterbinden.
2. Halbleiteranordnung nach Anspruch 1, bei welcher die Drainzone (12) des IGFETs (T2) eine Erweiterungszone (13) aufweist, welche sich in Angrenzung an die vorgegebene Oberfläche (6a) zu der Sourcezone (11) hin erstreckt und schwach genug dotiert und dünn genug ist, um vor Erreichen der Durchbruchspannung des PN-Überganges zwischen der Drainzone (12) und der zweiten Zone (8, 10) an freien Ladungsträgern völlig zu verarmen.
3. Halbleiteranordnung nach Anspruch 1 oder 2, bei welcher die Source und Drainzonen (11, 12) des IGFETs (T2) jeweils in der ersten und zweiten Nebenzone (8a, 10) der zweiten Zone (8, 10) vorgesehen sind.
4. Halbleiteranordnung nach Anspruch 3, bei welcher die zweite Nebenzone (10) schwach genug dotiert und dünn genug ist, um vor Erreichen der Durchbruchspannung des ersten PN-Überganges (9) an freien Ladungsträgern völlig zu verarmen.
5. Halbleiteranordnung nach Anspruch 3 oder 4, bei welcher der Leistungshalbleiterschalter (T1) eine fünfte Zone (58) des entgegengesetzten Leitfähigkeitstyps in Angrenzung an die vorgegebene Oberfläche innerhalb der ersten Zone (7) sowie eine sechste Zone (511) des einen Leitfähigkeitstyps innerhalb der fünften Zone (58) aufweist, welche mit der fünften Zone (58) einen, auf eine Oberfläche (6a) des Halbleiterkörpers (7) treffenden PN-Übergang bildet, wobei die fünfte Zone eine weitere Leitungskanalfläche (515) zwischen der sechsten und ersten Zone (511, 7) vorsieht und die Steuerelektrode (g1) mit isoliertem Gate über der weiteren Leitungskanalfläche angeordnet ist, um eine gatesteuerbare Verbindung zwischen der sechsten und der ersten Zone (511, 7) vorzusehen.
6. Halbleiteranordnung nach Anspruch 5, bei welcher die fünfte Zone (58) eine erste, relativ flache Nebenzone (58a) und eine relativ tiefe, verhältnismäßig stark dotierteNebenzone (58b) aufweist, welche sich durch die erste, relativ flache Nebenzone (58a) der fünften Zone (58) erstreckt, wobei die sechste Zone (511) innerhalb der ersten, relativ flachen Nebenzone (58a) angeordnet ist und die weitere Nebenzone (58b) von der Steuerelektrode (g1, 514) mit isoliertem Gate trennt.
7. Halbleiteranordnung nach einem der Ansprüche 3 bis 6, bei welcher die Nebenzone (8a) der zweiten Zone (8) eine relativ flache Zone (8a) mit einer relativ tiefen, verhältnismäßig stark dotierten, sich durch die relativ flache Zone (8a) erstreckenden, weiteren Nebenzone (8b) aufweist, wobei die Sourcezone (11) des IGFETs (T2) innerhalb der relativ flachen Zone (8a) angeordnet ist und die weitere Nebenzone (8b) der zweiten Zone (8, 10) von der unter der isolierten Steuerelektrode (g2, 14) vorgesehenen Leitungskanalfläche (15) der zweiten Zone (8, 10) trennt, wobei die Leiterbahn (22) an die weitere Nebenzone (8b) der zweiten Zone (8, 10) grenzt.
8. Halbleiteranordnung nach Anspruch 5, bei welcher die fünfte Zone (58) an die erste Nebenzone (8a) der zweiten Zone (8, 10) grenzt und die für die zweite Zone (8, 10) vorgesehene Leiterbahn (22) eine, die sechste Zone (511) gegen die fünfte Zone (58) kurzschließende, leitfähige Zone (22) aufweist.
9. Halbleiteranordnung nach einem der Ansprüche 1 bis 7, bei welcher die der zweiten Zone (8, 10) zugeordnete Leiterbahn (22) eine die zweite Zone (8, 10) kontaktierende, leitfahige Elektrode (22) aufweist.
10. Verwendung einer Haibleiteranordnung nach einem der vorangegangenen Ansprüche in einer Schaltung zur Steuerung der Energielieferung an eine Last (L), welche eine erste Anschlußklemme (1) zum Anschluß an eine Stromversorgung, eine zweite Anschlußklemme zum Anschluß an die Masse via Last (L) sowie eine dritte Anschlußldemme (I) zum Anschluß an eine Impulsspannungsquelle aufweist, wobei die erste und zweite Hauptelektrode des Leistungshalbleiterschalters mit der ersten bzw. zweiten Anschlußklemme verbunden sind, um ein Hintereinanderschalten der Last (L) bei zwischen dem Energieversorgungsanschluß (1) und einem Erdanschluß (2) angeschlossenen Leistungsschalter (T1) zu ermöglichen, und die ein isoliertes Gate aufweisende Elektrode (g2) des IGFETs (T2) sowie die anderen (d2) Source- und Drainelektroden des IGFETs über eine Zuleitung (D1, D2, C1, C2) an die dritte Anschlußklemme (I) angeschlossen sind, um den IGFET (T2) leitend zu machen und dem isolierten Gate (g1) des Leistungshalbleiterschalters (T1) ein Gate-Steuerspannungssignal zuzuführen, um den Leistungshalbleiterschalter (T1) leitend zu machen.
11. Verwendung einer Halbleiteranordnung nach Anspruch 10, bei welcher die Zuleitung eine Ladungsspeicherungseinrichtung (C1, C2) aufweist, welche an die dritte Anschlußklemme (I) und über eine Gleichrichtereinrichtung (D1, D2) an die erste Anschlußklemme (1) angeschlossen ist, wodurch die Ladungsspeicherungseinrichtung (C1, C2) über die Stromversorgung unter Steuerung von Impulsen aus der Impulsspannungsquelle geladen werden kann.
12. Verwendung einer Halbleiteranordnung nach Anspruch 11, bei welcher die Ladungsspeicherungseinrichtung einen, zwischen der dritten Anschlußklemme (I) und der Gateelektrode (g2) des IGFETs (T2) angeschlossenen, ersten Kondensator (C2) sowie einen, zwischen der dritten Anschlußklemme (1) und den anderen (d2) Sourceund Drainelektroden (s2, d2) des IGFETs (T2) angeschlossenen, zweiten Kondensator (C1) und die Gleichrichtereinrichtung einen, zwischen der Gateelektrode (g2) des IGFETs (T2) und der ersten Anschlußklemme (1) angeschlossenen, ersten Gleichrichter (D2) sowie einen, zwischen den anderen (d2) Source- und Drainelektroden des IGFETs und der ersten Anschlußklemme (1) angeschlossenen, zweiten Gleichrichter (D1) aufweist.
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