KR100255516B1 - 반도체 장치의 금속배선 및 그 형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조 방법.

2. 발명이 해결하려고 하는 기술적 과제

텅스텐막을 전도막으로 사용하는 반도체 장치의 금속 배선 공정시, 낮은 비저항을 나타내는 텅스텐막을 형성하여 반응 주기 지연 시간(Response Cycle Delay Time)을 줄일 수 있는 반도체 장치의 금속 배선 및 그 형성 방법을 제공하고자 한다.

3. 발명의 해결 방법의 요지

금속 콘택홀이 형성된 웨이퍼를 준비하는 단계; 인과 붕소를 포함하는 가스 분위기와 450℃ 이하의 온도에서, 제1텅스텐막을 형성하는 것에 의해, 상기 금속 콘택홀을 채우는 플로그를 형성하는 단계; 인과 붕소를 포함하는 가스 분위기와 450℃ 이상의 온도에서, 제2텅스텐막을 증착하여, 상기 제1텅스텐막과 접속되는 배선을 형성하는 단계를 포함하여 이루어진다.

4. 발명의 중용한 용도

반도체 장치의 금속 배선 형성 공정에 이용됨.

Description

반도체 장치의 금속배선 형성방법{A metal wire of semiconductor device and forming method thereof}

본 발명은 반도체 소자 제조 공정중 캐패시터 형성 이후의 공정으로 금속배선을 사용하여 인터-커넥션(Inter-Connection)을 형성하는 DLM(Double Layer Metalization) 공정에 관한 것으로, 특히 단차 피복선(Step Coverage)의 특성이 우수한 텅스텐을 사용한 반도체 장치의 금속배선 형성방법에 관한 것이다.

일반적으로, DLM(Double Layer Metalization) 공정은 디램(DRAM) 소자의 기초가 되는 트랜지스터와 캐패시터가 형성된 이후의 공정으로 정보 전달의 원활화(HIGH SPEED)와 소자 크기의 감소를 위한 금속 배선을 정의하는 공정으로 종래에는 알루미늄 합금을 사용하였다.

그러나, 상기와 같은 알루미늄 합금을 사용하여 DLM 공정을 진행하게 될 경우 소자의 고집적화 추세에 따라 콘택홀 사이즈(Contact Hoal Size)가 감소하고 에스펙트 비(Aspect Ratio)가 증가함에 따라 상기와 같은 고집적 소자에서는 단차 피복선(Step Coverage)의 특성이 나쁘게 되어 이후의 금속배선 형성 공정시 콘택홀(Contact Hoal)에서의 단락 현상이 발생되어 소자의 신뢰성이 저하되는 등의 문제점이 있었다.

따라서, 상기와 같은 단차 피복선에 의한 단락 현상을 방지하기 위해 종래의 알루미늄 합금 대신 SiH₄, WF₆, H₂, 및 Ar 가스를 소스로하는 단차 피복선의 특성이 우수한 텅스텐을 사용하여 금속배선 형성 공정을 진행하였다.

그러나, 텅스텐의 경우 단차 피복선의 특성은 우수하나, 상기 알루미늄 합금에 비해 약 6μΩ·㎝ 내지 12μΩ·㎝ 정도로 자체 비저항이 높아 반응 주기 지연 시간(Response Cycle Delay Time)이 증가되어 소자의 동작속도가 저하되었다.

또한, 상기와 같이 텅스텐의 비저항이 알루미늄 합금에 비해 약 6배 내지 7배 정도 높기 때문에 상기 텅스텐은 금속 배선이 아닌 플러그(Plug)용으로 사용하여 종래에는 텅스텐 플러그 형성 후 텅스텐 상부에 알루미늄 합금을 재증착하는 이중 구조의 금속배선을 형성시킬 수 밖에 없어 공정이 복잡해지는 등의 문제점이 있었다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 단차 피복선의 특성이 우수한 텅스텐막 자체의 높은 비저항에 의한 반응 주기 지연 시간(Response Cycle Delay Time)의 증가 방지 및 공정 단순화를 위한 반도체 장치의 금속배선 형성방법을 제공하는데 그 목적이 있다.

도1A 내지 도1C는 본 발명의 일실시예에 따른 반도체 장치의 금속배선 형성 공정 단면도,

도1B-1은 화학 기상 증착 장비의 모식도(Chemical Vapor Deposition Chamber Schematic),

도1B-2는 본 발명의 일실시예에 따른 텅스텐 형성 공정 진행도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체 기판 12 : 층간 절연막

13 : 소오스/드레인 영역 14 : Ti/TiN막

15a,15b : 텅스텐막 16 : TiN막

21 : 피데스틀 22 : 웨이퍼

23 : 가스 분사기

31 : 로드 락 챔버 32 : 버퍼 챔버

33 : 제1 증착 챔버 34 : 제2 증착 챔버

상기 목적을 달성하기 위하여 본 발명은 반도체 기판상의 층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 반도체 장치의 금속배선 형성방법에 있어서, 반도체 기판상의 층간 절연막을 선택식각하여 소정 부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계; 전체구조 상부에 접합층을 형성하는 단계; 적어도 보론과 포스포러스를 포함하는 가스가 공급되는 제1 증착 챔버내에서 소정두께의 텅스텐막을 저온 증착하는 단계; 및 적어도 보론과 포스포러스를 포함하는 가스가 공급되는 제2 증착 챔버내에서 잔류두께의 텅스텐막을 고온 증착하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도1A 내지 도1C는 본 발명의 일실시예에 따른 반도체 장치의 금속 배선 형성 공정 단면도이다.

먼저, 도1A는 소정의 하부층이 형성된 반도체 기판(11) 상부의 층간절연막(12)을 선택식각하여 반도체 기판(11)상의 소오스/드레인 영역(13)이 노출되는 콘택홀을 형성한 후, 전체구조 상부에 장벽금속막으로 Ti/TiN막(14)을 형성한 다음, 상기 Ti/TiN막(14)에 대해 반응로(Furnace)의 온도를 고온으로하여 열처리하거나 열처리를 위한 챔버(Chamber)내에서 급속 열처리(Rapid Thermal Processing; 이하 RTP라 칭함)한 것을 도시한 것이다.

이어서, 도1B는 도1B-1의 화학 기상 증착 장비를 사용하여 도1B-2에 도시된 바와 같은 일련의 공정 진행도에 따라 전체구조 상부에 SiH₄, WF₆, H₂, 및 Ar 가스에 B₂H₆가스와 PH₃가스를 첨가하여 텅스텐을 증착한 것을 도시한 것으로, 먼저 콘택 필링(Contact Filling) 특성 개선을 목적으로 약 450℃ 이하의 저온에서 소정 두께의 텅스텐(15a)을 증착한 다음, 텅스텐의 비저항 및 스트레스 감소를 목적으로 약 450℃ 이상의 고온에서 나머지 텅스텐(15b)을 증착한 것을 도시한 것이다.

이때, 상기 B₂H₆가스와 PH₃가스에 의해 보론(Boron)이나 포스포러스(Phosphorus)가 텅스텐막내에 고르게 분포할 수 있게 되어 텅스텐의 비저항을 약 1/2 정도 즉 , 약 6μΩ·㎝ 정도로 낮출 수 있어 반응 주기 지연 시간(Response Cycle Delay Time)을 감소로 인한 소자의 고속 동작을 기대할 수 있다.

이하, 도1B-1 및 도1B-2를 통하여 상기 도1B를 상술한다.

도1B-1는 화학 기상 증착 장비의 모식도를 도1B-2는 본 발명의 일실시예에 따른 텅스텐 형성 공정 진행도를 각각 도시한 것으로, 먼저, 도1B-1에 도시된 바와 같이 일정한 온도가 가해진 피데스틀(Heated Pedestal)(21)위에 도1A 까지의 공정이 진행된 웨이퍼(22)를 올려놓고 반응시키고자하는 가스들이 혼합하여 웨이퍼(22) 상에 분사하는 가스 분사기(WATER-COOLED SHOWERHEAD)(23)를 통해 각각의 반응 가스 즉, SiH₄, WF₆, H₂및 Ar 가스에 B₂H₆가스와 PH₃가스를 첨가하여 공급하여 웨이퍼(23)상에 텅스텐을 증착하되, 도1B-2의 본 발명의 일실시예에 따른 텅스텐 형성 공정 진행도에 도시된 바와 같이 상기 텅스텐 증착을 위한 웨이퍼를 로드 락(Load Lock) 챔버(Chamber)(31)에 장입시킨 후, 버퍼 챔버(Buffer Chamber)(32)를 통해 제1 증착 챔버(33)에서 약 450℃ 이하의 낮은 온도 분위기에서 소정 두께의 텅스텐을 증착한 다음, 웨이퍼는 다시 버퍼 챔버(32)를 통해 제2 증착 챔버(34)로 이동되어 약 450℃ 이상의 높은 온도 분위기에서 나머지 두께의 텅스텐이 증착된다. 이어서 텅스텐 증착 공정이 완료된 웨이퍼는 다시 버퍼 챔버(32)를 통해 처음 위치인 로드 락(Load Lock) 챔버(Chamber)(31)에 위치하게 된다.

마지막으로, 도1C는 전체구조 상부에 이후의 금속배선 형성을 위한 포토리쏘그라피 공정시 발생하는 난반사를 방지하기 위한 비반사층으로 TiN막(16)을 형성한 다음, 금속배선 형성용 마스크를 사용한 식각 공정에 의해 금속배선을 형성한 것을 도시한 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 단차 피복선의 특성은 우수하나 자체 비저항이 높은 관계로 금속배선의 재료로 사용되지 못하고, 플러그용으로 사용되던 텅스텐막을 텅스텐 형성용 소스에 보론과 포스포러스를 함유하는 가스를 더 첨가하여 저온과 고온의 두 차례에 걸쳐 증착함으로써, 상기 보론과 포스포러스를 포함하는 가스에 의해 텅스텐막내에 보론과 포스포러스가 고르게 분포할 수 있게 되어 텅스텐의 비저항을 약 1/2 정도 즉 , 약 6μΩ·㎝ 정도로 낮출 수 있고, 저온과 고온의 두 차례에 걸친 증착 공정에 의해 콘택의 필링(Contact Filling) 특성을 개선하고, 막의 비저항 및 스트레스를 감소시킬 수 있어 반응 주기 지연 시간(Response Cycle Delay Time)을 감소로 인한 소자의 고속 동작을 기대할 수 있다.

또한, 단차 피복선 특성이 우수한 텅스텐을 사용하여 금속배선을 형성함으로써, 종래의 단차 피복선 개선을 위한 텅스텐 플러그(Plug) 공정 및 알루미늄 합금 형성 공정 등의 이중 구조가 아닌 단일 구조의 금속배선을 형성할 수 있어 공정 단순화로 인한 제조 단가를 낮출 수 있다.

Claims (9)

1. 전도층의 소정 부위가 노출되는 개구부를 갖는 절연막;

   상기 절연막의 개구부를 매립하는 플로그로서 비저항을 낮추기 위한 불순물을 포함하는 제1텅스텐막; 및

   상기 제1텅스텐막이 형성된 결과물 전면에 형성되는 배선으로서, 비저항을 낮추기 위한 불순물을 포함하는 제2텅스텐막을 포함하여 이루어지는 반도체 장치.
2. 제1항에 있어서,

   상기 절연막과 상기 제1텅스텐막 사이에 형성되는 장벽금속막을 더 포함하여 이루어지는 반도체 장치.
3. 제1항에 있어서,

   상기 제2텅스텐막 상에 반사방지막을 더 포함하여 이루어지는 반도체 장치.
4. 제1항에 있어서,

   상기 제1 및 제2 텅스텐막에 포함된 상기 불순물은 붕소 및 인을 포함하는 반도체 장치.
5. 제4항에 있어서,

   상기 제1 및 제2텅스텐막은 B₂H₆와 PH₃을 포함하는 가스 분위기에서 형성되는 반도체 장치.
6. 금속 콘택홀이 형성된 웨이퍼를 준비하는 단계;

   인과 붕소를 포함하는 가스 분위기와 450℃ 이하의 온도에서, 제1텅스텐막을 형성하는 것에 의해, 상기 금속 콘택홀을 채우는 플러그를 형성하는 단계;

   인과 붕소를 포함하는 가스 분위기와 450℃ 이상의 온도에서, 제2텅스텐막을 증착하여, 상기 제1텅스텐막과 접속되는 배선을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
7. 제6항에 있어서,

   상기 제1텅스텐막을 형성하기 전에

   장벽금속막을 형성하는 단계; 및

   상기 장벽금속막에 열처리 공정을 수행하는 단계를 더 포함하여 이루어지는 반도체 장치 제조 방법.
8. 제6항에 있어서,

   상기 제2텅스텐막 상에 반사방지막을 형성하는 단계를 더 포함하여 이루어지는 반도체 장치 제조 방법.
9. 제6항에 있어서,

   상기 제1 및 제2텅스텐막은 B₂H₆와 PH₃을 포함하는 가스 분위기에서 형성되는 반도체 장치 제조 방법.