JPS59210656A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59210656A JPS59210656A JP58085331A JP8533183A JPS59210656A JP S59210656 A JPS59210656 A JP S59210656A JP 58085331 A JP58085331 A JP 58085331A JP 8533183 A JP8533183 A JP 8533183A JP S59210656 A JPS59210656 A JP S59210656A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- insulating film
- approximately
- gold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0494—4th Group
- H01L2924/04941—TiN
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の構造に係v1特に金層よりなるボ
ンディング・パッドが配設される多層配線構造に関する
。
ンディング・パッドが配設される多層配線構造に関する
。
(b3 技術の背景
通常半導体集積回路装置(IC)に用いられるパッケー
ジに配設される内部リードは、金(Au)のメタライズ
層で形成される。そして該パッケージ内に搭載されるI
Cチップの入出力端子(ボンディング・パッド)と前記
内部リードとの電気的な接続は、内部リード及びボンデ
ィング・パッドとのボンディングの容易性及び内部リー
ドとの接続の完全性の面から多くは金(Au)の細線に
よってなされる。しかしこの場合、ICチップのボンデ
ィング・パッドはAt若しくはAt合金膜によって形成
されるのが普通であるため、上記Au練れる)が形成さ
れることがある。父上記構造に於ては封止工程の熱処理
、動作時の温度上昇に於てもパープル・ブレークの発生
が認められ、該半導体装置の信頼性が低下するという問
題があった。
ジに配設される内部リードは、金(Au)のメタライズ
層で形成される。そして該パッケージ内に搭載されるI
Cチップの入出力端子(ボンディング・パッド)と前記
内部リードとの電気的な接続は、内部リード及びボンデ
ィング・パッドとのボンディングの容易性及び内部リー
ドとの接続の完全性の面から多くは金(Au)の細線に
よってなされる。しかしこの場合、ICチップのボンデ
ィング・パッドはAt若しくはAt合金膜によって形成
されるのが普通であるため、上記Au練れる)が形成さ
れることがある。父上記構造に於ては封止工程の熱処理
、動作時の温度上昇に於てもパープル・ブレークの発生
が認められ、該半導体装置の信頼性が低下するという問
題があった。
そこで特に高い信頼性を要求される半導体装置に於ては
ボンディング・パッドをAuで形成することが望ましい
。しかしこの場合At配線に直に接するAuパッドを形
成した際には、上記ワイヤ・ボンディングの場合と同様
に組立、封止や動作時の被熱によってAt線とAuパッ
ドの界面にパープル・プレーグを生ずるという問題があ
る。
ボンディング・パッドをAuで形成することが望ましい
。しかしこの場合At配線に直に接するAuパッドを形
成した際には、上記ワイヤ・ボンディングの場合と同様
に組立、封止や動作時の被熱によってAt線とAuパッ
ドの界面にパープル・プレーグを生ずるという問題があ
る。
(c) 従来技術と問題点
従来からビーム・リード構造の半導体素子に於ては、A
t配線とAuビームの接続構造が用いられており、この
場合上記バーグル・プレーグの発生を防止する手段とし
て、その接触面にAt配線側から厚さ3000(X:1
程度のチタン(Tl)層と厚さ3000[^〕程度のパ
ラジヴム(Pd)層が順次積層されて々るバリア層が設
けられていた。
t配線とAuビームの接続構造が用いられており、この
場合上記バーグル・プレーグの発生を防止する手段とし
て、その接触面にAt配線側から厚さ3000(X:1
程度のチタン(Tl)層と厚さ3000[^〕程度のパ
ラジヴム(Pd)層が順次積層されて々るバリア層が設
けられていた。
しかし該バリア層によるALとAuの反応を阻止する効
果は35(j(℃)程度までであるめで、該構造のバリ
ア層を前記At配線と金パツド間のバリア層に使用して
もその効果は不充分である。
果は35(j(℃)程度までであるめで、該構造のバリ
ア層を前記At配線と金パツド間のバリア層に使用して
もその効果は不充分である。
(d) 発明の目的
本発明はアルミニウム配線上から導出された金パツドを
有し、500〔℃〕程度の温度に於てもアルミニウム配
線と金パツドとの接続部にパープルプレーグの発生が認
められず、且つ金パツドと絶縁膜との密着性が極めて優
れた多層配線構造を提供するものであり、その目的とす
るところは半導体装置の信頼性を向上せしめるにある。
有し、500〔℃〕程度の温度に於てもアルミニウム配
線と金パツドとの接続部にパープルプレーグの発生が認
められず、且つ金パツドと絶縁膜との密着性が極めて優
れた多層配線構造を提供するものであり、その目的とす
るところは半導体装置の信頼性を向上せしめるにある。
(s) 発明の構成
即ち本発明は半導体装置に於て、単体若しくは合金より
なるアルミニウム配線と、該アルミニウム配線上に配設
された少なくとも表面がシリコン・オキシ・ナイトライ
ド層若しくは窒化シリコン層である絶縁膜と、該絶縁膜
に形成され且つ該アルミニウム配線の上面を選択的に表
出する開孔と、該開孔内のアルミニウム配線面から該絶
縁膜上に導出され該アルミニウム配線に接する面から順
にチタン層−窒化チタン層−金属層の構造を有する積層
配線とを有してなることを特徴とする。
なるアルミニウム配線と、該アルミニウム配線上に配設
された少なくとも表面がシリコン・オキシ・ナイトライ
ド層若しくは窒化シリコン層である絶縁膜と、該絶縁膜
に形成され且つ該アルミニウム配線の上面を選択的に表
出する開孔と、該開孔内のアルミニウム配線面から該絶
縁膜上に導出され該アルミニウム配線に接する面から順
にチタン層−窒化チタン層−金属層の構造を有する積層
配線とを有してなることを特徴とする。
(f) 発明の実施例
以下本発明を実施例について、図を用いて説明する。
第1図は本発明の一実施例を示す要部断面図で、211
2図(イ)乃至(ホ)はその形成方法の一例を示す工程
断面図である。
2図(イ)乃至(ホ)はその形成方法の一例を示す工程
断面図である。
本発明の半導体装置は例えば第1図に示すように、半導
体基板l−ヒに配設された下層絶縁膜2、半導体基板に
形成された機能領域(図示せず)より導出されて前記下
層絶縁膜2上に延在するアルミニウム(At)配置1t
!3 (純A4. AL−1チS1合金。
体基板l−ヒに配設された下層絶縁膜2、半導体基板に
形成された機能領域(図示せず)より導出されて前記下
層絶縁膜2上に延在するアルミニウム(At)配置1t
!3 (純A4. AL−1チS1合金。
At−4%Cu合金等よりなる)、該At配線3上に形
成された例えば厚さ0.5〔μm)8度のりん珪酸ガラ
ス(PSG)層4と厚さ0.5〔μm〕程度のシリコン
・オキシ・ナイトライド(S i ON) J蓄5が積
I―されてなる層間絶縁膜6と、該層間絶縁膜6に形成
された前記At配線3の上面を選択的に表出する配線コ
ンタクト窓7と、該配線コンタクト窓7内のAt配線3
而から該層間絶縁膜6上に導出され、下層から厚さ50
0〔λ〕程度のチタン(Ti)層8゜厚さ3000(:
人〕程度の窒化チタン(TiN)層9.厚さ6500(
^〕程度Au層lOが積層されてなシ例えばボンディン
グ・パッド部11を有するAu配線12とを有してなっ
ている。
成された例えば厚さ0.5〔μm)8度のりん珪酸ガラ
ス(PSG)層4と厚さ0.5〔μm〕程度のシリコン
・オキシ・ナイトライド(S i ON) J蓄5が積
I―されてなる層間絶縁膜6と、該層間絶縁膜6に形成
された前記At配線3の上面を選択的に表出する配線コ
ンタクト窓7と、該配線コンタクト窓7内のAt配線3
而から該層間絶縁膜6上に導出され、下層から厚さ50
0〔λ〕程度のチタン(Ti)層8゜厚さ3000(:
人〕程度の窒化チタン(TiN)層9.厚さ6500(
^〕程度Au層lOが積層されてなシ例えばボンディン
グ・パッド部11を有するAu配線12とを有してなっ
ている。
該実施例で代表される本発明の構造に於て、Au層lO
は主たる導電体機能及びボンディング・パッド機能を有
する。又TiN層9はAuとAtが反応するのを阻止す
るだめのバリア層の役目を果しておシ、その厚さは前記
したように3000(λ〕程度以上必要である。又Ti
層8はバリア層の一部をなし且つ前記TiN層9と層間
絶縁膜6との密着性を高める働きをしている。又眉間絶
縁膜6の上層部に配設される5iON層5は前記T1層
8との組合せに於いて高温に於ても眉間絶縁膜6とTi
N層9(バリアJffI)との強い密着性を錐持せしめ
るための層である。なおこの層は窒化チタン(S i
3N4)層でもよい。
は主たる導電体機能及びボンディング・パッド機能を有
する。又TiN層9はAuとAtが反応するのを阻止す
るだめのバリア層の役目を果しておシ、その厚さは前記
したように3000(λ〕程度以上必要である。又Ti
層8はバリア層の一部をなし且つ前記TiN層9と層間
絶縁膜6との密着性を高める働きをしている。又眉間絶
縁膜6の上層部に配設される5iON層5は前記T1層
8との組合せに於いて高温に於ても眉間絶縁膜6とTi
N層9(バリアJffI)との強い密着性を錐持せしめ
るための層である。なおこの層は窒化チタン(S i
3N4)層でもよい。
下表にTi層8を介在せしめた場合のAu配線12と層
間絶縁膜6との密着性を、該眉間絶縁膜6の上層部に形
成される絶縁層の種類を変え、各20個の試料について
、窒素中で500[:’C:]の熱履歴を与えて調べた
結果を示す。なお同表に於て×は全数はがれ、Δは一部
はがれ、○ははがれなし、である。
間絶縁膜6との密着性を、該眉間絶縁膜6の上層部に形
成される絶縁層の種類を変え、各20個の試料について
、窒素中で500[:’C:]の熱履歴を与えて調べた
結果を示す。なお同表に於て×は全数はがれ、Δは一部
はがれ、○ははがれなし、である。
この結果から本発明の提供する構造は、Au配線12と
層間絶縁膜6の密着性が極めて優れていることがわかる
。又効果をあられすTi層8の厚さは250〔入〕以上
である。
層間絶縁膜6の密着性が極めて優れていることがわかる
。又効果をあられすTi層8の厚さは250〔入〕以上
である。
上記実施例の構造は次のようにして容易に形成される。
即ち第2図0)に示すように、種々な機能領域(図示せ
ず)が形成された半導体基板1上に配設されている二酸
化シリコン(SIOz)、Dん珪酸ガラス(P S G
)等からなる下層絶縁膜2に、前記機能領域面を表出す
る電極コンタクト窓(図示せず)が形成され通常の方法
により該電極コンタクト窓から下層絶縁膜2上にアルミ
ニウム(At)配線3(例えばAt−4%Cu合金より
なる)が導出形成されてなる半導体IC基板上に、第2
図(ロ)に示すように例えば先ず通常の化学気相成長(
CVD)法を用い450〔℃〕程度以下の低温で厚さ0
.5〔μm〕程度のPSG層4を形成し、続いて該PS
GS種層に通常のプラズマCVD法を用い450(℃、
]程度以下の温度で例えば厚さ0.5〔μm〕程度のシ
リコン・オキシ・ナイトライド(SiON)層5を形成
する。
ず)が形成された半導体基板1上に配設されている二酸
化シリコン(SIOz)、Dん珪酸ガラス(P S G
)等からなる下層絶縁膜2に、前記機能領域面を表出す
る電極コンタクト窓(図示せず)が形成され通常の方法
により該電極コンタクト窓から下層絶縁膜2上にアルミ
ニウム(At)配線3(例えばAt−4%Cu合金より
なる)が導出形成されてなる半導体IC基板上に、第2
図(ロ)に示すように例えば先ず通常の化学気相成長(
CVD)法を用い450〔℃〕程度以下の低温で厚さ0
.5〔μm〕程度のPSG層4を形成し、続いて該PS
GS種層に通常のプラズマCVD法を用い450(℃、
]程度以下の温度で例えば厚さ0.5〔μm〕程度のシ
リコン・オキシ・ナイトライド(SiON)層5を形成
する。
次いで三ふつ化メタン(CHFs)と酸素(02)の混
合ガス等を用いてなされる通常のりアクティブ・イオン
エツチング法をエツチング手段として用いるリングラフ
ィ技術により、第2図(ハ)に示すように前記P2O層
4と5iONR5よりなる層間絶縁膜61C,前記At
配線3上面の一部を選択的に表出する配線コンタクト窓
7を形成する。
合ガス等を用いてなされる通常のりアクティブ・イオン
エツチング法をエツチング手段として用いるリングラフ
ィ技術により、第2図(ハ)に示すように前記P2O層
4と5iONR5よりなる層間絶縁膜61C,前記At
配線3上面の一部を選択的に表出する配線コンタクト窓
7を形成する。
次いで第2図に)に示すように該層間絶縁膜6を有する
基板上に、例えばスパッタリング法を用い、先ず厚さ5
00〔入〕程度のチタン(Ti)/fi8を、続いて厚
さ3000[人〕程度の窒化チタン(TiN)7i9を
、更に続いて厚さ6500〔入〕程度の金(Au)層l
Oを形成する。
基板上に、例えばスパッタリング法を用い、先ず厚さ5
00〔入〕程度のチタン(Ti)/fi8を、続いて厚
さ3000[人〕程度の窒化チタン(TiN)7i9を
、更に続いて厚さ6500〔入〕程度の金(Au)層l
Oを形成する。
次いで通常のイオン・ミーリング法を用いAu層10.
TiN層L Ti層8を1順次パターンニングし、第
2図(ホ)に示すよう忙前記PSG層4とSiON層5
よりなる層間絶縁膜6上に、コンタクト窓7てな)且つ
ボンディング・パッド部11を有するAu配線11を形
成する。
TiN層L Ti層8を1順次パターンニングし、第
2図(ホ)に示すよう忙前記PSG層4とSiON層5
よりなる層間絶縁膜6上に、コンタクト窓7てな)且つ
ボンディング・パッド部11を有するAu配線11を形
成する。
(g) 発明の効果
以上実施例を用いて説明したように、本発明によれば絶
縁膜に対して高温状態を経ても極めて密着性(固着性)
が優れ、且つ下層のアルミニウム配線との接続部に5o
o〔℃〕程度の高温に於ても脆弱な金−アルミニウム化
合物が形成されることのないボンディング・パッド部を
有する金配線を具備した多層配線構造が得られる。
縁膜に対して高温状態を経ても極めて密着性(固着性)
が優れ、且つ下層のアルミニウム配線との接続部に5o
o〔℃〕程度の高温に於ても脆弱な金−アルミニウム化
合物が形成されることのないボンディング・パッド部を
有する金配線を具備した多層配線構造が得られる。
従って本発明は、半導体ICの信頼度を向上せしめる上
に極めて有効である。
に極めて有効である。
なお本発明に於て、上記金配線下部の層間絶縁膜はシリ
コン・オキシ・ナイトライド成るいは窒化シリコンの嘆
層構造であっても良い。又多層構造の層間絶縁膜に於て
は、少なくとも最上層ioo。
コン・オキシ・ナイトライド成るいは窒化シリコンの嘆
層構造であっても良い。又多層構造の層間絶縁膜に於て
は、少なくとも最上層ioo。
〔λ〕程度がシリコン・オキシ・ナイト2イドか窒化シ
リコン層であれば良い。又窒化チタン層と金層の間に白
金層を加えても良い。
リコン層であれば良い。又窒化チタン層と金層の間に白
金層を加えても良い。
更に又本発明は最上層が全以外の金属よりなる配線にも
適用できる。
適用できる。
a’r1図は本発明の一実施例を示す要部断面図で、第
2図0)乃至((ホ)はその形成方法の一例を示す工程
断面図である。 図に於て、lは半導体基板、2は下層絶縁膜。 3はアルミニウム合金配線、4はりん珪酸ガラス化 5
はシリコン・オキシ・ナイトライド層、6は層間絶縁膜
、7は配線コンタクト窓、8はチタン層、10は金層、
11はボンディング・パッド部、12は金配線を示す。 代理人 弁理士 松 岡 宏四n 第 1図 7 ≠2図 第2督
2図0)乃至((ホ)はその形成方法の一例を示す工程
断面図である。 図に於て、lは半導体基板、2は下層絶縁膜。 3はアルミニウム合金配線、4はりん珪酸ガラス化 5
はシリコン・オキシ・ナイトライド層、6は層間絶縁膜
、7は配線コンタクト窓、8はチタン層、10は金層、
11はボンディング・パッド部、12は金配線を示す。 代理人 弁理士 松 岡 宏四n 第 1図 7 ≠2図 第2督
Claims (1)
- 曝体若しくは合金よりなるアルミニウム配線と、該アル
ミニウム配線上に配設された少なくとも表面がシリコン
・オキシ・ナイトライド層若しくは窒化シリコン層であ
る絶縁膜と、該絶縁膜に形成され且つ該アルミニウム配
線の上面を選択的に表出する開孔と、該開孔内のアルミ
ニウム配線面から該絶縁膜上に導出され該アルミニウム
配線に接する面から順にチタン層−窒化チタン層−金属
層の構造を有する積層配線とを有してなることを特徴と
する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58085331A JPS59210656A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58085331A JPS59210656A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59210656A true JPS59210656A (ja) | 1984-11-29 |
Family
ID=13855647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58085331A Pending JPS59210656A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59210656A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6384154A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
EP0269211A2 (en) * | 1986-09-17 | 1988-06-01 | Fujitsu Limited | Semiconductor device having a metallic layer |
EP0279588A2 (en) * | 1987-02-19 | 1988-08-24 | Advanced Micro Devices, Inc. | Contact in a contact hole in a semiconductor and method of producing same |
JPS6449243A (en) * | 1987-08-20 | 1989-02-23 | Nec Corp | Semiconductor integrated circuit device |
JPH01228149A (ja) * | 1988-03-09 | 1989-09-12 | Nec Corp | 半導体装置 |
US6051490A (en) * | 1991-11-29 | 2000-04-18 | Sony Corporation | Method of forming wirings |
US6268290B1 (en) * | 1991-11-19 | 2001-07-31 | Sony Corporation | Method of forming wirings |
JP2008235728A (ja) * | 2007-03-23 | 2008-10-02 | Eudyna Devices Inc | 半導体装置 |
WO2011093038A1 (ja) * | 2010-01-27 | 2011-08-04 | 住友ベークライト株式会社 | 半導体装置 |
-
1983
- 1983-05-16 JP JP58085331A patent/JPS59210656A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0269211A2 (en) * | 1986-09-17 | 1988-06-01 | Fujitsu Limited | Semiconductor device having a metallic layer |
US4985750A (en) * | 1986-09-17 | 1991-01-15 | Fujitsu Limited | Semiconductor device using copper metallization |
JPS6384154A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
EP0279588A2 (en) * | 1987-02-19 | 1988-08-24 | Advanced Micro Devices, Inc. | Contact in a contact hole in a semiconductor and method of producing same |
JPS6449243A (en) * | 1987-08-20 | 1989-02-23 | Nec Corp | Semiconductor integrated circuit device |
JPH01228149A (ja) * | 1988-03-09 | 1989-09-12 | Nec Corp | 半導体装置 |
US6268290B1 (en) * | 1991-11-19 | 2001-07-31 | Sony Corporation | Method of forming wirings |
US6051490A (en) * | 1991-11-29 | 2000-04-18 | Sony Corporation | Method of forming wirings |
JP2008235728A (ja) * | 2007-03-23 | 2008-10-02 | Eudyna Devices Inc | 半導体装置 |
US8222736B2 (en) | 2007-03-23 | 2012-07-17 | Eudyna Devices Inc. | Semiconductor device with Al pad |
WO2011093038A1 (ja) * | 2010-01-27 | 2011-08-04 | 住友ベークライト株式会社 | 半導体装置 |
CN102725836A (zh) * | 2010-01-27 | 2012-10-10 | 住友电木株式会社 | 半导体装置 |
JPWO2011093038A1 (ja) * | 2010-01-27 | 2013-05-30 | 住友ベークライト株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5656858A (en) | Semiconductor device with bump structure | |
US4742023A (en) | Method for producing a semiconductor device | |
US4970574A (en) | Electromigrationproof structure for multilayer wiring on a semiconductor device | |
KR910006948B1 (ko) | 질화 알루미늄 세라믹스 위에 형성된 금속박막층 구조물 및 그의 생산방법 | |
US20050073048A1 (en) | Sealing and protecting integrated circuit bonding pads | |
JPH0474432A (ja) | 半導体装置及びその製造方法 | |
EP1440470B1 (en) | Method of wire bonding a microelectronic die | |
JP2948018B2 (ja) | 半導体装置およびその製造方法 | |
JPS59210656A (ja) | 半導体装置 | |
US20070176301A1 (en) | Structure and Method for Bond Pads of Copper-Metallized Integrated Circuits | |
JP2757780B2 (ja) | 半導体装置 | |
JPH07201909A (ja) | 半導体装置 | |
JPS63308924A (ja) | 半導体装置 | |
JPS63252445A (ja) | 半導体装置の製造方法 | |
JPH11186269A (ja) | 半導体集積回路およびその製造方法 | |
JPH03190240A (ja) | 半導体装置の製造方法 | |
JP3726529B2 (ja) | 半導体装置 | |
JP2987905B2 (ja) | 半導体装置 | |
JPH03209823A (ja) | 樹脂封止型半導体装置 | |
JPH01220839A (ja) | 半導体装置 | |
JPH07335647A (ja) | 半導体装置 | |
JPH03295242A (ja) | 半導体装置 | |
JPS58192350A (ja) | 半導体装置 | |
JPS62237748A (ja) | 半導体装置の製造方法 | |
JPH01146342A (ja) | 半導体装置の製造方法 |