DE3789372T2 - Verfahren zur Herstellung eines Halbleiterbauelements. - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements.

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Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung, insbesondere eines vertikalen doppeldiffundierten Isolierschicht-Feldeffekttransistors.
  • Bekannt sind mehrere Verfahren zum Herstellen von Halbleitern, und diese Verfahren umfassen das Erzeugen einer Leitschicht auf einer Oberfläche eines Halbleiterkörpers, wobei die Leitschicht wenigstens mit einer Öffnung und durch Züchten von Isoliermaterial auf der einen Oberfläche zum Bedecken der Leitschicht gebildet wird. Sofern es sich auf die Herstellung von Isolierschicht-Feldeffekttransistoren bezieht, umfaßt ein bekanntes Verfahren das Erzeugen einer leitenden Gateschicht auf einer Isolierschicht auf einer Oberfläche eines Halbleiterkörpers zur Bildung einer Isolierschichtstruktur mit einem Gategebiet, in dem eine Öffnung angeordnet ist, das Einführen von Verunreinigungen in den Halbleiterkörper zur Bildung eines Sourcegebiets vom einen Leitfähigkeitstyp, das sich mit der Isolierschichtstruktur und einem Kanalbereich vom entgegengesetzten Leitfähigkeitstyp unter dem Gategebiet deckt, und das Züchten von Isoliermaterial auf der Oberfläche zum Abdecken der Isolierschichtstruktur.
  • Ein derartiges Herstellungsverfahren für einen Isolierschicht-Feldeffekttransistor ist in dem Artikel von H. Esaki und O. Ishikawa mit dem Titel 'A 900MHz 100W VD-MOSFET with silicide gate self-aligned channel' beschrieben, der im Protokol von 1984 IEDM auf S. 447 . . . 450 veröffentlicht wurde.
  • Der im oben genannten Artikel beschriebene Isolierschicht-Feldeffekttransistor ist vom DMOST-Typ, d. h. die Kanallänge in der Anordnung ist durch doppelte Lateraldiffusion verschiedener Verunreinigungen genau definiert, wobei entsprechend der Beschreibung die Gateschicht als Maske verwendet wird. Der IGFET besitzt ebenfalls die vertikale Konfiguration, wobei seine Source- und Drainelektroden an einander gegenüberliegenden Hauptflächen des Halbleiterkörpers liegen und eine ineinandergreifende Source-Gate-Struktur besitzt. Nach der Beschreibung in dem Artikel wird die Mitte jedes Gatefingers der ineinandergreifenden Source-Gate-Struktur entfernt, um die Drain-Gate-Kapazität zu reduzieren, um eine Hochleistungsverstärkung bei der verhältnismäßig hohen Frequenz von 900 MHz entsprechend dem Artikel zu ermöglichen.
  • In EP-A-67475 ist auf gleiche Weise ein vertikaler DMOST beschrieben, in dem die Mitten der Gatefingerelektroden entfernt sein können oder auf einem Material mit einer höheren Widerstandsfähigkeit gebildet sein können als die Ränder der Gatefingerelektroden, um die Gate-Drain-Kapazität zu reduzieren. Nach der Beschreibung in EP-A-67475 werden die Gatefingerelektroden durch eine polykristalline Siliziumschicht mit verhältnismäßig hohem spezifischem elektrischem Widerstand definiert, und ein Dotierungselement wird auf laterale Weise in die Ränder der Schicht zur Bildung besser leitender Streifen entlang der Ränder der Gatefingerelektroden hineindiffundiert. Der zentrale besser widerstandsfähigere polykristalline Siliziumteil jeder Gatefingerelektrode kann am Platz gehalten oder mit einer geeigneten Ätztechnik entfernt werden.
  • Die Erfindung betrifft ein Verfahren zum Herstellen eines vertikalen doppeldiffundierten Isolierschicht-Feldeffekttransistors, und dieses Verfahren umfaßt das Anbringen einer Isolierschicht auf einem von zwei einander gegenüberliegenden Oberflächen eines Halbleiterkörpers, das Erzeugen einer Isolierschichtstruktur durch Anbringen getrennter leitender Gate-Gebiete auf der Isolierschicht mit einer Öffnung, die kleiner ist als der Abstand zwischen benachbarten leitenden Gate-Gebieten, wobei die Öffnungen durch jedes leitende Gate-Gebiet nach der Isolierschicht angebracht sind, das Züchten von Isoliermaterial zum Abdecken der leitenden Gate-e und der Bereiche zwischen den leitenden Gate-Gebieten, wobei die Öffnungen in den leitenden Gate- Gebieten klein genug sind und das Züchten des Isoliermaterials ausreichend lange Zeit fortgesetzt wird, daß auf Rändern der leitenden Gate-Gebiete gezüchtetes Isoliermaterial, das die Öffnungen begrenzt, zusammentrifft, um die Öffnungen zu Schließen, das Bilden von Fenstern durch das Isoliermaterial auf den Bereichen zwischen den leitenden Gate-Gebieten durch anisotropisches Ätzen des Isoliermaterials nach der Oberfläche des Halbleiterkörpers, so daß auf Rändern der leitenden Gate-Gebiete Isoliermaterial zurückbleibt, das wenigstens einen Teil der Fenster begrenzt, die im Isoliermaterial durch das anisotropische Ätzen gebildet sind, und die Öffnungen in den leitenden Gate- Gebieten geschlossen hält, das Einführen von Verunreinigungen vom einen und vom entgegengesetzten Leitfähigkeitstyp durch die Fenster, unter Verwendung der leitenden Gate-Gebiete und des Isoliermaterials als Maske in den Halbleiterkörper, das Hineindiffundieren der Verunreinigungen in den Halbleiterkörper zur Bildung von Sourcegebieten vom einen Leitfähigkeitstyp in Körpergebieten vom entgegengesetzten Leitfähigkeitstyp, wobei die Körpergebiete Kanalbereiche unter den leitenden Gate-Gebieten enthält, so daß die Kanalbereiche einen aufsteuerbaren Leitweg für den Fluß von Ladungsträgern vom einen Leitfähigkeitstyp zwischen den Sourcegebieten und einem Draingebiet vom einen Leitfähigkeitstyp erzeugen.
  • Es sei bemerkt, daß der hier benutzte Begriff des Züchtens alle Verfahren zum Anbringen von Isoliermaterial auf der Oberfläche und also auch beispielsweise die Ablagerung des Isoliermaterials auf der Oberfläche umfaßt.
  • Also durch die Anwendung eines erfindungsgemäßen Verfahrens bleibt Isoliermaterial zurück, um die Öffnungen in den leitenden Gate-Gebieten nach dem anisotropischen Ätzschritt zu bedecken, d. h. wenigstens teilweise zu füllen, da die Öffnungen klein genug sind und das Isoliermaterial ausreichend lange gezüchtet wird, daß auf den Rändern der leitenden Gate-Gebiete wachsendes Isoliermaterial zum Abdecken oder Schließen der Öffnungen zusammentrifft. Da das Züchten des Isoliermaterials im wesentlichen isotropisch ist, müßte die Züchtung fortgesetzt werden, bis das Isoliermaterial eine Schicht mit einer Dicke gleich wenigstens der halben Breite der Öffnungen bildet. Das in den Öffnungen in den leitenden Gate-Gebieten zurückbleibende Isoliermaterial sorgt für einige Passivierung der Oberfläche.
  • Weiter werden Stufen in der oberen Fläche verringert und ausgeglättet, wenn nicht ganz entfernt, so daß die obere Fläche, die sich über die Öffnungen erstreckt, ebener sein wird als im Fall, daß die Öffnungen nicht wenigstens teilweise mit Isoliermaterial gefüllt wären, wodurch die Möglichkeit von schwachen Stellen in der Metallisierung reduziert wird, die später auf der oberen Fläche angebracht wird, um die Gate-Leit-Gebiete und/oder die Halbleiteroberfläche zu kontaktieren.
  • Das auf Rändern der leitenden Gate-Gebiete zum Definieren wenigstens eines Teils des Fensters zurückbleibende Isoliermaterial dient auch zum Ermöglichen der Deckung der Sourcegebiete und Kanalbereiche mit den leitenden Gate-Gebieten, während das in den Öffnungen zurückbleibende Isoliermaterial verhindert, daß die Oberfläche unterhalb der Öffnung durch die Verunreinigungen verschmutzt wird. Auf diese Weise kann ein IGFET mit einer Hohlgatestruktur erzeugt werden, ohne daß ein letzter Schritt zum Entfernen eines mittleren Teils des Gate-Gebiets erforderlich ist. Da die Öffnung in den Gate-Gebieten gleichzeitig und mit demselben Schritt wie die Gate- Gebietbegrenzung definierbar ist, können weiter Toleranzprobleme durch genaueres Ausrichten der Sourcegebiete und der Kanalbereiche auf die Hohlgatestruktur minimisiert werden.
  • Die Fenster im Isoliermaterial erstrecken sich normalerweise, aber nicht notwendigerweise, weit genug durch das Isoliermaterial zum Belichten der Halbleiterkörperoberfläche. Beispielsweise können die Verunreinigungen zum Bilden der Sourcegebiete und Kanalbereiche durch Fenster implantiert werden, die sich nicht gerade durch das Isoliermaterial erstrecken, aber ein dünneres Gebiet des Isoliermaterials mit ausreichend geringer Dicke definieren, um die gewünschte Implantation von Verunreinigungen zu ermöglichen, aber auch einigen Schutz für die Oberfläche bieten.
  • In einem Ausführungsbeispiel nach der Erfindung kann jedes Sourcegebiet in einem Körpergebiet vom entgegengesetzten Leitfähigkeitstyp gebildet werden, wobei ein Teil des Körpergebiets den zugeordneten Kanalbereich liefert, und das Verfahren kann weiter das Verkürzen des Körpergebiets nach dem Sourcegebiet durch das Anbringen eines oder mehrerer Maskiergebiete, die sich über das durch das anisotropische Ätzen gebildete Fenster erstrecken, so daß das Maskiergebiet oder die Maskiergebiete und das Fenster dazwischen einen oder mehrere belichtete Bereiche des Sourcegebiets definieren, die nicht durch ein Maskiergebiet oder Maskiergebiete oder durch das Isoliermaterial bedeckt werden, das Abätzen des belichteten Bereichs (oder der belichteten Bereiche) des Sourcegebiets zum Belichten eines unterliegenden Bereichs oder unterliegender Bereiche des Körpergebiets, das Entfernen des Maskiergebiets oder der Maskiergebiete und das Anbringen von Metallisierung im Fenster zum Kurzschließen des belichteten Gebiets oder der belichteten Gebiete des Körpergebiets nach dem Sourcegebiet.
  • Jedes Fenster kann eine längliche Form haben und das oder jedes Maskiergebiet kann auf dem Isoliermaterial angebracht werden, um sich vollständig über die Breite, aber nur teilweise über die Länge des Fensters zu erstrecken.
  • Also können die zum Einführen der Sourcegebiete und der Kanalbereiche benutzten Fenster auch zum Kurzschließen jedes Körpergebiets nach dem zugeordneten Sourcegebiet verwendet werden, da das auf Rändern der leitenden Gate-Gebiete zurückbleibende Isoliermaterial die leitenden Gate-Gebiete von den Sourcegebieten isoliert, um zufälliges Kurzschließen der Sourcegebiete nach dem Gate zu verhindern.
  • Eine derartige Anordnung macht die Reduktion der Ausrichttoleranzen möglich, da dasselbe Fenster sowohl zum Einführen der Verunreinigungen als auch zum Kurzschließen jeder Source nach dem zugeordneten Körpergebiet verwendet wird, und da die belichteten Bereiche der Körpergebiete automatisch auf die Kontaktfenster ausgerichtet werden, wodurch die Ausrichtprobleme des bekannten oben beschriebenen Verfahrens vermieden oder wenigstens reduziert wird und Anordnungen produziert werden können, die reproduzierbarere Merkmale besitzen.
  • Da die Fenster eine längliche Form haben, können das bzw. die Maskiergebiet(e) auf der Isolierschicht angebracht werden, die sich dabei vollständig über die Fenster in einer Richtung quer zur Länge des Fensters erstrecken. Allgemein umfaßt der Schritt der Anordnung des bzw. der Maskiergebiet(e)(s) das Anordnen einer jeweiligen Anzahl im wesentlichen gegenseitig parallel im Abstand voneinander liegender Maskiergebiete, die sich quer über jedes Fenster erstrecken, um eine Anzahl im Abstand voneinander liegender belichteter Bereiche des jeweiligen Sourcegebiets im Fenster zu definieren. Üblicherweise sind die jeweiligen Maskiergebiete, die sich über jedes Fenster erstrecken, im gleichen Abstand voneinander in Richtung auf die Länge des Fensters angeordnet.
  • Die Maskiergebiete können durch in regelmäßigem Abstand voneinander liegende Öffnungen in einer Maskierschicht definiert werden, wobei die Breite jeder Apertur größer ist als die Breite des Fensters oder durch Streifen, die sich über das Fenster erstrecken, oder durch eine andere geeignete Anordnung definierbar ist, wobei es nur notwendig ist zu gewährleisten, daß in einer Richtung quer zu den Fenstern die Abmessungen der Maskiergebiete und der Zwischenräume genügend sind, um zu gewährleisten, daß die Maskiergebiete sich vollständig über die Fenster erstrecken, wenn Maskierung erforderlich ist, und sich nicht über die Kontaktfenster erstrecken, wenn keine Maskierung erforderlich ist, sogar wenn mögliche Fehlausrichttoleranzen berücksichtigt werden. Es wird klar sein, daß streifenartige Maskiergebiete, die sich transversal und in einer bevorzugten Anordnung senkrecht zu den Fenstern erstrecken, insbesondere vorteilhaft sein, da bedeutende seitliche Fehlausrichtung zwischen den Maskiergebieten und den Fenstern die Positionierung der belichteten Bereiche noch nicht beeinflußt.
  • Das Verfahren umfaßt weiter das Einführen weiterer Verunreinigungen vom entgegengesetzten Leitfähigkeitstyp durch die Fenster nach dem Ätzen zum Belichten der unterliegenden Bereiche der Körpergebiete und vor dem Entfernen der Maskiergebiete zum Erhöhen der Oberflachendotierung der belichteten Körpergebiete vor dem Anbringen der Source-Metallisierung in den Fenstern.
  • Jedes leitende Gate-Gebiet kann eine längliche Form haben und die zugeordnete Öffnung kann sich über die Länge des leitenden Gate-Gebiets zur Bildung von zwei leitenden Gate-Gebietstreifen erstrecken, wobei das anisotropische Ätzen des Isoliermaterials ein jeweiliges Fenster auf jeder langen Seite des leitenden Gate-Gebiets definiert und Verunreinigungen in den Halbleiterkörper zur Bildung eines jeweiligen Sourcegebiets in Ausrichtung mit jedem langen Rand des leitenden Gate-Gebiets eingeführt werden und ein jeweiliger Kanalbereich unter jedem leitenden Gate-Gebietstreifen liegt. Jedes leitende Gate-Gebiet kann eine einfache Zelle des IGFET mit den zwei benachbarten Sourcegebieten, mit den unterliegenden Kanalbereichen und mit einem zugeordneten Draingebiet bilden. Die Anordnung kann aus vielen derartigen Zellen mit einem gemeinsamen Draingebiet bestehen, das neben einer Oberfläche des Halbleiterkörpers gegenüber der Oberfläche angeordnet wird. In einer derartigen Einrichtung kann die Anordnung im Abstand voneinander liegende längliche leitenden Gate-Gebiete mit gegenseitiger Verbindung durch sich transversal erstreckende Leitstreifen aufweisen, die durch die Leitschicht versorgt werden, die die leitenden Gate- Gebiete bildet.
  • Abhängig vom Verfahren, mit dem das Isoliermaterial gezüchtet wird, kann das anisotropische Ätzen die Oberfläche der Leitschicht, die die leitenden Gate- Gebiete bildet, angreifen. Auf durch das anisotropische Ätzen angegriffene Oberflächen kann Metall niedergeschlagen werden. Beispielsweise kann ein feuerfestes Metall auf einer angegriffenen Siliziumoberfläche angelagert und zur Bildung eines selbstausrichtenden feuerfesten Metallsilizids geglüht werden. Wenn, wie oben beschrieben, die Sourcegebiete nach den unterliegenden Körpergebieten kurzgeschlossen sind, werden die leitenden Gate-Gebiete normalerweise durch eine ätzwiderstandsfähige Schicht geschützt, beispielsweise durch eine Siliziumnitridschicht, während des Ätzschritts zum Angreifen des p-Körpergebiets. Das Siliziumnitrid und jede andere Isolierschicht kann darauf zum Exponieren der leitenden Gate-Gebiete für Silicidierung nach dem Ätzen zum Exponieren von Bereichen der Körpergebiete entfernt werden. Die Silicidierung kann zusätzlich oder statt weiterer Dotierung der exponierten Körpergebiete durchgeführt werden.
  • Selbstverständlich brauchen die Fenster nicht notwendigerweise die Oberfläche des Halbleiterkörpers zu exponieren und das anisotropische Ätzen kann ergeben, daß nur die oberen Flächen der leitenden Gate-Gebiete für Silicidierung exponiert werden. Wenn die leitenden Gate-Gebiete polykristalline Silizium-Gate- Gebiete auf einem Siliziumkörper sind, kann auf andere Weise das Isoliermaterial mit einem Verfahren, beispielsweise mit einem Naßoxidierverfahren gezüchtet werden, was ein dickeres Isoliermaterial auf den leitenden Gate-Gebieten ergibt, so daß nur die Bereiche der Halbleiterkörperoberfläche in den Fenstern für Silicidierung exponiert werden.
  • Es sei bemerkt, daß in EP-A-54259 ein Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors vom Lateraltyp beschrieben wird (d. h. dabei liegen die Source- und Draingebiete neben derselben Oberfläche des Halbleiterkörpers), in dem Isoliermaterial, das eine Oberfläche eines Siliziumkörpers bedeckt, der eine polykristalline Siliziumisolierschicht trägt, anisotropisch geätzt wird, um mit Feldoxid auf der Oberfläche ein Fenster an jeder Seite der Schicht zum Einführen von Verunreinigungen zu definieren, um ein Source- und ein Draingebiet an beiden Seiten der Schicht zu bilden. Auf den Oberflächen, die durch anisotropisches Ätzen angegriffen sind (und möglicherweise die Oberfläche der Schicht umfassen kann) wird feuerfestes Metall derart abgelagert, daß sich eine Metallschicht oder ein feuerfestes Metallsilicid bildet, das nach der Schicht selbst ausgerichtet ist.
  • Für ein besseres Verständnis der Erfindung werden nachstehend Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen
  • Fig. 1a bis 1e schematische Querschnittsansichten zur Veranschaulichung der Reihenfolge verschiedener Schritte eines erfindungsgemäßen Verfahrens zum Herstellen eines Isolierschicht-Feldeffekttransistors,
  • Fig. 2 eine schematische Querschnittsansicht entlang der Linie II-II in Fig. 3 zur Veranschaulichung eines Teils eines Isolierschicht-Feldeffekttransistors in der Herstellung mit einem erfindungsgemäßen Verfahren und,
  • Fig. 3 eine schematische Draufsicht zur Veranschaulichung eines Teils des Isolierschicht-Feldeffekttransistors nach Fig. 2.
  • Es wird selbstverständlich klar sein, daß die verschiedenen Figuren nicht maßstabgerecht sind, und daß außerdem der Deutlichkeit halber die Abmessungen von Teilen in den Figuren vergrößert oder verkleinert sein können.
  • In der Zeichnung ist ein Verfahren zum Herstellen eines vertikalen doppeldiffundierten Isolierschicht-Feldeffekttransistors dargestellt, und dieses Verfahren umfaßt das Anordnen einer Isolierschicht (16) auf einer (4) von zwei einander gegenüberliegenden Oberflächen eines Halbleiterkörpers (1), das Bilden einer Isolierschichtsstruktur durch das Anordnen getrennter leitenden Gate-Gebiete (8) auf der Isolierschicht (16) mit einer Öffnung (10) kleiner als der Abstand (7) zwischen benachbarten leitenden Gate-Gebieten (8), wobei die Öffnungen durch jedes leitende Gate-Gebiet nach der Isolierschicht (16) angebracht sind, das Züchten von Isoliermaterial (16') zum Bedecken der leitenden Gate-Gebiete (8) und der Bereiche (7) zwischen den leitenden Gate- Gebieten (8), wobei die Öffnungen (10) in den leitenden Gate-Gebieten (8) klein genug sind und das Züchten des Isoliermaterials (16') ausreichend lange Zeit fortgesetzt wird, daß auf Rändern (8''a) der leitenden Gate-Gebiete (8) zum Begrenzen der Öffnungen (10) gezüchtetes Isoliermaterial zusammentrifft, um die Öffnungen (10) zu schließen, das Bilden von Fenstern (18) durch das Isoliermaterial (16') auf den Bereichen (7) zwischen den leitenden Gate-Gebieten (8) durch anisotropisches Ätzen des Isoliermaterials (16') nach der Oberfläche (4) des Halbleiterkörpers (1), so daß auf Rändern der leitenden Gate-Gebiete (8) Isoliermaterial (17, 19) zurückbleibt, das wenigstens einen Teil der im Isoliermaterial durch das anisotropische Ätzen gebildeten Fenster (8) begrenzt und die Öffnungen (10) in den leitenden Gate-Gebieten (8) geschlossen läßt, das Einführen von Verunreinigungen vom einen und vom entgegengesetzten Leitfähigkeitstyp über die Fenster (18), unter Verwendung der leitenden Gate-Gebiete (8) und des Isoliermaterials (17, 19) als Maske im Halbleiterkörper (1), und das Hineindiffundieren der Verunreinigungen in den Halbleiterkörper (1) zum Bilden von Sourcegebieten (2) vom einen Leitfähigkeitstyp in den Körpergebieten (12) vom entgegengesetzten Leitfähigkeitstyp, wobei die Körpergebiete (12) Kanalbereiche (13) unter den leitenden Gate-Gebieten (8) enthalten, so daß die Kanalbereiche (13) einen aufsteuerbaren Leitweg für den Ladungsträgerfluß vom einen Leitfähigkeitstyp zwischen den Sourcegebieten und einem Draingebiet vom einen Leitfähigkeitstyp auslöst.
  • Der in Fig. 2 und 3 dargestellte IGFET ist ein vertikaler DMOS-Transistor (DMOST) mit einer ineinandergreifenden Struktur, die für Verwendung bei hohen Frequenzen, beispielsweise bei UHF-Frequenzen geeignet ist, typisch im Bereich von 1 GHz (Gigahertz). Der DMOST sei mit einer vertikalen Konfiguration angenommen, da wie in Fig. 2 dargestellt, der Halbleiterkörper 1 des DMOST Source- und Draingebiete 2 und 3 enthält, die auf jeweiligen Flächen von zwei einander gegenüberliegenden Hauptflächen 4 und 5 des Halbleiterkörpers angeordnet sind, so daß im Betrieb der Anordnung zwischen den einander gegenüberliegenden Hauptflächen 4 und 5 Strom fließt.
  • Eine leitende Gate-Schicht 6 des IGFET enthält in regelmäßigem Abstand voneinander angeordnete Aperturen 7, die gemäß der Darstellung rechteckig sind und parallele im Abstand voneinander liegende leitende Rechteck-Gate-Gebiete 8 definieren, die weiter unten mit Gatefingerelektroden bezeichnet werden, die durch sich transversal erstreckende Leitstreifen oder Sammelschienen 9 verbunden sind. Jede Gatefingerelektrode 8 ist mit einer zentralen Rechtecköffnung 10 ausgebildet, die sich über die Länge der Gatefingerelektrode 8 erstreckt und sie in zwei Gatefingerstreifen 8a verteilt. Also zusammen mit den Rändern 9a der zugeordneten sich transversal erstreckenden Sammelschienen 9 definieren die Außenränder 8'a der Gatefingerstreifen 8a die Aperturen 7, während die Innenränder 8''a der Gatefingerstreifen die Öffnungen 10 definieren.
  • Es wird selbstverständlich klar sein, daß, obgleich eine Rechteckgeometrie für die Gate-Schicht 6 dargestellt ist, jede andere geeignete Geometrie verwendbar sein kann in Abhängigkeit von der gewünschten Sourcegebiet-Geometrie.
  • In der Einrichtung nach Fig. 2 und 3 ist eine Anzahl von Sourcegebieten 2 neben der Hauptfläche 4 angebracht, während nur ein einziges Draingebiet 3, das allen Sourcegebieten 2 gemeinsam ist, neben der Hauptfläche 5 angeordnet ist.
  • Nach obiger Angabe ist der IGFET in Fig. 2 und 3 ein DMOST, d. h. ein IGFET, in dem die Kanallänge durch doppelte laterale Diffusion verschiedener Verunreinigungen im Halbleiterkörper genau definiert ist. Also durch die Einführung von Verunreinigungen durch die Aperturen 7 in der Gateschicht 6 nach der Beschreibung unten wird die Gateschicht als Maske verwendet und jedes Sourcegebiet 2 wird in einem jeweiligen Körpergebiet 12 vom entgegengesetzten Leitfähigkeitstyp gebildet, so daß die Begrenzung jedes Sourcegebiets 2 mit Rändern der zugeordneten Apertur ausgerichtet wird und ein Teil des zugeordneten Körpergebiets unter jedem derselben zwei Gatefingerstreifen 8a liegt, um jeweilige Kanalbereiche 13 unter jedem Gatefingerstreifen 8a zu bilden, die sich zwischen je einem jeweiligen Sourcegebiet 2 und dem Draingebiet 3 erstrecken. Wie aus Fig. 1c und 2 klar ist, ist insbesondere jedes Sourcegebiet zwei Kanalbereichen 13 und daher zwei Gatefingerelektroden 8 zugeordnet. Benachbarte Sourcegebiete, beispielsweise die Sourcegebiete 2' und 2'' in Fig. 2, bilden mit der Gatefingerelektrode 8 und den unterliegenden Kanalbereichen 13 zwischen den zwei Sources eine Zelle des IGFET, so daß getrennt davon am Umkreis des aktiven Bereichs der Anordnung jedes Sourcegebiet 2 zwei Zellen gemeinsam ist. Typisch hat der IGFET Hunderte derartiger Zellen. Nach der Darstellung haben die Zellen eine Rechteckkonfiguration, obgleich selbstverständlich jede geeignete Geometrie verwendbar sein kann.
  • Nachstehend wird mit weiteren Einzelheiten erläutert, daß die Öffnungen 2a in den Sourcegebieten 2 vorgesehen sind, um die Bereiche 12a der Körpergebiete 13 zu exponieren, so daß jedes Sourcegebiet nach dem zugeordneten Körpergebiet durch die später anzubringende Source-Metallisierung kurzgeschlossen wird.
  • Ein erfindungsgemäßes Verfahren zum Herstellen des IGFET nach Fig. 2 und 3 wird nachstehend beschrieben und weitere Merkmale des IGFET sind aus nachstehender Beschreibung ableitbar.
  • Der Halbleiterkörper 1 enthält ein monokristallines Siliziumsubstrat 14 vom n+ Leitfähigkeitstyp, auf dem epitaxial eine monokristalline Siliziumschicht 15 mit einer größeren Widerstandsfähigkeit und vom n-Leitfähigkeitstyp aufgewachsen wird. Typisch kann das Substrat 14 einen spezifischen elektrischen Widerstand von 10- Ohm cm und eine Dicke von 250 Mikrometer haben, während die Epitaxialschicht 15 einen )spezifischen Widerstand von 1 Ohm cm und eine Dicke von 8 Mikrometer haben kann.
  • Eine Oxidschicht 16 (Fig. 1a) von typisch 0,07 Mikrometer Dicke wird auf der Oberfläche 4 der Schicht 15 mit herkömmlichen Wärmetechniken aufgewachsen und darauf wird eine Gateschicht 6 auf der Oxidschicht 16 niedergeschlagen. In diesem besonderen Beispiel weist die Gateschicht 6 eine zusammengesetzte Schichtstruktur auf. Also wird eine polykristalline Siliziumschicht 61 auf der Oxidschicht 15 mit einer folgenden Isolierschicht 62, beispielsweise einer Siliziumdioxidschicht und darauf einer ätzbeständigen Schicht 63, beispielsweise aus Siliziumnitrid niedergeschlagen. Unter Verwendung herkömmlicher Maskierungs- und Ätztechniken werden unerwünschte Teile der zusammengesetzten Gateschicht 6 entfernt, um die Hohlgatefingerelektroden 8 zu bilden, die durch die Sammelschienen 9 verbunden werden (Fig. 2 und 3).
  • Zum Erzeugen des erforderlichen niedrigen Widerstandswerts wird die polykristalline Silizium-Gateschicht 61 beispielsweise mit Bor oder Phosphor dotiert. Obgleich die Schicht 61 als eine dotierte Schicht niedergeschlagen werden kann, kann die Dotierung nach der Ablagerung und der Bemusterung der Gateschicht 6 durchgeführt werden. Beispielsweise kann die Dotierung der Gateschicht 6 bei der Bildung der Source- und Körpergebiete 2 und 12 oder durch laterale Diffusion beispielsweise von Bor in exponierte Ränder der bemusterten Gateschicht nach der Beschreibung in EP-A-67475 erfolgen. Im letztgenannten Fall werden die Öffnungen 10 in den Gatefingerelektroden 8 normalerweise (aber nicht notwendigerweise) nach der Dotierung der bemusterten Gateschicht 6 nach der Beschreibung EP-A-67475 gebildet.
  • Selbstverständlich braucht die Gateschicht 61 nicht notwendigerweise eine polykristalline Siliziumschicht zu sein, sondern sie kann jede geeignete Leitschicht sein, beispielsweise eine feuerfeste Metallschicht, eine feuerfeste Metallsilicidschicht (beispielsweise eine Platinsilicidschicht), die auf der Oxidschicht 16 niedergeschlagen ist, oder eine Zusammensetzung von zwei oder mehreren der vorgenannten Werkstoffe.
  • Nach der Erzeugung der Gateschicht 6 wird Isoliermaterial 16', beispielsweise Siliziumdioxid, auf der Oberfläche 4 mit Hilfe einer geeigneten Aufdampftechnik niedergeschlagen.
  • Das Isoliermaterial wächst auf der gesamten belichteten Oberfläche, d. h. der Oberfläche 4, wenn sie belichtet ist, der Oberfläche 63' der Gateschicht und auf den Rändern 9a und 8' sowie 8''a der Gateschicht 6.
  • Die Trennung der zwei Gatefingerstreifen 8a jeder Gatefingerelektrode ist klein genug und die Zeit, in der Isoliermaterial abgelagert wird, ist lange genug, daß auf den Rändern 8''a der Gatefingerstreifen 8a wachsendes Isoliermaterial seitlich der länglichen Gatefingerelektroden 8 (d. h. über die Oberfläche 4) zusammentrifft oder sich vermischt, um die Öffnungen 10 vollständig abzudecken.
  • Selbstverständlich ist klar, daß das Zusammentreffen oder das Vermischen des auf den Rändern 8''a wachsenden Isoliermaterials nicht allein von der Trennung der Ränder 8''a in einer Gatefingerelektrode 8, d. h. von der Breite der Öffnungen 10, sondern von der Dicke des auf den Rändern 8''a wachsenden Isoliermaterials abhängig ist. Wenn die Dicke der zusammengesetzten Gateschicht 6 der Breite der Öffnungen 10 vergleichbar ist und das Züchten des Isoliermaterials im wesentlichen isotropisch ist das Isoliermaterial wächst im wesentlichen bis zur selben Dicke auf den Rändern 8'a und 8''a der Gateschicht wie auf der Oberfläche 63' der Gateschicht, muß das Isoliermaterial ausreichend lange wachsen können, um eine Dicke von wenigstens die halbe Breite der Öffnungen 10 zu bekommen, so daß das seitlich der einander gegenüberliegenden Gate-Ränder 8''a wachsende Isoliermaterial zusammentrifft, um die Öffnungen 10 abzuschließen oder zu bedecken. Jedoch muß aus praktischen Gründen die Breite der Öffnungen 10 klein genug sein, um zu gewährleisten, daß nur eine annehmbare Dicke des auf den Rändern 8''a wachsenden Isoliermaterials zum Ausfüllen der Öffnungen 10 erforderlich ist, da eine zu dicke Isoliermaterialschicht unerwünschte Spannung auf den Halbleiterkörper ausüben würde und außerdem, wie aus der nachstehenden Beschreibung erläutert wird, das folgende Ätzverfahren ziemlich zeitraubend macht.
  • Im nachstehend beschriebenen besonderen Beispiel können die Gatefingerelektroden 8 eine Breite von 3 Mikrometer haben und durch Aperturen 7 mit derselben Breite voneinander getrennt sein, während die Zentralöffnungen 10 in den Gatefingerelektroden eine Breite von einem Mikrometer besitzen, und so zwei Gatefingerstreifen 8a mit je einer Mikrometer Breite definieren. Mit derartigen Abmessungen wäre das isotropische fortgesetzte Wachstum bis zu einer Dicke von gerade über 0,5 Mikrometer ausreichend, um zu gewährleisten, daß die Öffnungen 10 durch das Zusammentreffen oder Vermischen des seitlich der Gatefingerstreifen 8a wachsenden Isoliermaterials bedeckt werden, wenn das Wachstum des Isoliermaterials einwandfrei wäre. Jedoch gibt es die Möglichkeit, daß das Wachstum des Isoliermaterials nicht einwandfrei anisotropisch ist, sondern beispielsweise auf den hochstehenden Rändern 9a, 8'a und 8''a der leitenden Gateschicht 6 kleiner als auf der Oberfläche 63' der Gateschicht 6 sein kann, und in diesem Fall soll das Wachstum kurze Zeit nach dem Erreichen einer Dicke von 5 Mikrometer fortgesetzt werden, um zu gewährleisten, daß die Öffnungen 10 durch das seitlich wachsende Isoliermaterial vollständig bedeckt sind. In Fig. 1b ist schematisch die Dicke des Isoliermaterials dargestellt, wenn das Wachstum gestoppt ist.
  • Wenn das Wachstum des Isoliermaterials gestoppt ist, wird das Isoliermaterial unter Verwendung beispielsweise einer reaktiven Ionenätztechnik beispielsweise unter Verwendung von einer CHF&sub3;- und Argon-Gasmischung zum Exponieren der Oberfläche 4 unterhalb der Aperturen 7 in der Gateschicht 6 und in der Oberfläche 63' der zusammengesetzten Gateschicht 6 anitropisch geätzt. Da das anitropische Ätzen das Isoliermaterial in einer senkrecht auf die Oberfläche 4 gerichteten Richtung angreift, wird eine vorgegebene vertikale Dicke des Isoliermaterials entfernt. Also wenn die Oberfläche 4 in den Aperturen 7 und die Oberfläche 63' der Gateschicht 6 durch die anitropische Ätzung angegriffen werden, bleiben Füllungen 17 des Isoliermaterials mit der ursprünglichen seitlich aufgewachsenen Dicke auf den Rändern 9a, 8'a der Gateschicht 6 zurück und definieren so ein jeweiliges Fenster 18 in dem über und in jeder Apertur 7 angebrachten Isoliermaterial. Da das Wachstum des Isoliermaterials fortgesetzt wurde, so daß seitlich der Ränder 8''a jeder Gatefingerelektrode 8 wachsendes Isoliermaterial zum Abdecken der Öffnungen 10 zusammentraf, greift das anisotropische Ätzverfahren nicht die Oberfläche 4 in den Öffnungen 10 an, sondern läßt eine Dicke des Isoliermaterials 19 zurück, das sich bis zum Pegel der Oberfläche 63' erstreckt und liefert so eine im wesentlichen ebene Oberfläche zwischen und über den zwei Gatefingerstreifen 8a jeder Gatefingerelektrode 8. In Fig. 1c ist schematisch ein Haltleiterkörper veranschaulicht, an dem gerade der anisotropische Ätzschritt durchgeführt wurde.
  • Darauf werden Verunreinigungen durch die Fenster 18 in den Halbleiterkörper eingeführt, um die Körpergebiete 12 und die Sourcegebiete 2 zu bilden. Also werden in einem Beispiel Borionen durch die Fenster 18 unter Verwendung beispielsweise einer Dosis von 10¹³cm&supmin;² und einer Energie von 150 keV mit einem folgenden Einfahren bei 1050 Grad Celsius für die Dauer von 30 Minuten implantiert. Ein zweiter Ionenimplantationsschritt durch die Fenster 8 unter Verwendung von Phosphorionen mit einer Energie von 50 keV und einer Dosis von 10¹&sup5;cm&supmin;² wird darauf ausgeführt und wird von einem Glühschritt gefolgt, beispielsweise von 10 Minuten bei 1000 Grad Celsius. Also werden p-Körpergebiete 12 und n-Sourcegebiete 2 gebildet, wobei die Länge der Kanalbereiche durch den Unterschied in den seitlichen Diffusionslängen der n- und p- Dotierungsmittel unter obigen Bedingungen bestimmt werden. Wenn die Diffusionslängen der Dotierungsmittel unter benutzten besonderen Bedingungen bekannt sind, kann die Dicke der Isoliermaterialfüllungen 17 gewählt werden, so daß die Sourcegebiete 2 entsprechend Fig. 1c auf die Ränder 8'a der Gatefingerelektroden 8 ausgerichtet werden. Die Kanalbereiche 13 können mit den Rändern 8''a der Gatefingerelektroden 8 ausgerichtet werden, oder nach der Darstellung auf andere Weise können die Gatefingerstreifen 8a sich seitlich nach einem anderen vorbei den Kanalbereichen 13 erstrecken, um einen Feldplattierungseffekt zu erhalten. Die Source- und Körpergebiete können derart gebildet werden, daß sie sich bis zu einer Tiefe von 0,5 bzw. 1,0 Mikrometer unterhalb der Oberfläche 4 erstrecken.
  • Das die Öffnungen 10 bedeckende Isoliermaterial verhindert den Dotierungsmitteln das Eintreten in den Halbleiterkörper unterhalb der Öffnungen 10 bei der Bildung der Sourcegebiete 2 und ermöglicht so das Anbringen der Hohlgate-Struktur vor der Bildung der Source- und Körpergebiete 2 und 12.
  • Obgleich nach obiger Beschreibung die Source- und Körpergebiete 2 und 12 durch Ionenimplantation gebildet werden, könnte ein anderes geeignetes Verfahren, beispielsweise ein Diffusionsverfahren, verwendet werden, bei dem die Fenster 18 die Oberfläche 4 belichten.
  • Nach der Bildung der Source- und Körpergebiete 2 und 12 wird eine geeignete Widerstandsschicht 20 auf der Oberfläche des Isoliermaterials angebracht (Fig. 1d) und unter Verwendung herkömmlicher Techniken zum Definieren von Aperturen 21 in der Widerstandsschicht bemustert, so daß die Maskiergebiete 20a der Widerstandsschicht 20 sich vollständig über die Fenster 18 in dem Isoliermaterial erstrecken.
  • Jedes Fenster 18 ist mit einem oder mehreren Maskiergebieten 20a verknüpft, so daß das Fenster 18 und das bzw. die zugeordnete(n) Maskiergebiet(e) 20a zusammen einen oder mehrere belichtete Bereiche 2a des zugeordneten Sourcegebiets 2 definieren, d. h. Bereiche 2a des Sourcegebiets 2, die nicht durch das Maskiergebiet bzw. die Maskiergebiete oder durch das Isoliermaterial bedeckt werden, in dem das Fenster 18 definiert ist. Das bzw. die belichtete(n) Bereich(e) 2a in jedem Fenster 18 wird bzw. werden also nicht allein durch das bzw. die Maskiergebiet(e) 20a sondern durch die Kombination des bzw. der Maskiergebiet(e)(s) 20a und durch die Fenster 18 definiert. Gemäß der Darstellung definiert bzw. definieren das Maskiergebiet bzw. die Maskiergebiete 20a eine Dimension des bzw. der belichteten Bereich(e)(s) 2a und das Kontaktfenster 18 definiert die andere Dimension des belichteten Gebiets (der belichteten Gebiete) 2a.
  • Obgleich jede geeignete verlangte Form für die Aperturen 21 verwendbar ist, ist nach der Darstellung jede Apertur 21 rechteckig, um mit dem für die Fenster 18 und der Gateschicht 6 angenommenen Rechteckmuster zusammenarbeiten zu können. Die Abmessung oder Breite jeder Apertur 21 in einer Richtung quer (im dargestellten Beispiel senkrecht) zur Länge des zugeordneten Fensters 18 ist üblicherweise um wenigstens das Zweifache des maximalen Ausrichtfehlers, der auftreten könnte, größer als die Breite des Fensters 18, so daß, sogar wenn mögliche Ausrichtfehler berücksichtigt werden, die Ränder 21a der sich in der Längsrichtung des zugeordneten Fensters 18 erstreckenden Aperturen 21 die länglichen Ränder 18a des Fensters nicht überlappen.
  • Auf andere Weise kann die Widerstandsschicht 20 die Form einer Reihe diskreter in Querrichtung, im dargestellten Beispiel in senkrechter Richtung, zu den Fenstern 18 erstreckender Streifen haben, um die Möglichkeit der Überlappung der länglichen Ränder des Kontaktfensters durch die Widerstandsschicht zu verringern mit Ausnahme an den Stellen, an denen die Widerstandsschicht sich vollständig über die Kontaktfenster erstreckt.
  • Also bedeckt die Widerstandsschicht 20 nur jene Teile der Fenster 18, die sie maskieren soll, und wenn die Widerstandsschicht einen Teil eines Fensters 18 abdeckt, erstreckt sich die Widerstandsschicht vollständig über die Breite des Fensters 18. Die Widerstandsschicht müßte sich über einen Abstand gleich wenigstens dem zu erwartenden Maximaltoleranzfehler quer vorbei das Kontaktfenster an jeder Seite erstrecken.
  • In jedem Fenster 18 können sich die relativen Abmessungen der belichteten Sourcebereiche 2a und der unbelichteten Sourcebereiche 2b, die von den Widerstandsmaskiergebieten 20a bedeckt werden, auf jede gewünschte Weise zueinander verhalten. In der dargestellten Einrichtung wird die Widerstandsschicht 20 derart gewählt, daß sie abwechselnd belichtete und abgedeckte gleiche Bereiche 2a und 2b des Sourcegebiets erzeugt. Es ist selbstverständlich klar, daß die belichteten und die abgedeckten Bereiche 2a und 2b jede gewünschte Form haben können. Die Anzahl der belichteten und der abgedeckten Bereiche ist von der besonderen Anordnung und von der Länge der Gatefingerelektroden 8 abhängig, wobei diese letzten durch die verlangte Gate-RC-Zeitkonstante bestimmt werden.
  • Unter Verwendung herkömmlicher Ätzverfahren werden darauf die belichteten Bereiche 2a der Sourcegebiete entfernt, um die unterliegenden Bereiche 12a der p-Körpergebiete 12 zu belichten. Darauf wird die Widerstandsschicht 20 entfernt.
  • Nach der Bildung der Source- und Körpergebiete 2 und 12 und nach dem Belichten der Körpergebiete 12 nach obiger Beschreibung kann eine feuerfeste Metallsilicidschicht 11 auf den belichteten Bereichen der Oberfläche 4 des Siliziumkörpers gebildet werden. Die Gateschicht 61 kann auch unter Verwendung eines geeigneten Ätzmittels zum Entfernen der Siliziumnitridschicht 63 und der Isolierschicht 62 für anschließende Silicidierung exponiert werden. In einer derartigen Aufstellung wäre es auch erforderlich, frisches Isoliermaterial auf die silicidierte Gateschicht aufzubringen, um Kurzschluß nach der darauffolgenden Sourcemetallisierung und Verringerung der Kapazität mit der darauffolgenden Sourcemetallisierung zu verhindern. Die Metallsilicidschicht 11 kann auf bekannte Weise durch Ablagerung eines feuerfesten Metalls, beispielsweise Wolfram, Molybdän, Platin oder Titan, auf dem Halbleiterkörper und durch anschließendes Glühen, beispielsweise thermisch oder durch Anwendung eines Laserbündels, gebildet werden, um feuerfestes Metallsilicid nur auf den exponierten Bereichen der Siliziumoberflächen zu bilden. Auf dem Isoliermaterial zurückbleibendes Metall wird mit einem geeigneten Verfahren entfernt, beispielsweise mit einer Säurebehandlung.
  • Obgleich das Verfahren zum Kurzschließen der p-Körpergebiete 12 nach den Sourcegebieten 2 nach obiger Beschreibung besonders vorteilhaft ist, lassen sich andere Verfahren verwenden. Also beispielsweise nach dem Implantieren der Verunreinigungen durch die Fenster 18 zur Bildung der p-Körpergebiete 12 und der Sourcegebiete 2 kann eine geeignete Maskierschicht (gleich der Schicht 20) auf dem Isoliermaterial zum Schutz der Bereiche 2b der Sourcegebiete gegen eine folgende p- Überdotierungsimplantation erzeugt werden, um p+ Leitfähigkeitsbereiche 12a der p- Körpergebiete 12 zu bilden, die sich auf der Oberfläche erstrecken. Also nach den Implantationsschritten werden abwechselnd Source- und Körpergebiete 2b und 12a auf der Oberfläche 4 angebracht. In einem derartigen Fall ist es möglich, daß für das vor der Bildung der Source- und Draingebiete zu bildende feuerfeste Metallsilicid die erforderlichen Verunreinigungen durch das feuerfeste Metallsilicid hindurch implantiert werden. Eine Technik unter Verwendung von Schnittstellenmischung mit einem Ionenbündel ist zur Förderung der Silicidbildung verwendbar. Es sind Gruppe-III oder Gruppe-IV-Dotierungsmittel als Ionenbündel verwendbar, wobei die Silicidbildung und die Dotierung des unterliegenden Siliziums zur Bildung der Source- und Körpergebiete gleichzeitig mit der Silicidbildung auf den belichteten Siliziumoberflächen ausführbar sind. Bei Anwendung eines derartigen Verfahrens kann die feuerfeste Metallsilicidschicht selbstverständlich nach, während oder vor den Source- und Körpergebieten 2 und 12 gebildet werden.
  • In einer anderen Einrichtung können die Sourcegebiete 2b durch eine Maske gleich der Maske 20 hindurch implantiert werden, um abwechselnde Source- und Draingebiete zu erhalten. Eine derartige Einrichtung wird selbstverständlich jedoch eine kürzere Kanallänge ergeben.
  • Wenn zum Kurzschließen des p-Körpers 12 nach dem Sourcegebiet 2 kein Ätzschritt ausgeführt wird, kann die Oberfläche 61' der leitenden Gate-Schicht 61 während des anisotropischen Ätzvorgangs exponiert werden. Tatsächlich wäre in einer derartigen Einrichtung keine zu schützende leitende Gate-Schicht 6a erforderlich und die Schichten 62 und 63 könnten ausgelassen werden. Jedoch müßte in einer derartigen Einrichtung die exponierte Oberfläche der Leit-Gate-Schicht 61 selbstverständlich durch ein folgendes Aufwachsen von Isoliermaterial durch eine geeignete Maske bedeckt werden, um Kurzschluß nach folgender aufliegender Sourcemetallisierung zu verhindern. Wenn die obere Schicht der leitenden Gate-Schicht 61 aus polykristallinem Silizium gebildet wird, kann ein selbstausrichtendes feuerfestes Metallsilicid auf der exponierten Oberfläche 61' gebildet werden.
  • Obgleich im oben beschriebenen Verfahren das Isoliermaterial mit einer geeigneten Aufdampftechnik gebildet wird, kann das Isoliermaterial, beispielsweise wenn die Gateschicht aus polykristallinem Silizium gebildet wird, durch Oxidierung der Siliziumoberfläche 4 und der Gateschicht 6 gezüchtet werden.
  • Wenn die Körpergebiete und Sourcegebiete 2 und 12 und das Metallsilicid (wenn erforderlich) nach obiger Beschreibung gebildet sind, kann Metallisierung auf der Oberfläche 4 zur Bildung der Source- und Gatemetallisierung niedergeschlagen werden. Selbstverständlich wenn die Gateschichtoberfläche 61' zum Silicidieren exponiert ist, wird Isoliermaterial auf der exponierten silicidierten Gateschichtoberfläche 61' unter Verwendung einer geeigneten Maske vor dem Niederschlag der Metallisierung abgelagert, um Kurzschluß des Gate nach der Source zu verhindern. Fenster werden selbstverständlich im Isoliermaterial zum Ermöglichen der Metallisierung zum Kontaktieren der Sammelschienen 9 gebildet. Nach der Metallisierungsablagerung auf dem Isoliermaterial zum Kontaktieren der Sammelschienen 9 und zum Kurzschließen der p-Körpergebiete 12 nach den Sourcegebieten 2 werden bekannte Widerstandsmaskierungs- und Ätztechniken zum Definieren getrennter Sourcemetallisierung 23 und Sammelschienen- oder Gatemetallisierung 24 verwendet. Obgleich der Deutlichkeit halber die Sourcemetallisierung in Fig. 3 ausgelassen ist, werden die Ränder der Sourcemetailisierung, die sich selbstverständlich über die Fenster 18 erstreckt, durch die fetten Linien 23a in Fig. 3 dargestellt, wobei die Ränder der Sammelschienenmetallisierung ähnlich durch die fetten Linien 24a definiert werden. Die Sourcemetallisierung 23 schließt also die exponierten Körpergebiete nach den exponierten Sourcegebieten 2a in jedem Fenster 18 kurz.
  • Die Drain des Transistors wird durch das n-Substrat 3 gebildet und es wird eine Elektrode 25 auf der freien Oberfläche 4 des Substrats 3 zur Bildung des Drainkontakts vorgesehen. Die Elektrode kann beispielsweise Goldantimon sein, das auf bekannte Weise niedergeschlagen wird.
  • Aus obiger Beschreibung ist klar, daß das beschriebene Verfahren eine vorzusehende besonders kompakte Struktur möglich macht. Insbesondere kann eine Hohlgatestruktur vorgesehen werden, um die Gate-Drain-Kapazität auf eine Weise zu reduzieren, die das Selbstausrichten der Source- und Draingebiete auf die Hohlgatestruktur möglich macht. Da die Hohlgatestruktur vor und nicht nach der Einführung der Verunreinigungen angebracht wird, um die Körper- und Sourcegebiete zu bilden, wird die Möglichkeit von Fehlausrichtung der Zentralapertur in den Gatefingerelektroden in bezug auf die Source- und Körpergebiete unterdrückt oder wenigstens minimisiert, wodurch Ausrichttoleranzen minimisierbar sind.
  • Weiter können durch Verwendung des anisotropischen Ätzens zum Definieren der Fenster zum Einführen der Verunreinigungen zum Definieren der Source- und Körpergebiete die Source- und Körpergebiete selbstausrichtend auf die Gatestruktur sein. Auch wenn dasselbe Fenster für jeden Silicidierungsschritt und für die Kontaktfenster für die Sourcemetallisierung verwendbar ist, können Ausrichttoleranzen weiter minimisiert werden.
  • Selbstverständlich ist klar, daß das oben beschriebene Verfahren sich zum Herstellen von Halbleiteranordnungen anders als vertikale IGFETs geeignet sind. Insbesondere könnte das Verfahren, mit dem das Isoliermaterial gezüchtet und anschließend anisotropisch geätzt wird, um Isoliermaterial-Füllschlitze zwischen den leitenden Gate-Fingerstreifen 8a einer Gatefingerelektrode zurückzulassen, an anderen Leit-Gate-Schichten auf Halbleiterkörpern oder Halbleitersubstraten angewandt werden.
  • Die Erfindung ist selbstverständlich auch auf Halbleiteranordnungen aus Werkstoffen anders als Silizium anwendbar. Obgleich die Erfindung ihre besondere Anwendung in Zusammenhang mit IGFETs mit ineinandergreifenden Strukturen Anwendung findet, kann sie auch in Zusammenhang mit anderen Zellenstrukturen verwendet werden. Es wird klar sein, daß die Leitfähigkeitstypen der verschiedenen Gebiete der oben beschriebenen IGFETs umkehrbar sind.
  • Aus der obigen Beschreibung sind dem versierten Fachmann in der Halbleiterart, beispielsweise den im Entwurf, in der Herstellung und/oder in der Verwendung von Halbleiteranordnungen versierten Personen andere Abwandlungen ableitbar.
  • Wie oben angegeben, veranschaulicht die Zeichnung Ausführungsbeispiele der Erfindung und um jedes Mißverständnis zu vermeiden, sei hier noch bemerkt, daß in den folgenden Ansprüchen, in denen technische Merkmale in jedem Anspruch mit Bezugszeichen bezüglich der Merkmale in der Zeichnung und eingeklammert angegeben werden, diese Bezugszeichen entsprechend der Verordnung 29(7) EPC lediglich zum Vereinfachen des Verständisses des Anspruchs als Hinweis auf ein Beispiel aufgenommen sind.

Claims (8)

1. Verfahren zum Herstellen eines vertikalen doppeldiffundierten Isolierschicht-Feldeffekttransistors dargestellt, und dieses Verfahren umfaßt das Anordnen einer Isolierschicht (16) auf einer (4) von zwei einander gegenüberliegenden Oberflächen eines Halbleiterkörpers (1), das Bilden einer Isolierschichtstruktur durch das Anordnen getrennter leitenden Gate-Gebiete (8) auf der Isolierschicht (16) mit einer Öffnung (10) kleiner als der Abstand (7) zwischen benachbarten leitenden Gate-Gebieten (8), wobei die Öffnungen durch jedes leitende Gate-Gebiet nach der Isolierschicht (16) angebracht sind, das Züchten von Isoliermaterial (16') zum Bedecken der leitenden Gate-Gebiete (8) und der Bereiche (7) zwischen den leitenden Gate-Gebieten (8), wobei die Öffnungen (10) in den leitenden Gate-Gebieten (8) klein genug sind und das Züchten des Isoliermaterials (16') ausreichend lange Zeit fortgesetzt wird, daß auf Rändern (8''a) der leitenden Gate-Gebiete (8) zum Begrenzen der Öffnungen (10) gezüchtetes Isoliermaterial zusammentrifft, um die Öffnungen (10) zu schließen, das Bilden von Fenstern (18) durch das Isoliermaterial (16') auf den Bereichen (7) zwischen den leitenden Gate- Gebieten (8) durch anisotropisches Ätzen des Isoliermaterials (16') nach der Oberfläche (4) des Halbleiterkörpers (1), so daß auf Rändern der leitenden Gate-Gebiete (8) Isoliermaterial (17, 19) zurückbleibt, das wenigstens einen Teil der im Isoliermaterial durch das anisotropische Ätzen gebildeten Fenster (8) begrenzt und die Öffnungen (10) in den leitenden Gate-Gebieten (8) geschlossen läßt, das Einführen von Verunreinigungen vom einen und vom entgegengesetzten Leitfähigkeitstyp über die Fenster (18), unter Verwendung der leitenden Gate-Gebiete (8) und des Isoliermaterials (17, 19) als Maske im Halbleiterkörper (1), und das Hineindiffundieren der Verunreinigungen in den Halbleiterkörper (1) zum Bilden von Sourcegebieten (2) vom einen Leitfähigkeitstyp in den Körpergebieten (12) vom entgegengesetzten Leitfähigkeitstyp, wobei die Körpergebiete (12) Kanalbereiche (13) unter den leitenden Gate-Gebieten (8) enthalten, so daß die Kanalbereiche (13) einen aufsteuerbaren Leitweg für den Ladungsträgerfluß vom einen Leitfähigkeitstyp zwischen den Sourcegebieten und einem Draingebiet vom einen Leitfähigkeitstyp auslöst.
2. Verfahren nach Anspruch 1, worin jedes Sourcegebiet (2) in einem Körpergebiet (12) entgegengesetzter Leitfähigkeit gebildet wird, wobei ein Teil des Körpergebiets (12) den Kanalbereich (13) bildet, und das Verfahren weiter das Verkürzen des Körpergebiets (12) nach dem Sourcegebiet (2) durch das Anbringen eines oder mehrerer Maskiergebiete (20a), die sich über das durch das anisotropische Ätzen gebildete Fenster (18) erstrecken, so daß das Maskiergebiet oder die Maskiergebiete (20a) und das Fenster (18) dazwischen einen oder mehrere belichtete Bereiche (2a) des Sourcegebiets (2) definieren, die nicht durch ein Maskiergebiet oder Maskiergebiete (20a) oder durch das Isoliermaterial (17) bedeckt werden, das Abätzen des belichteten Bereichs (2a) (oder der belichteten Bereiche) des Sourcegebiets (2) zum Belichten eines unterliegenden Bereichs oder unterliegender Bereiche (12a) des Körpergebiets, das Entfernen des Maskiergebiets oder der Maskiergebiete (20a) und das Anbringen von Metallisierung (23) im Fenster (18) zum Kurzschließen des belichteten Bereichs oder der belichteten Bereiche (12a) des Körpergebiets (12) nach dem Sourcegebiet (2).
3. Verfahren nach Anspruch 2, worin jedes Fenster (18) eine längliche Form hat und das oder jedes Maskiergebiet (20a) auf dem Isoliermaterial (16') angebracht wird, um sich vollständig über die Breite, aber nur teilweise über die Länge des zugeordneten Fensters (18) zu erstrecken.
4. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, das das Anbringen der leitenden Gate-Gebiete (8) derart umfaßt, daß jedes leitende Gate- Gebiet (8) länglich ist und die Öffnung (10) sich entlang der Länge des leitenden Gate- Gebiets zur Bildung von zwei leitenden Gate-Gebietstreifen (8a) erstreckt.
5. Verfahren nach Anspruch 1, 2 oder 3, das das Anbringen der leitenden Gate-Gebiete (8) derart umfaßt, daß jedes leitende Gate-Gebiet (8) länglich ist und die Öffnung (10) sich entlang der Länge des leitenden Gate-Gebiets (8) zur Bildung von zwei leitenden Gate-Gebietstreifen (8a) erstreckt, wobei das anisotropische Ätzen des Isoliermaterials (16') ein jeweiliges Fenster (17) auf jeder langen Seite (8'a) des leitenden Gate-Gebiets (8) definiert und die Verunreinigungen in den Halbleiterkörper zur Bildung eines jeweiligen Sourcegebiets (2) in Ausrichtung mit jedem langen Rand (8'a) jedes leitenden Gate-Gebiets (8) eingeführt werden und ein jeweiliger Kanalbereich (13) unter jedem leitenden Gate- Gebietstreifen (8a) liegt.
6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, worin das anisotropische Ätzen eine obere Fläche der leitenden Gate-Gebiete (8) exponiert.
7. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, das weiter das Ablagern von Metall (11) auf durch das anisotropische Ätzen exponierten Flächen zum Reduzieren ihres spezifischen Widerstands umfaßt.
8. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, worin wenigstens eine der Oberflächen (4) des Halbleiterkörpers (1) und die Oberflächen der leitenden Gate-Gebiete (8) aus Silizium gebildet ist, und das Verfahren außerdem das Bilden eines feuerfesten Metallsilicids (11) auf durch das anisotropische Ätzen exponierten Flächen umfaßt.
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