DE3788470T2 - Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate. - Google Patents
Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate.Info
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Description
- Die Erfindung betrifft ein Verfahren zum Herstellen eines Isolierschicht- Feldeffekttransistors (IGFET), insbesondere eines IGFET wie z. B. eines ineinandergreifenden vertikalen DMOS-Transistors für Hochfrequenzleistungsanwendungen.
- Wie aus dem Stand der Technik bekannt ist, wird der Begriff Vertikalkonfiguration bei einem IGFET verwendet, in dem die Source- und Drainelektroden auf einander gegenüberliegenden Hauptflächen des Halbleiterkörpers angebracht sind, obgleich der Gate- und Kanalbereich sich lateral oder horizontal auf einer der Hauptflächen erstrecken kann. Der Begriff DMOS sei aus dem Stand der Technik derart verstanden, daß ein IGFET benutzt wird, in dem die Kanallänge durch doppelte Lateraldiffusion verschiedener Verunreinigungen genau definiert wird, wodurch genau bestimmte zu erzeugende Kanäle mit kurzer Länge ermöglicht werden, was insbesondere vorteilhaft ist für Hochfrequenzanwendungen.
- Ein bekanntes Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors umfaßt das Anbringen einer Gateschicht auf einer Isolierschicht auf einer Oberfläche eines Halbleiterkörpers, so daß die Gateschicht eine Anzahl regelmäßig angeordneter Öffnungen darin enthält, das Einführen von Verunreinigungen in den Halbleiterkörper zum Anbringen einer Anzahl von Sourcegebieten vom einen Leitfähigkeitstyp im Körper, wobei das Sourcegebiet in einer jeweiligen Öffnung der Gateschicht liegt und in einem jeweiligen Körpergebiet vom entgegengesetzten Leitfähigkeitstyp angebracht wird, wobei ein Anteil jedes Körpergebiets unter einem jeweiligen Anteil der Gateschicht liegt, um dafür zu sorgen, daß ein jeweiliger Kanalbereich sich zwischen dem jeweiligen Sourcegebiet und einem oder einem jeweiligen Draingebiet vom einen Leitfähigkeitstyp erstreckt und jedes Sourcegebiet nach dem entsprechenden Körpergebiet kurzschließt.
- Im oben beschriebenen Verfahren aus der Patentschrift EP-A-67475 werden die Source- und Körpergebiete durch Implantation geeigneter Verunreinigungen vom entgegengesetzten Typ durch eine thermisch aufgewachsene Oxidschicht auf der Oberfläche des Halbleiterkörpers unter Verwendung einer zuvor definierten Gateschicht als Maske gebildet werden. Nach der Implantation der geeigneten Verunreinigungen zur Bildung der Körpergebiete wird die Oberfläche der Oxidschicht in jeder Öffnung der Gateschicht mit einem geeigneten Resistmuster vor der Durchführung eines zweiten Implantationsschritts zur Bildung der Sourcegebiete maskiert. Die Resistmaskierung hat eine ausreichende Dicke, so daß sie die unterliegenden Bereiche im folgenden zweiten Implantationsschritt maskieren, so daß nach dem zweiten Implantationsschritt zur Bildung der Sourcegebiete sowohl die Source- als auch die Körpergebietsbereiche zusammentreffen oder die Oberfläche des Halbleiterkörpers in jeder Gateschichtöffnung erreichen. Ein jeweiliges Kontaktfenster wird darauf im Oxid innerhalb jeder Gateschichtöffnung geöffnet, so daß spätere Abscheidung von Sourcemetallisierung innerhalb der Kontaktfenster die Source- und Körpergebiete kurzschließen, wie dies insbesondere für Hochfrequenzbetrieb erforderlich ist, um bipolare Streuaktion im IGFET zu verhindern.
- Ein derartiges bekanntes Verfahren hat mehrere Nachteile. Insbesondere wurde in der Praxis gefunden, daß der erforderliche schwere Implantationsschritt zur Bildung der Sourcegebiete dazu neigt, den Resist auf der Oberfläche festzubrennen, wodurch er schwer zu entfernen ist. Ebenfalls basiert das bekannte Verfahren stark auf äußerst genaues Ausrichten der Resistmaske zum Erzeugen der Source- und Körpergebietsbereiche für ihren gegenseitigen Kurzschluß durch Abscheidung der Sourcemetallisierung. Auch kann dabei Fehlausrichtung zwischen den Kontaktfenstern und dem Resistmuster auftreten, so daß beispielsweise ein Kontaktfenster in bezug auf die exponierten Oberflächenbereiche des Körpergebiets seitwärts verschoben sein, oder die Zeile oder Reihe abwechselnder Körper- und Sourcegebietsbereiche können einen Winkel mit dem Kontaktfenster einschließen. Derartige Fehlausrichtprobleme erschweren die Erzeugung von Anordnungen in Mengen mit reproduzierbaren Betriebsmerkmalen, da beispielsweise, wenn eine derartige Fehlausrichtung auftritt, der Sourcewiderstandswert sich über die Sourcegebiete ändern kann. Dies ist ein besonderes Problem, wenn der IGFET in Stromquellenbetrieb zu verwenden ist, da der Sourcewiderstandswert Rückkopplung auslöst, die den Profit der Anordnung beeinflußt, und Änderungen in dem Sourcewiderstandswert zwischen Anordnungen entsprechende Änderungen im Profit erzeugen wird.
- Auch verursacht eine derartige Fehlausrichtung Veränderlichkeit in der Qualität und im Widerstandswert des Kontakts nach den Körpergebieten unter Verwendung größerer exponierter Oberflächenbereiche der Körpergebiete, die erforderlich sind, um zuverlässigen Kontakt zu gewährleisten und so die Abmessung der Anordnung zu vergrößern. Weiterhin ist es für Hochfrequenzanwendungen, in denen Goldkontakte zu verwenden sind, notwendig, die Oberfläche der Körpergebietsbereiche zu dotieren, wobei diese Dotierung eine zusätzliche Maskierung und einen Implantationsschritt erfordert und so ein Weiteres Ausrichttoleranzproblem einführt. Die Notwendigkeit eines derartigen zusätzlichen Dotierungsmittels, das mit dem bekannten Verfahren oben beschrieben wurde, muß die Abmessung der Körpergebietsbereiche, die mit der Oberfläche zusammentreffen, vergrößert werden, um zu gewährleisten, daß den Kontakt mit den Körpergebietsbereichen hergestellt wird, wenn die Sourcemetallisierung abgeschieden wird. Dies erhöht die Gesamtanordnungsabmessung und vergrößert ebenfalls Streukapazitätsprobleme.
- In EP-A-38994 wird ein Verfahren zum Kurzschließen eines Sourcegebiets nach dem umgebenden Körpergebiet beschrieben, in dem die ganze durch das Kontaktfenster exponierte Oberfläche an Verunreinigungen exponiert wird, um ein hochdotiertes n+ Hilfsgebiet auf der exponierten Oberfläche zu bilden, und darauf wird eine Kontaktapertur unter Verwendung von photolithographischen und Ätztechniken durch die exponierte Oberfläche gebildet, um einen Bereich des Körpergebiets zum Kurzschließen nach dem Sourcegebiet zu exponieren, wobei der exponierte Bereich des Körpergebiets ganz vom hochdotierten Hilfsgebiet umgeben wird. Obgleich das in EP- A-38994 beschriebene Vertaren das Einbrennen des Resists auf der Oberfläche durch Implantierung der Verunreinigungen zur Bildung des hochdotierten Hilfsgebiets vor dem Anbringen der Photoresistmaske vermieden wird, erfordert es noch genaues Ausrichten der Photoresistmaske und des in der Oxidschicht geöffneten Kontaktfensters, und wie oben angegeben, kann Fehlausrichtung auftreten, wodurch im exponierten Oberflächenbereich des Körpergebiets auf das Kontaktfenster fehlerhaft ausgerichtet wird.
- In EP-A-150365 wird ebenfalls ein Verfahren zum Kurzschließen eines Sourcegebiets nach dem umgebenden Körpergebiet beschrieben, in dem die Oberflächendotierung des Sourcegebiets erhöht wird, um guten Kontakt nach der folgenden Metallisierung herzustellen. Gemäß der Beschreibung ist die Oxidschicht auf dem Sourcegebiet durch ein Fenster in einer Photoresistschicht isotropisch naßgeätzt, so daß die Oxidschicht unterätzt und ein Kontaktfenster größer als das Fenster in der Photoresistschicht in der Oxidschicht geöffnet wird. Bei Verwendung derselben Photoresistmaske wird unter Anwendung einer anisotropischen Plasmaätztechnik eine Öffnung durch das Sourcegebiet zum Exponieren des Körpergebiets geöffnet. Die Dotierung auf der exponierten Oberfläche des Körpergebiets wird darauf durch Ionenimplantation erhöht, wobei die Photoresistmaske noch am Platz ist und nach dem Entfernen der Photoresistmaske Sourcemetallisierung zum Kurzschließen des Sourcegebiets nach dem umgebenden Körpergebiet abgeschieden wird. Obgleich das in EP-A-150365 beschriebene Verfahren in gewissem Umfang Fehlausrichtprobleme durch Anwendung desselben Photoresistfensters zur Bildung des Kontaktfensters vermeidet und darauf das Sourcegebiet geätzt wird, um einen Bereich des umgebenden Körpergebiets zu exponieren, kann das vom Verfahren erforderte Unterätzen schwer steuerbar sein und außerdem kann die Einführung der Verunreinigungen zum Erhöhen der Dotierung auf der Oberfläche des exponierten Bereichs des Körpergebiets den Photoresist auf der Oberfläche festbacken, wodurch er schwer zu entfernen ist.
- Erfindungsgemäß wird ein Verfahren zum Herstellen eines Isolierschicht- Feldeffektransistors angegeben, das aus dem Anbringen einer leitenden Gateschicht auf einer ersten Isolierschicht auf einer Oberfläche eines Halbleiterkörpers zur Bildung einer Isolierschichtstruktur mit einem leitenden Gategebiet, aus dem Einführen von Verunreinigungen in den Halbleiterkörper unter Verwendung der Isolierschichtstruktur als Maske zur Bildung eines Sourcegebiets vom einen Leitfähigkeitstyp in einem Körpergebiet vom entgegengesetzten Leitfähigkeitstyp, wobei ein Teil des Körpergebiets einen Kanalbereich unter dem Gategebiet bildet, aus dem Aufwachsen von Isoliermaterial zur Bildung einer zweiten Isolierschicht auf der Oberfläche des Halbleiterkörpers zum Abdecken der Isolierschichtstruktur und aus dem Kurzschließen des Sourcegebiets nach dem Körpergebiet durch das Öffnen eines Kontaktfensters in der ersten und in der zweiten Isolierschicht auf der einen Oberfläche zum Exponieren einer Oberfläche des Sourcegebiets, um eine Maskierschicht auf der zweiten Isolierschicht und auf der Oberfläche des Sourcegebiets anzubringen, um einen Bereich des Sourcegebiets im Kontaktfenster exponieren zu lassen, aus dem Wegätzen des exponierten Bereichs des Sourcegebiets im Kontaktfenster zum Exponieren eines unterliegenden Bereichs des Körpergebiets, aus dem Entfernen der Maskierschicht und dem Anbringen von Metallisierung im Kontaktfenster zum Kurzschließen des exponierten Bereichs des Körpergebiets nach dem Sourcegebiet besteht, dadurch gekennzeichnet, daß die Markierschicht eine Anzahl von Maskiergebieten enthält, die sich je ganz über das Kontaktfenster in einer Richtung erstrecken und nur teilweise das Kontaktfenster in einer zweiten Richtung bedecken, so daß das Sourcegebiet wenigstens einen exponierten Bereich mit einem Umkreis enthält, der teilweise vom Kontaktfenster und teilweise von den Maskiergebieten definiert wird.
- Also können mit einem erfindungsgemäßen Verfahren die exponierten Bereiche der Körpergebiete automatisch auf die Kontaktfenster ausgerichtet werden, wodurch die Ausrichtprobleme des oben herangezogenen bekannten Verfahrens vermieden oder wenigstens reduziert werden und es ermöglicht, Anordnungen mit reproduzierbareren Merkmalen zu erzeugen.
- Mit einem erfindungsgemäßen Verfahren kann das Kontaktfenster durch Ätzen über eine geeignete Maske geöffnet werden, oder das Kontaktfenster kann durch anisotropisches Ätzen des Isoliermaterials nach der Oberfläche des Halbleiterkörpers geöffnet werden, so daß Isoliermaterial auf Rändern der Isolierschichtstruktur zurückbleibt, um das Kontaktfenster zu definieren.
- Der Schritt des Öffnens der Kontaktfenster kann das Öffnen eines länglichen Kontaktfensters umfassen, und jedes Maskiergebiet kann auf der Isolierschicht angebracht werden, wobei es sich über die ganze Breite des Kontaktfensters erstreckt, aber nur teilweise über die Länge des Kontaktfensters. Im allgemeinen umfaßt der Schritt des Anbringens der Maskiergebiete das Anbringen einer Anzahl im wesentlichen gegenseitig parallel verlaufender Maskiergebiete, die sich zwar über das ganze Kontaktfenster erstrecken, aber im Abstand in der Richtung von der Länge des Kontaktfensters liegen, um eine Anzahl in Abstand voneinander liegender exponierter Bereiche des Sourcegebiets im Kontaktfenster zu definieren.
- Jedes Maskiergebiet kann rechteckig sein und sich über das ganze entsprechende Kontaktfenster in einer Richtung erstrecken, aber nur teilweise über das Kontaktfenster in der Richtung senkrecht zu der einen Richtung, wobei die Öffnung zwischen benachbarten Maskiergebieten in der senkrechten Richtung vorzugsweise wenigstens das Zwei- oder das Dreifache der Breite des Kontaktfensters in dieser Richtung ist.
- Auf geeignete Weise werden die Maskiergebiete derart angebracht, daß jeder exponierte Bereich des Sourcegebiets flächenmäßig gleich dem Bereich des von den Maskiergebieten bedeckten Sourcegebiets ist.
- Jedes Maskiergebiet kann durch im Abstand voneinander liegenden Aperturen definiert werden, die in der Maskierschicht gebildet sind, wobei die Breite jeder Apertur größer ist als die Breite des Kontaktfensters, oder es kann durch einen oder einen jeweiligen Streifen, der sich über das Kontaktfenster erstreckt, oder durch eine andere geeignete Anordnung definiert werden, wobei es nur notwendig ist, zu gewährleisten, daß in einer Richtung quer zum Kontaktfenster die Abmessungen der Maskiergebiete und ihrer Zwischenräume ausreichen, um zu gewährleisten, daß jedes Maskiergebiet sich über das ganze Kontaktfenster erstreckt, wenn Maskierung erforderlich ist, und sich nicht über das Kontaktfenster erstreckt, wenn keine Maskierung verlangt wird, sogar wenn mögliche Fehlausrichttoleranzen berücksichtigt werden. Es wird klar sein, daß eines oder mehrere streifenartige Maskiergebiete sich quer, in einer bevorzugten Anordnung senkrecht, zum Kontaktfenster erstrecken und insbesondere vorteilhaft sind, da eine erhebliche seitwärtse Fehlausrichtung zwischen den Maskiergebieten und dem Kontaktfenster die Positionierung der exponierten Bereiche immer noch nicht beeinflussen würde.
- Das Verfahren kann weiter das Einführen weiterer Verunreinigungen vom entgegengesetzten Leitfähigkeitstyp durch das Kontaktfenster nach dem Ätzen zum Exponieren der unterliegenden Bereiche des Körpergebiets und vor dem Entfernen der Maskiergebiete zum Erhöhen der Oberflächendotierung der exponierten Körpergebiete vor dem Anbringen der Metallisierung im Kontaktfenster umfassen. Die Metallisierung kann durch Abscheiden von Gold im Kontaktfenster angebracht werden. Also wenn die Einführung weiterer Verunreinigungen zum Erhöhen der Oberflächendotierungskonzentration in den exponierten Körpergebieten unter Verwendung des Kontaktfensters und der bereits vorhandenen Maskiergebiete ausgeführt wird, können Goldkontakte verwendet werden, ohne weitere Ausrichttoleranzprobleme zu verursachen, wie z. B. im oben herangezogenen bekannten Verfahren.
- Mit einem erfindungsgemäßen Verfahren können Verunreinigungen in den Halbleiterkörper zum Anbringen eines jeweiligen Sourcegebiets in einem zugeordneten Körpergebiet an jeder der zwei einander gegenüberliegenden Seiten des Gategebiets eingeführt werden, so daß ein Teil jedes Körpergebiets einen jeweiligen Kanalbereich unter der zugeordneten Seite des Gategebiets bildet, wobei ein jeweiliges Kontaktfenster in der Isolierschicht über jedem Sourcegebiet geöffnet wird, und die Maskiergebiete definieren mit den Kontaktfenstern exponierte und nicht exponierte Bereiche jedes Sourcegebiets. Normalerweise werden die zwei Kontaktfenster genauso und mit denselben Abmessungen gebildet, und die Maskiergebiete können sich ganz über beide Kontaktfenster erstrecken (sowie über das Zwischen-Gategebiet).
- Für ein besseres Verständnis der Erfindung wird nachstehend anhand der Zeichnung ein Ausführungsbeispiel näher erläutert. Es zeigen
- Fig. 1 einen schematischen Querschnitt durch einen Teil eines ineinandergreifenden Isolierschicht-Feldeffekttransistors (IGFET), der mit einem erfindungsgemäßen Verfahren hergestellt wird, entlang der Linie II-II in Fig. 2,
- Fig. 2 eine schematische Draufsicht auf einen Teil des in Fig. 1 dargestellten Isolierschicht-Feldeffekttransistors,
- Fig. 3a bis 3d verschiedene Stufen eines erfindungsgemäßen Verfahrens zum Herstellen des in Fig. 1 und 2 dargestellten IGFET, und
- Fig. 4 einen schematischen Querschnitt durch einen Teil eines ineinandergreifenden Isolierschicht-Feldeffekttransistors (IGFET), der mit einem erfindungsgemäßen geänderten Verfahren hergestellt wird.
- Der Deutlichkeit halber sind die Ansichten in Fig. 1, 3a bis 3d und 4 nicht doppelschraffiert und sind die Figuren nicht maßstabgerecht, wobei bestimmte Abmessungen, und insbesondere die Dicke, der Deutlichkeit halber übertrieben dargestellt sind.
- In Fig. 1 und 2 ist ein mit einem erfindungsgemäßen Verfahren hergestellter IGFET dargestellt. Der dargestellte IGFET ist ein ineinandergreifender vertikaler DMOST, der zur Verwendung bei hohen Frequenzen geeignet ist, beispielsweise zur Verwendung mit UHF-Frequenzen, z. B. bei etwa 1 GHz (GigaHertz). Der DMOST wird als Vertikalkonfiguration betrachtet, da wie in Fig. 1 dargestellt, die Source- und Draingebiete 2 und 3 des IGFET auf jeweiligen Oberflächen von zwei einander gegenüberliegenden Hauptflächen 4 und 5 des Halbleiterkörpers 1 angeordnet sind, so daß im Betrieb der Anordnung zwischen den zwei einander gegenüberliegenden Oberflächen 4 und 5 in vertikaler Richtung Strom fließt. Eine Gateschicht 6 des IGFET wird durch Gatefinger 7 auf den Bereichen 8 des IGFET gebildet, wobei die Finger 7 durch sich quer erstreckende Sammelschienen 9 miteinander verbunden sind. Der IGFET wird mit einer ineinandergreifender Struktur angegeben, da die Gatefinder 7 mit den Sourcegebieten oder Fingern 2 verschachtelt sind. Wie in Fig. 2 dargestellt, können die Mitten der Gatefinger 7 ausgelassen oder entfernt werden, wenn der IGFET zum Minimisieren von Rückkoppelkapazität zwischen Gate und Drain für Hochfrequenzbetrieb dient.
- Jedes Paar benachbarter Source- und Draingebiete 2 und 3 zusammen mit einem jeweiligen Kanalbereich 8 und aufliegendem Gatefinger 7 bilden eine allgemein rechteckige Zelle des IGFET. Obgleich aus Fig. 1 und 2 nicht ersichtlich, besteht der IGFET normalerweise aus Hunderten derartiger Zellen.
- In Fig. 3a bis 3d ist ein erfindungsgemäßes Verfahren zum Herstellen des IGFET teilweise in Fig. 1 und 2 dargestellt, das nachstehend beschrieben wird, und weitere Merkmale des IGFET sind aus nachstehender Beschreibung ableitbar.
- Der Halbleiterkörper 1 enthält ein Substrat 10 vom n+ Leitfähigkeitstyp, auf dem epitaxial eine Schicht 11 vom n Leitfähigkeitstyp mit höherer Widerstandsfähigkeit aufgewachsen wird. Typisch kann das Substrat 10 einen spezifischen Widerstand von 10&supmin;³ Ohm cm und eine Dicke von 250 Mikrometer aufweisen, während die Epitaxialschicht 11 einen spezifischen Widerstand von 1 Ohm cm und eine Dicke von 8 Mikrometer aufweisen kann.
- Eine Oxidschicht 12 (Fig. 3a) wird auf der Oberfläche 4 der Schicht 11 mit herkömmlichen thermischen Techniken aufgewachsen und eine polykristalline Silizium-Gateschicht 6 wird darauf auf der Oxidschicht 12 abgeschieden. Unter Anwendung herkömmlicher Maskier- und Ätztechniken werden ungewünschte Teile der Gateschicht 6 zur Bildung der Gatefinger 7 entfernt, die durch die Sammelschienen 9 miteinander verbunden sind (Fig. 2). Die Gateschicht 6 hat also eine maschenartige Struktur, die Rechtecköffnungen 6a in einem Recheckfeld definiert. Die Mitten der Gatefinger 7 werden in dieser Stufe nicht entfernt.
- Die Gateschicht 6 kann als dotierte polykristalline Siliziumschicht abgeschieden oder die Gatefinger können unter Verwendung eines Verfahrens nach der Beschreibung in EP-A-67475 gebildet werden.
- Mit einem in EP-A-67475 beschriebenen Verfahren wird eine polykristalline Siliziumschicht mit einem verhältnismäßig hohen spezifischen Widerstand, beispielsweise 10&sup5; Ohm cm auf der Oxidschicht und danach eine Siliziumnitridschicht (nicht dargestellt) und eine Siliziumnitrid-Maskierschicht 13 abgeschieden. Die polykristalline Siliziumschicht wird darauf bei vorhandener Maskierschicht geätzt, um die verlangte Rechteck-Maschenkonfiguration für die Gateschicht zurückzulassen. Ein Dotierungselement, wie z. B. Bor, wird darauf in die Rest-Gateschicht über ihre exponierten Ränder hineindiffundiert, um Gatestreifen (nicht dargestellt) mit verhältnismäßig niedrigem spezifischem Widerstand in und parallel zu den Rändern der Rechteck- Maschenkonfiguration zu bilden. Gemäß der Beschreibung in EP-A-67475 können die Sammelschienen 9 auf gleiche Weise gebildet und später mit Metallstreifen belegt werden, beispielsweise als Aluminium, um den spezifischen Widerstand der Sammelschienen zu verkleinern. Die Anwendung eines derartigen Verfahrens bietet den Vorteil, daß der Zentralanteil jedes Gatefingers 7 aufrechterhalten werden kann, da der Zentralanteil aus Material mit verhältnismäßig hohem spezifischem Widerstand besteht, wodurch eine wirksame Entkopplung zwischen den hochdotierten Gatestreifen und der Drain herbeigeführt werden kann.
- Selbstverständlich brauchen die Gateschicht 7 zur Bildung der Gatefinger und die Sammelschienen nicht unbedingt durch eine dotierte polykristaline Siliziumschicht gebildet zu werden, sondern sie können aus jedem geeigneten Leitmaterial, beispielsweise Metall, einem Metallsilicid oder einer Kombination polykristallines Siliziums und Metallsilicids gebildet werden.
- In Fig. 3a befindet sich die Maskierschicht 13 noch am Platz auf den Gatefingern 7, und werden Borionen beispielsweise unter Verwendung einer Dosis von 10¹³cm&supmin;² und einer Energie von 150 keV implantiert, wonach bei 1050 Grad Celsius in 30 Minuten eine Einführung zur Bildung von p-Körpergebieten 14 in der Schicht 3 erfolgt, wobei Bereiche der p-Körpergebiete 14 unter den Gatefingern die Kanalbereiche 8 des möglichen IGFET bilden. Ein zweiter Implantationsschritt durch die Öffnungen in der Gateschicht 6, wobei Leuchtstoffionen mit einer Energie von 50 keV und einer Dosis von 10¹&sup5; cm&supmin;² verwendet werden, wird darauf mit folgendem Glühschritt durchgeführt, beispielsweise in 10 Minuten bei 1000 Grad Celsius, um die Sourcegebiete oder Finger 2 zu bilden. Unter den obigen Bedingungen diffundieren die p-Verunreinigungen seitlich weiter als die n-Verunreinigungen, so daß die Länge jedes Kanalbereichs 8 durch den Unterschied in den seitlichen Diffusionslängen der n- und p- Dotierungsmittel bestimmt wird.
- Wenn nunmehr die Source- und Körpergebiete 2 und 14 gebildet sind, wird weiteres Oxid auf der ganzen Hauptfläche 4 abgeschieden und es werden längliche Rechteck-Kontaktfenster 15 (Fig. 3b) in der Oxidschicht 12 unter Anwendung herkömmlicher Maskier- und Ätztechniken geöffnet, wobei jedes Kontaktfenster 15 in einer jeweiligen Rechtecköffnung 6a der maschenartigen Gateschicht 6 angebracht wird, um einen Teil der Oberfläche jedes Sourcegebiets 2 zu exponieren. Gleichzeitig werden weitere Kontaktfenster 9a (Fig. 3d) in der Oxidschicht 12 geöffnet, um den Kontakt mit den Sammelschienen 9 entsprechend nachstehender Beschreibung herzustellen. Eine geeignete Resistschicht 16 wird anschließend (Fig. 3c und 3d) auf der Oberfläche des Oxids 12 angebracht und unter Verwendung herkömmlicher Techniken gemustert, um Aperturen 17 in der Resistschicht zu definieren, so daß Maskiergebiete 16a der Resistschicht 16 sich über die ganzen Kontaktfenster erstrecken.
- Jedes Kontaktfenster 15 ist Maskiergebieten 16a zugeordnet, so daß das Kontaktfenster und die Maskiergebiete 16a zusammen einen oder mehrere exponierte Bereiche 2a des zugeordneten Sourcegebiets 2 definieren, d. h. die Bereiche 2a des Sourcegebiets 2, die nicht durch die Maskiergebiete oder durch die Oxidschicht 12 bedeckt sind, in denen bzw. in der das Kontaktfenster 15 definiert ist. Die exponierten Bereiche 2a in jedem Kontaktfenster 15 werden also nicht nur durch die Maskiergebiete 6a, sondern durch die Kombination der Maskiergebiete 16a und des Kontaktfensters 15 definiert. Gemäß der Darstellung definieren die Maskiergebiete 16a eine Abmessung der exponierten Bereiche 2a und das Kontaktfenster 15 definiert die andere Abmessung der exponierten Bereiche 2a.
- Obgleich jede verlangte geeignete Form für die Aperturen 17 verwendbar ist, ist jede dargestellte Apertur 17 rechteckig. Die Abmessung oder Breite jeder Apertur 17 in einer Richtung quer (im dargestellten Beispiel senkrecht) zur Länge des zugeordneten Kontaktfensters 15 ist größer, üblicherweise um wenigstens das Zweifache des maximalen Ausrichtfehlers, der auftreten würde, als die Breite des Kontaktfensters 15, so daß sogar wenn mögliche Ausrichtfehler berücksichtigt werden, die Ränder 17a der Aperuren 17, die sich in der Längsrichtung des zugeordneten Kontaktfensters 15 erstrecken, die länglichen Ränder 15a des Kontaktfensters nicht überlappen. Die Breite der Kontaktfenster 15 kann 3 Mikrometer betragen, während die Breite der Aperturen 179 Mikrometer betragen kann.
- Auf andere Weise kann die Resistschicht 16 als eine Reihe diskreter Streifen gebildet werden, die sich in der Querrichtung, im dargestellten Beispiel senkrecht, zu den Kontaktfenstern 15 erstrecken, um die Möglichkeit der Überlappung der länglichen Ränder des Kontaktfensters sogar weiter zu reduzieren, mit Ausnahme an den Stellen, an denen die Resistschicht sich über die ganzen Kontaktfenster erstreckt.
- Also bedeckt die Resistschicht 16 nur jene Teile der Kontaktfenster, die zu maskieren sind, und wenn die Resistschicht so einen Teil eines Kontaktfensters 15 bedeckt, erstreckt sich die Resistschicht über die ganze Breite des Kontaktfensters 15. Die Resistschicht müßte sich quer vorbei dem Kontaktfenster an jeder Seite über eine Strecke gleich wenigstens dem zu erwartenden maximalen Toleranzfehler erstrecken.
- In jedem Kontaktfenster 15 können die relativen Abmessungen der exponierten Sourcebereiche 2a und der Sourcebereiche 2b, die durch die Resistmaskiergebiete 16a bedeckt sind, jedes verlangtes Verhältnis haben. Vorzugsweise ist der Gesamtbereich der exponierten Sourcefläche 2a in jedem Kontaktfenster 15 gleich dem Gesamtbereich der bedeckten Sourcefläche 2b in jedem Kontaktfenster 15. Die Abmessungen der jeweiligen einzelnen exponierten und bedeckten Bereiche 2a und 2b können gleich sein. In der dargestellten Anordnung wird die Resistschicht 16 so gewählt, daß abwechselnd exponierte und bedeckte gleichflächige Quadratbereiche 2a und 2b des Sourcegebiets angebracht werden. Wenn die Kontaktfenster 15 eine Breite von 3 Mikrometer haben, können die Bereiche 2a und 2b 3 Quadratmikrometer betragen. Es soll selbstverständlich klar sein, daß die exponierten und bedeckten Bereiche 2a und 2b jede gewünschte Form haben können. Die Anzahl der exponierten und bedeckten Bereiche ist von der besonderen Anordnung und von der Länge der Gatefinger abhängig, wobei letztgenannte Länge durch die gewünschte Gate-RC- Zeitkonstante bestimmt wird. Gemäß der Darstellung werden vier exponierte Bereiche 2a und vier bedeckte Bereiche 2b in jedem Kontaktfenster 15 angebracht.
- Unter Verwendung herkömmlicher Ätzverfahren werden darauf die exponierten Bereiche 2a der Sourcegebiete entfernt, um die unterliegenden Bereiche 14a der p-Körpergebiete 14 zu exponieren. Die Resistschicht 16 wird darauf entfernt und auf der Oberflache des Halbleiterkörpers Metall abgeschieden. Unter Verwendung bekannter Resistmaskier- und Ätztechniken werden getrennte Sourcemetallisierung 18 und Sammelschienenmetallisierung 19 definiert. Obgleich der Deutlichkeit halber die Sourcemetallisierung in Fig. 2 ausgelassen ist, werden die Ränder der Sourcemetallisierung, die sich selbstverständlich über die Kontaktfenster 15 erstreckt, durch die fetten Linien 18a in Fig. 2 veranschaulicht, wobei die Ränder der Sammelschienenmetallisierung auf gleiche Weise durch die fetten Linien 19a definiert werden. Die Sourcemetallisierung 18 schließt damit die exponierten p-Körpergebiete nach den exponierten Sourcegebieten 2a in jedem Kontaktfenster 15 kurz.
- Wenn die Sourcemetallisierung 18 Aluminium sein soll, kann das Aluminium mit herkömmlichen Mitteln direkt auf der Oberfläche der Halbleiteranordnung nach dem Exponieren der unterliegenden Bereiche 14a der Körpergebiete 14 nach obiger Angabe abgeschieden werden. Wenn jedoch Goldkontakte zu verwenden sind, müssen die exponierten unterliegenden Bereiche 14a der Körpergebiete 14 einen weiteren Borionenimplantationsschritt vor dem Entfernen der Resistschicht 16 erfahren, um die Dotierung auf der exponierten Oberfläche der p-Körperbereiche 14a zu erhöhen und den elektrischen Kontakt zwischen den p-Körperbereichen 14a und dem später abgeschiedenen Gold zu vergrößern. Da die Resistschicht 16 als Maske für den weiteren Borionenimplantationsschritt verwendet wird, sind keine zusätzlichen Maskierstufen erforderlich.
- Die Drain des Transistors wird durch das n-Substrat 2 gebildet, und eine Elektrode 20 wird auf der freien Oberfläche 5 des Substrats 2 zur Bildung des Drainkontakts angebracht. Die Elektrode kann beispielsweise Goldantimon sein, das auf bekannte Weise abgeschieden wird.
- In Fig. 4 wird schematisch und im Querschnitt einen Teil einer geänderten Form des oben beschriebenen IGFET veranschaulicht, wobei ähnliche oder dieselben Merkmale mit ähnlichen oder gleichen Bezugsziffern bezeichnet werden.
- Der geänderte IGFET ist gleich dem nach Fig. 1 mit der Ausnahme, daß der in Fig. 4 dargestellte IGFET eine Gatestruktur mit einer zusammengesetzten leitenden Gateschicht 6' enthält, die zusammengesetzte leitende Massivgatefinger 7' definiert.
- In diesem besonderen Beispiel wird eine polykristalline Siliziumschicht 61 auf der Oxidschicht 12 abgeschieden, wonach eine Isolierschicht 62, beispielsweise eine Siliziumdioxidschicht, und danach eine ätzwiderstandsfähige Schicht 63 beispielsweise aus Siliziumnitrid angebracht wird. Unter Verwendung herkömmlicher Maskier- und Ätztechniken werden unerwünschte Teile der zusammengesetzten Gateschicht 6' zur Bildung der Gatefinger 7' entfernt, die durch die Sammelschienen 9 miteinander verbunden werden (Fig. 2 und 3).
- Zum Erhalten des erforderlichen niedrigen spezifischen Widerstands wird die polykristalline Silizium-Gateschicht 61 beispielsweise mit Bor oder Leuchtstoff dotiert. Obgleich die Schicht 61 als dotierte Schicht abgeschieden werden kann, kann die Dotierung nach dem Abscheiden und Mustern der Gateschicht 6' ausgeführt werden. Beispielsweise kann die Dotierung der Gateschicht 6' bei der Bildung der Source- und Körpergebiete 2 und 14 auftreten, oder sie kann durch laterale Diffusion beispielsweise von Bor in exponierte Ränder der gemusterten Gateschicht nach der Beschreibung in EP-A-67475 ausgeführt werden.
- Selbstverständlich braucht die Gateschicht 61 nicht unbedingt eine polykristalline Siliziumschicht zu sein, aber könnte jede geeignete Leitschicht sein, beispielsweise eine feuerfeste Metallschicht, eine feuerfeste Metallsilicidschicht (beispielsweise eine Platinsilicidschicht) durch Abscheiden auf der Oxidschicht 12 oder eine Zusammensetzung von zwei oder mehreren der oben genannten Werkstoffe sein.
- Bei der Herstellung des IGFET nach Fig. 4 wird nach der Bildung der Gateschicht 6' Isoliermaterial 12', beispielsweise Siliziumdioxyd, auf der Oberfläche 4 mit einer geeigneten Aufdampftechnik abgeschieden. Das Isoliermaterial wächst auf der ganzen exponierten Oberfläche, d. h. der Oberfläche 4, wenn exponiert, der Oberfläche 63' der Gateschicht und den Rändern 9a (Fig. 3d) und 7'a der Gateschicht 6.
- Wenn das Aufwachsen des Isoliermaterials gestoppt ist, wird das Isoliermaterial nach der Oberfläche 4 hin unter Verwendung beispielsweise einer reaktiven Ionenätztechnik unter Verwendung beispielsweise einer CHF&sub3;- und Mgongasmischung zum Exponieren der Oberfläche 4 unterhalb der Aperturen in der Gateschicht 6' und der Oberfläche 63' der zusammengesetzten Gateschicht 6' anisotropisch geätzt. Da die anisotropische Ätzung das Isoliermaterial in einer Richtung senkrecht zur Oberfläche 4 angreift, wird eine vorgegebene vertikale Dicke von Isoliermaterial entfernt. Also wenn die Oberfläche 4 in den Aperturen in der Gateschicht, die zwischen den Gatefingern 7' und den Sammelschienen 9 definiert sind, und die Oberfläche 63' der Gateschicht 6' durch das anisotropische Ätzen exponiert werden, bleiben auf den Rändern 9a, 7'a der Gateschicht 6 Füllungen 27 aus Isoliermaterial mit der ursprünglichen seitlich gezüchteten Dicke zurück und definieren so ein jeweiliges Kontaktfenster (gleich dem Kontaktfenster 15) im Isoliermaterial, das oben und innerhalb jeder Apertur in der Gateschicht 6' angebracht wurde.
- Darauf werden Verunreinigungen in den Halbleiterkörper, beispielsweise durch Ionenimplantation nach obiger Beschreibung anhand der Fig. 1 bis 3d durch die Kontaktfenster eingeführt, um die Körpergebiete 14 und die Sourcegebiete 2 zu bilden.
- Nach der Bildung der Source- und Körpergebiete 2 und 14 wird die Resistschicht 16 auf der Oberfläche des Isoliermaterials angebracht und unter Verwendung herkömmlicher Techniken gemustert, um die Aperturen 17 in der Resistschicht zu definieren, so daß Maskiergebiete 16a der Resistschicht 16 sich ganz über die Fenster in dem Isoliermaterial erstrecken.
- Jedes Kontaktfenster ist, wie nach der Beschreibung des Beispiels anhand der Fig. 1 bis 3d, einem oder mehreren Maskiergebieten 16a zugeordnet, so daß das Fenster und die zugeordneten Maskiergebiete 16a zusammen einen oder mehrere exponierten Bereiche 2a des zugeordneten Sourcegebiets 2 definieren, d. h. die Bereiche 2a des Sourcegebiets 2, die nicht durch die Maskiergebiete oder das Isoliermaterial bedeckt werden, in dem das Fenster definiert ist. Die exponierten Bereiche 2a in jedem Kontaktfenster sind also, entsprechend der Beschreibung des Beispiels anhand der Fig. 1 bis 3d, nicht nur durch die Maskiergebiete 16a definiert, sondern durch die Kombination der Maskiergebiete 16a und der Fenster, so daß, wie im Ausführungsbeispiel nach Fig. 1 bis 3d, ein Teil des Umkreises jedes exponierten Bereichs 2a durch die Maskiergebiete 16a und ein Teil durch das Kontaktfenster definiert werden. Gemäß der Darstellung definieren die Maskiergebiete 16a eine Abmessung der exponierten Bereiche 2a und das Kontaktfenster definiert die andere Abmessung der exponierten Bereiche 2a.
- Wie im Beispiel nach der Beschreibung anhand der Fig. 1 bis 3d ist gemäß der Darstellung jede Apertur 17 rechteckig, um an das Rechteckmuster anzupassen, das für die Fenster und die Gateschicht 6' angenommen wurde, obgleich jede gewünschte geeignete Form für die Aperturen 17 verwendbar ist. Die Abmessung oder Breite jeder Apertur 17 in einer Richtung quer (im dargestellten Beispiel senkrecht) zur Länge des zugeordneten Fensters ist größer, üblicherweise um wenigstens das Zweifache des maximalen Aussichtfehlers, das auftreten könnte, als die Breite des Kontaktfensters, so daß, sogar wenn mögliche Ausrichtfehler berücksichtigt werden, die Ränder 17a der Aperturen 17 sich in der Längsrichtung des zugeordneten Kontaktfensters erstrecken und nicht in den länglichen Rändern des Fensters liegen. Auf andere Weise kann die Resistschicht 16 als eine Reihe diskreter Streifen gebildet werden, die sich in Querrichtung, im dargestellten Beispiel senkrecht, zu den Fenstern erstrecken, um die Möglichkeit der weiteren Überlappung der länglichen Ränder des Kontaktfensters durch die Resistschicht zu reduzieren, mit Ausnahme an den Stellen, an denen die Resistschicht sich über die ganzen Kontaktfenster erstreckt.
- Also bedeckt die Resistschicht 16 nur jene Teile der Fenster, die maskiert werden sollen, und wenn die Resistschicht einen Teil eines Fensters abdeckt, erstreckt sich die Resistschicht über die ganze Breite des Fensters. Die Resistschicht müßte sich quer vorbei dem Kontaktfenster an jeder Seite über eine Strecke gleich wenigstens dem maximalen Toleranzfehler erstrecken, der zu erwarten ist.
- In jedem Kontaktfenster können die relativen Abmessungen der exponierten Sourcebereiche 2a und der nicht exponierten Sourcebereiche 2b, die durch die Resistmaskiergebiete 16a bedeckt werden, jedes gewünschten Verhältnis aufweisen. In der dargestellten Anordnung wird die Resistschicht 16 gewählt, um abwechselnde exponierte und bedeckte gleichflächige Bereiche 2a und 2b des Sourcegebiets zu erzeugen. Es soll selbstverständlich klar sein, daß die exponierten und bedeckten Bereiche 2a und 2b jede gewünschte Form haben können. Die Anzahl der exponierten und bedeckten Bereiche ist selbstverständlich von der besonderen Anordnung und von der Länge der Gatefinger 7' abhängig, wobei diese letztgenannten Finger durch die gewünschte Gate-RC-Zeitkonstante bestimmt werden.
- Unter Verwendung herkömmlicher Ätzverfahren werden darauf die exponierten Bereiche 2a der Sourcegebiete entfernt, um die unterliegenden Bereiche 14a der p-Körpergebiete 14 zu exponieren. Die Resistschicht 16 wird darauf entfernt.
- Nach der Bildung der Source- und Draingebiete 2 und 14 und nach dem Exponieren der Körperbereiche 14a nach obiger Beschreibung kann eine feuerfeste Metallsilicidschicht 29 auf den exponierten Bereichen der Oberfläche 4 des Siliziumkörpers angebracht werden. Die Gateschicht 61 kann unter Verwendung eines geeigneten Ätzmittels zum Entfernen der Siliziumnitridschicht 63 und der Isolierschicht 62 für anschließende Silicidierung ebenfalls exponiert werden. In einer derartigen Anordnung wäre es auch möglich, neues Isoliermaterial auf der silicidierten Gateschicht anzubringen, um Kurzschluß nach der folgenden Sourcemetallisierung 18 und Reduktion der Kapazität mit dieser Sourcemetallisierung 18 zu verhindern. Die Metallsilicidschicht 29 kann auf bekannte Weise durch Abscheiden eines feuerfesten Metalls, beispielsweise Wolfram, Molybdän, Platin oder Titan, auf dem Halbleiterkörper gebildet und anschließend geglüht werden, beispielsweise thermisch oder durch Verwendung eines Laserbündels, um feuerfestes Metallsilicid nur auf den exponierten Bereichen der Siliziumoberflächen zu bilden. Auf dem Isoliermaterial zurückbleibendes Metall wird mit einem geeigneten Verfahren entfernt, beispielsweise mit einer Säurebehandlung. Die Source-, Gate- und Drainmetallisierung 18, 19, 20 wird darauf nach obiger Beschreibung anhand der Fig. 1 bis 3d abgeschieden.
- Selbstverständlich ist die Erfindung auf IGFETs aus einem Halbleitermaterial anders als Silizium und auf IGFETs anwendbar, wenn die Source- und Draingebiete auf eine andere Weise als in obiger Beschreibung gebildet werden. Auch kann die Erfindung in Zusammenhang mit anderen Zellenstrukturen angewandt werden, obgleich sie ihre besondere Anwendung in Zusammenhang mit ineinandergreifenden Strukturen findet. Es wird klar sein, daß die Leitfähigkeitstypen der verschiedenen Gebiete des IGFET nach obiger Beschreibung umkehrbar sind.
- Oben wurde bemerkt, daß die Zeichnung Ausführungsbeispiele der Erfindung darstellt, und um jedes Mißverständnis zu vermeiden, sei weiter noch bemerkt, daß in den folgenden Ansprüchen, in denen technische Merkmale in jedem Anspruch mit eingeklammerten Bezugsziffern bezüglich der Merkmale in der Zeichnung und bezeichnet werden, diese Bezugsziffern entsprechend der Verordnung 29(7) EPC lediglich zum Erleichtern des Verständnisses des Anspruchs als Beispiel aufgenommen wurden.
Claims (10)
1. Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors, das
aus dem Anbringen einer leitenden Gateschicht auf einer ersten Isolierschicht (12) auf
einer Oberfläche (4) eines Halbleiterkörpers (1) zur Bildung einer Isolierschichtstruktur
mit einem leitenden Gategebiet (7), aus dem Einführen von Verunreinigungen in den
Halbleiterkörper unter Verwendung der Isolierschichtstruktur als Maske zur Bildung
eines Sourcegebiets (2) vom einen Leitfähigkeitstyp in einem Körpergebiet (14) vom
entgegengesetzten Leitfähigkeitstyp, wobei ein Teil des Körpergebiets einen
Kanalbereich unter dem Gategebiet (7) bildet, aus dem Aufwachsen von Isoliermaterial zur
Bildung einer zweiten Isolierschicht (12) auf der Oberfläche des Halbleiterkörpers zum
Abdecken der Isolierschichtstruktur und aus dem Kurzschließen des Sourcegebiets (2)
nach dem Körpergebiet (14) durch das Öffnen eines Kontaktfensters (15) in der ersten
und in der zweiten Isolierschicht auf der einen Oberfläche zum Exponieren einer
Oberfläche des Sourcegebiets, aus dem Anbringen einer Maskierschicht (16) auf der
zweiten Isolierschicht und auf der Oberfläche des Sourcegebiets, um einen Bereich (2a)
des Sourcegebiets im Kontaktfenster exponiert zu lassen, aus dem Wegätzen des
exponierten Bereichs (2a) des Sourcegebiets im Kontaktfenster zum Exponieren eines
unterliegenden Bereichs (14a) des Körpergebiets, aus dem Entfernen der Maskierschicht
(16) und dem Anbringen von Metallisierung im Kontaktfenster zum Kurzschließen des
exponierten Bereichs des Körpergebiets nach dem Sourcegebiet besteht, dadurch
gekennzeichnet, daß die Markierschicht (16) eine Anzahl von Maskiergebieten (16a)
enthält, die sich je über das ganze Kontaktfenster (15) in einer Richtung erstrecken und
nur teilweise das Kontaktfenster (15) in einer zweiten Richtung bedecken, so daß das
Sourcegebiet (2) wenigstens einen exponierten Bereich (2a) mit einem Umkreis enthält,
der teilweise vom Kontaktfenster (15) und teilweise von den Maskiergebieten (16a)
definiert wird.
2. Verfahren nach Anspruch 1, das das Öffnen des Kontaktfensters (15)
durch anisotropisches Ätzen der ersten und der zweiten Isolierschicht (12) nach der
Oberfläche des Halbleiterkörpers umfaßt, so daß Isoliermaterial auf Rändern der
Isolierschichtstruktur zum Definieren des Kontaktfensters (15) zurückbleibt.
3. Verfahren nach Anspruch 1 oder 2, worin Verunreinigungen in den
Halbleiterkörper eingeführt werden, um ein jeweiliges Sourcegebiet (2) in einem
zugeordneten Körpergebiet (14) an jeder der zwei einander gegenüberliegenden Seiten
des Gategebiets (7) anzuordnen, so daß ein Teil jedes Körpergebiets einen jeweiligen
Kanalbereich unter der zugeordneten Seite des Gategebiets (7) gebildet wird, und worin
jedes Sourcegebiet (2) nach dem zugeordneten Körpergebiet (14) kurzgeschlossen wird,
wobei ein jeweiliges Kontaktfenster (15) über jedes Sourcegebiet geöffnet wird.
4. Verfahren nach Anspruch 1, das aus dem Anbringen der leitenden
Gateschicht auf der ersten Isolierschicht (12) auf der Oberfläche (4) des
Halbleiterkörpers (1) zur Bildung der Isolierschichtstruktur in Form einer regelmäßigen Masche mit
leitenden Gategebieten (7), die ein Feld rechteckiger Öffnungen (6a) definieren, aus
dem Einführen von Verunreinigungen in den Halbleiterkörper unter Verwendung der
Isolierschichtstruktur als Maske zur Bildung eines Sourcegebiets (2) vom einen
Leitfähigkeitstyp in einem Körpergebiet (14) vom entgegengesetzten Leitfähigkeitstyp, wobei
Teile des Körpergebiets Kanalbereiche unter den Gategebieten (7) bildet, aus dem
Aufwachsen von Isoliermaterial zur Bildung einer zweiten Isolierschicht (12) auf der
Oberfläche des Halbleiterkörpers zum Abdecken der Isolierschichtstruktur und aus dem
Kurzschließen der Sourcegebiete (2) nach den Körpergebieten (14) durch anisotropisches
Ätzen der ersten und zweiten Isolierschicht (12) nach der Oberfläche des
Halbleiterkörpers, wobei Isoliermaterial auf Rändern der Isolierschichtstruktur zum Definieren eines
jeweiligen Kontaktfensters (15) in jeder Öffnung zurückbleibt, aus dem Anbringen einer
Maskierschicht (16) mit Maskiergebieten (16a) auf der zweiten Isolierschicht (12),
wobei sich die Maskiergebiete (16a) über jedes ganzes Kontaktfenster (15) in einer
Richtung und nur teilweise über das Kontaktfenster in einer zweiten Richtung
erstrecken, so daß jedes Sourcegebiet (2) wenigstens einen exponierten Bereich (2a) mit
einem Umkreis enthält, der zum Teil durch das zugeordnete Kontaktfenster (15) und
zum Teil durch die zugeordneten Maskiergebiete (16a) definiert wird, aus dem
Wegätzen der nicht von der Maskierschicht bedeckten Bereiche der Sourcegebiete in den
zugeordneten Kontaktfenstern zum Exponieren unterliegender Bereiche (14a) der
Körpergebiete, aus dem Entfernen der Maskierschicht (16) und dem Anbringen von
Metallisierung zum Definieren ineinandergreifender Source- und Gateelektroden, wobei
sich die Metallisierung in die Kontaktfenster (15) zum Kurzschließen der exponierten
Bereiche der Körpergebiete nach den Sourcegebieten erstreckt.
5. Verfahren nach Anspruch 1, 2, 3 oder 4, worin der Schritt des Öffnens
des oder jedes Kontaktfensters (15) das öffnen eines länglichen Kontaktfensters umfaßt
und jedes Maskiergebiet (16a) auf der zweiten Isolierschicht (12) angebracht ist, damit
es sich über die ganze Breite des Kontaktfensters, jedoch nur teilweise über die Länge
des Kontaktfensters erstreckt.
6. Verfahren nach Anspruch 1, 2, 3 oder 4, worin der Schritt des Öffnens
des oder jedes Kontaktfensters (15) das öffnen eines länglichen Kontaktfensters umfaßt,
und der Schritt der Erzeugung der Maskiergebiete (16a) das Anbringen einer Anzahl im
wesentlichen gegenseitig paralleler Maskiergebiete umfaßt, die sich über die ganze
Lange des Kontaktfensters, jedoch im Abstand voneinander in der Längsrichtung des
Kontaktfensters erstrecken, um eine Anzahl im Abstand voneinander liegender
exponierter Bereiche des Sourcegebiets (2) im Kontaktfenster zu definieren.
7. Verfahren nach Anspruch 6, worin die Maskiergebiete (16a) sich über das
oder jedes Kontaktfenster erstrecken und in gleichmäßigem Abstand voneinander in der
Längsrichtung des Kontaktfensters (15) liegen.
8. Verfahren nach Anspruch 5, 6 oder 7, worin jedes Maskiergebiet (16a)
durch in der Maskierschicht (16) gebildete Aperturen (17) definiert wird und die Breite
jeder Apertur (17) größer ist als die Breite des Kontaktfensters (15).
9. Verfahren nach einem oder mehreren der vorangehenden Ansprüche,
worin die Maskiergebiete (16a) derart angeordnet sind, daß der oder jeder exponierte
Bereich flächenmäßig gleich jedem Bereich des Sourcegebiets ist, das mit den
Maskiergebieten bedeckt ist.
10. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, das
außerdem das Einführen von Verunreinigungen vom entgegengesetzten Leitfähigkeitstyp
durch das oder jedes Kontaktfenster (15) nach dem Ätzen zum Exponieren jedes
unterliegenden Bereichs (14a) des Körpergebiets, aber vor dem Entfernen der
Maskiergebiete (16a) umfaßt, um die Oberflächendotierung des exponierten Körpergebiets vor
dem Anbringen von Metallisierung im Kontaktfenster zu erhöhen.
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US5034346A (en) * | 1988-08-25 | 1991-07-23 | Micrel Inc. | Method for forming shorting contact for semiconductor which allows for relaxed alignment tolerance |
JPH0834312B2 (ja) * | 1988-12-06 | 1996-03-29 | 富士電機株式会社 | 縦形電界効果トランジスタ |
JP2751612B2 (ja) * | 1990-10-01 | 1998-05-18 | 株式会社デンソー | 縦型パワートランジスタ及びその製造方法 |
US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
DE69029942T2 (de) * | 1990-10-16 | 1997-08-28 | Cons Ric Microelettronica | Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom |
JPH05206470A (ja) * | 1991-11-20 | 1993-08-13 | Nec Corp | 絶縁ゲート型電界効果トランジスタ |
IT1252625B (it) * | 1991-12-05 | 1995-06-19 | Cons Ric Microelettronica | Processo di fabbricazione di transistors a effetto di campo con gate isolato (igfet) a bassa densita' di corto circuiti tra gate e source e dispositivi con esso ottenuti |
GB9215653D0 (en) * | 1992-07-23 | 1992-09-09 | Philips Electronics Uk Ltd | A method of manufacturing a semiconductor device comprising an insulated gate field effect device |
EP0654829A1 (de) * | 1993-11-12 | 1995-05-24 | STMicroelectronics, Inc. | MOS-gesteuerte doppelt-diffundierte Halbleiteranordnungen mit erhöhter Dichte |
EP0696054B1 (de) * | 1994-07-04 | 2002-02-20 | STMicroelectronics S.r.l. | Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie |
US5795793A (en) * | 1994-09-01 | 1998-08-18 | International Rectifier Corporation | Process for manufacture of MOS gated device with reduced mask count |
DE19840402C2 (de) * | 1997-12-12 | 2003-07-31 | Nat Semiconductor Corp | Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes |
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ITMI20012284A1 (it) * | 2001-10-30 | 2003-04-30 | St Microelectronics Srl | Metodo per il perfezionamento della connessione elettrica tra un dispositivo elettronico di potenza ed il suo package |
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US20120126313A1 (en) * | 2010-11-23 | 2012-05-24 | Microchip Technology Incorporated | Ultra thin die to improve series resistance of a fet |
US10446497B2 (en) * | 2016-03-29 | 2019-10-15 | Microchip Technology Incorporated | Combined source and base contact for a field effect transistor |
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---|---|---|---|---|
US4021270A (en) * | 1976-06-28 | 1977-05-03 | Motorola, Inc. | Double master mask process for integrated circuit manufacture |
US4182636A (en) * | 1978-06-30 | 1980-01-08 | International Business Machines Corporation | Method of fabricating self-aligned contact vias |
DE3016749A1 (de) * | 1980-04-30 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung |
GB2100507A (en) * | 1981-06-17 | 1982-12-22 | Philips Electronic Associated | Method of making a vertical igfet |
US4598461A (en) * | 1982-01-04 | 1986-07-08 | General Electric Company | Methods of making self-aligned power MOSFET with integral source-base short |
US4567641A (en) * | 1982-04-12 | 1986-02-04 | General Electric Company | Method of fabricating semiconductor devices having a diffused region of reduced length |
US4503598A (en) * | 1982-05-20 | 1985-03-12 | Fairchild Camera & Instrument Corporation | Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques |
US4466176A (en) * | 1982-08-09 | 1984-08-21 | General Electric Company | Process for manufacturing insulated-gate semiconductor devices with integral shorts |
US4546535A (en) * | 1983-12-12 | 1985-10-15 | International Business Machines Corporation | Method of making submicron FET structure |
DE3402867A1 (de) * | 1984-01-27 | 1985-08-01 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit kontaktloch |
US4692998A (en) * | 1985-01-12 | 1987-09-15 | M/A-Com, Inc. | Process for fabricating semiconductor components |
US4648174A (en) * | 1985-02-05 | 1987-03-10 | General Electric Company | Method of making high breakdown voltage semiconductor device |
US4632724A (en) * | 1985-08-19 | 1986-12-30 | International Business Machines Corporation | Visibility enhancement of first order alignment marks |
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