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Die Erfindung betrifft ein Gerät zur Speicherung digitaler Daten. Sie bezieht sich
insbesondere auf eine für ein PCM-Audio-Bandgerät oder dergleichen bestimmte
Vorrichtung zur digitalen Datenspeicherung.
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Bei digitalen PCM-Audio-Bandgeräten werden die aufzuzeichnenden Daten im
allgemeinen in mehrere Blöcke aufgeteilt, die jeweils eine bestimmte Datenmenge
enthalten. Dabei umfaßt jeder Block beispielsweise ein Blocksynchronisiersignal, das am
Anfang angeordnet ist, ferner eine Blockadresse, die an der nächstfolgenden Position
angeordnet ist, sowie Audiodaten und dergleichen, die sich hinter der Blockadresse
befinden.
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Wenn eine solche in Blöcke mit der genannten Datenanordnung unterteilte Datenreihe,
von einem Magnetband reproduziert wird, enthält das reproduzierte Signal eine
Zeitbasis-"Schwankungskomponente", die auf Änderungen der Laufgeschwindigkeit des
Magnetbandes oder ähnliche Einflüsse zurückzuführen ist.
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Zur Eliminierung dieser Zeitbasis-Schwankungskomponente verwendet man eine
Zeitbasis-Korrekturschaltung, in der die reproduzierten Daten nach Maßgabe eines mit
dem reproduzierten Signal synchronisierten Schreibtaktes in einen Pufferspeicher
eingeschrieben werden und nach Maßgabe eines Lesetaktes, der auf einem von einem
Quarzoszillator oder dergleichen erzeugten Takt mit konstanter Frequenz basiert, aus
dem Pufferspeicher ausgelesen wird. Wenn die reproduzierten Daten in den
Pufferspeicher eingeschrieben werden, verweist die Blockadresse in den reproduzierten
Daten auf den jeweiligen Block. Die Daten dieses Blocks werden unter einer Adresse
in den Pufferspeicher eingeschrieben, die durch die Blockadresse bestimmt wird.
Deshalb ist es erforderlich, daß die Blockadresse korrekt wiedergegeben wird. Es wird
zumindest die Blockadresse jedes Blocks unter Verwendung eines
Fehlererfassungskodes, z. B. eines CRC-Kodes, kodiert und aufgezeichnet. Mit Hilfe dieses
Fehlererfassungskodes wird dann geprüft, ob in der reproduzierten Blockadresse ein Fehler
vorhanden ist oder nicht. Falls die reproduzierte Blockadresse als fehlerhaft erkannt
wurde, werden die Daten aus diesem Block entweder nicht oder als fehlerbehaftete
Daten in den Pufferspeicher eingeschrieben. Ein Beispiel für eine
Zeitbasis-Korrekturschaltung findet sich in GB-A-2 084363.
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Wenn bei dieser bekannten Zeitbasis-Korrekturschaltung die reproduzierten Daten in
den Pufferspeicher eingeschrieben werden, muß zuvor das Ergebnis der
Fehlererfassung durch den CRC-Kode bekannt sein. Nun ist allerdings das Resultat der
Fehlererfassung erst dann bekannt, wenn alle reproduzierten Daten eines Blocks vorhanden
sind. Damit ist der Nachteil verbunden, daß man, wie beispielsweise in GB-A-2 084
363 und JP-A-59-175 011 beschrieben, eine Verzögerungsschaltung und einen
temporären Speicher zur Speicherung zumindest der Daten eines Blocks sowie eine
Speichersteuerschaltung zu ihrer Steuerung aufwenden muß. Hierzu benötigt man eine
große Speicherkapazität, und der Schaltungsaufbau wird kompliziert.
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Es ist deshalb ein Ziel der Erfindung, ein Gerät zur Speicherung digitaler Daten
vorzusehen, das die beschriebenen Nachteile nicht aufweist.
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Dieses Ziel wird erfindungsgemäß erreicht durch ein Gerät zur Speicherung digitaler
Daten
mit einer Daten-Eingangseinrichtung zum Empfang von Datenblöcken, die jeweils
zumindest Blockadressendaten zur Identifizierung des Blocks, ferner Hauptdaten sowie
Redundanzdaten zur Bildung eines Fehlererfassungs- und Fehlerkorrekturkodes,
einschließlich Daten zur Feststellung des Vorhandenseins oder Nichtvorhandenseins
eines Fehlers in den Blockadressendaten enthalten,
mit einer Fehlererfassungseinrichtung zum Feststellen des Vorhandenseins oder
Nichtvorhandenseins eines Fehlers in den Blockadressendaten unter Verwendung der
Redundanzdaten und zum Erzeugen eines Fehlererfassungssignals, wenn ein Fehler
in der Blockadresse festgestellt wird,
mit einer ersten Schreibadressen-Generatoreinrichtung zur Erzeugung von ersten
Schreibadressendaten,
sowie mit einer ersten Speichereinrichtung zur Speicherung zumindest der
Hauptdaten des Datenblocks nach Maßgabe der aus der ersten
Schreibadressen-Generatoreinrichtung kommenden ersten Schreibadressendaten,
das dadurch gekennzeichnet ist,
daß die erste Schreibadressen-Generatoreinrichtung neue erste
Schreibadressendaten nur dann erzeugt, wenn in den den gespeicherten Hauptdaten entsprechenden
Blockadressendaten kein Fehler festgestellt wird, und daß andernfalls die ersten
Schreibadressendaten beibehalten werden, so daß die Hauptdaten eines neuen
Datenblocks die genannten gespeicherten Hauptdaten in der ersten
Speichereinrichtung überschreiben,
und das ferner gekennzeichnet ist durch
eine zweite Schreibadressen-Generatoreinrichtung zur Erzeugung von zweiten
Schreibadressendaten,
eine zweite Speichereinrichtung zur Speicherung der ersten Schreibadressendaten
nach Maßgabe der zweiten Schreibadressendaten,
eine zweite Leseadressen-Generatoreinrichtung zur Erzeugung von zweiten
Leseadressendaten, derart daß die in der zweiten Speichereinrichtung gespeicherten
ersten Schreibadressendaten nach Maßgabe der zweiten Leseadressendaten
ausgelesen werden,
und eine erste Leseadressen-Generatoreinrichtung zur Erzeugung von ersten
Leseadressendaten nach Maßgabe der aus der zweiten Speichereinrichtung
ausgelesenen ersten Schreibadressendaten, derart daß die in der ersten Speichereinrichtung
gespeicherten Hauptdaten nach Maßgabe der ersten Leseadressendaten ausgelesen
werden.
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Das Gerät besitzt einen einfachen Schaltungsaufbau mit verringerter
Speicherkapazität. Außerdem können der Aufwand für die Steuerschaltungen der Speicher reduziert
und die Schaltungen selbst vereinfacht werden.
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Im folgenden sei unter Bezugnahme auf die Zeichnungen ein Ausführungsbeispiel der
Erfindung beschrieben.
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Fig. 1 zeigt ein beispielhaftes schematisches Diagramm für das
Aufzeichnungsformat eines digitalen Tonbandgeräts, für den die vorliegende Erfindung
vorgesehen ist,
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Fig. 2 zeigt ein Blockschaltbild des Hauptteils eines Ausführungsbeispiels des
digitalen Tonbandgeräts, auf den die Erfindung angewendet wird,
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Fig. 3 zeigt ein Blockdiagramm des Hauptteils der in Fig. 2 dargestellten Zeitbasis-
Korrekturschaltung,
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Fig. 4 zeigt ein schematisches Diagramm zur Erläuterung der Wirkungsweise der
Zeitbasis-Korrekturschaltungen von Fig. 2.
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Im folgenden sei die Erfindung unter Bezugnahme auf die Zeichnungen anhand eines
Ausführungsbeispiels beschrieben. In diesem wird die Erfindung auf ein Gerät zur
Speicherung eines mehrkanaligen digitalen Tonbandgeräts, speziell auf die Zeitbasis-
Korrekturschaltung einer Wiedergabeschaltung, angewendet.
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Fig. 1 zeigt die Blockbildung von Daten, die mit Hilfe des digitalen Tonbandgeräts
aufgezeichnet oder wiedergegeben werden sollen. In jedem Block befindet sich am
Anfang ein Blocksynchronisiermuster, bestehend aus 11 Bits. Dahinter befinden sich
eine Blockadresse, bestehend aus zwei Bits, hinter dieser liegen reservierte Bits,
bestehend aus zwei Bits, sowie ein aus einem Bit bestehendes Kennzeichenbit (Flag).
Die reservierten Bits entsprechen einem unbestimmten Bereich. In dem Block mit der
Adresse "00" bildet das Kennzeichenbit durch den Wert "1" eine Information über das
EIN/AUS-Schalten der Emphasis. In den anderen Blöcken ist das Kennzeichenbit auf
"0" gesetzt. Das Blocksynchronisiermuster, die Blockadresse, die reservierten Bits und
das Kennzeichenbit bilden zusammen ein aus 16 Bits bestehendes Synchronisierwort.
Im Anschluß an das Synchronisierwort sind die Audiodaten, bestehend aus 12 Wörtern
mit jeweils 16 Bits, sowie die aus vier Wörtern bestehenden Paritätsdaten angeordnet.
An letzter Stelle befindet sich ein Redundanzkode, der einen CRCC (Cyclic
Redundancy Check Code) aus 16 Bits bildet. Der CRCC-Kode ist den Daten des
Synchronisierworts, den Audiodaten und den Paritätsdaten unter der Blockadresse aus 2 Bits
zugeordnet. Die Einzelheiten dieser Formate sind, wenn auch teilweise abweichend, in GB-
2 084 363 beschrieben, so daß hier auf eine Wiederholung der Beschreibung
verzichtet werden kann.
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Fig. 2 zeigt ein schematisches Diagramm der Schaltungsanordnung zur Extrahierung
der Datenreihen aus den Signalen von 4 Kanälen, die von einem Magnetband
wiedergegeben werden, ferner zur Durchführung der Zeitbasiskorrektur für diese Datenreihen
sowie zur anschließenden Fehlerkorrektur. Die von dem Magnetband reproduzierten
Datenreihen der Kanäle A bis D werden den entsprechenden Exemplaren von
Eingängen 1A bis 1D für die reproduzierten Daten zugeführt. Einem Eingang 3 wird ein
Haupttakt MCK zugeführt, der auf der Genauigkeit eines Schwingquarzes basiert.
Einem Eingang 2 wird ein Blocksynchronisiersignal XB-SYNC zugeführt, das mit dem
Haupttakt synchronisiert ist. Ein Zeitsignalgenerator 4 erzeugt auf der Basis des
Haupttakts und des Blocksynchronisiersignals verschiedene Zeitsignale. Die an den
Eingängen 1A bis 1D anliegenden reproduzierten Datenreihen werden digitalen PLL-
Schaltungen 5A bis 5D zugeführt. Aus den reproduzierten Datenreihen wird ein Bit-
Takt BCK extrahiert.
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Die reproduzierten Datenreihen der einzelnen Kanäle und der Bit-Takt BCK werden für
jeweils zwei Kanäle Schaltungsblöcken 6A und 6B zugeführt, in denen die
Detektierung der Synchronisation, die Demodulation, die Fehlererfassung und die Zeitbasis-
Korrektur durchgeführt werden, die weiter unten im Detail erläutert werden. Mit den
Schaltungsblöcken 6A und 6B sind Pufferspeicher 7A bzw. 7B für die
Zeitbasiskorrektur verbunden. Die in ihrer Zeitbasis korrigierten Daten und die Fehlerkennzeichen
werden einer Fehlerkorrekturschaltung 8 zugeführt, in der die Daten von 4 Kanälen im
Zeitmultiplex verarbeitet werden. Die Fehlerkorrekturschaltung 8 ist außerdem mit
einem Pufferspeicher 9 verbunden. Die Daten, die in der Fehlerkorrekturschaltung 9
einer Fehlerkorrektur unterzogen wurden, werden mit Hilfe einer (nicht dargestellten)
Fehlerinterpolationsschaltung in der Nachstufe unter Verwendung der gleichzeitig
ausgegebenen Fehlerstatusinformation in geeigneter Weise korrigiert. Sie werden
anschließend einer Digital/Analog-Wandlung unterzogen und als analoge Audiosignale
ausgegeben.
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Im folgenden seien anhand von Fig. 3 (Fig. 3A-3B) die Schaltungsblöcke 6A und 6B
zur Durchführung der Synchronisierdetektierung Demodulation, Fehlererfassung und
Zeitbasiskorrektur beschrieben. Dabei zeigt das Diagramm die Schaltung zur
Durchführung der Synchronisierungsdetektierung, der Demodulation und der Fehlererfassung
usw. für nur einen Kanal. Die gleiche Schaltung auch für einen weiteren Kanal
vorgesehen. Die Zeitbasis-Korrekturschaltung kann die Daten zweier Kanäle im Zeitmultiplex
verarbeiten.
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Für den Kanal A (CH-A) wird das reproduzierte Kanalsignal von einem Eingang 11 a
einer Kantendetektorschaltung 12 zugeführt. Dieser Kantendetektorschaltung 12 wird
außerdem über einen Eingang 11 b der Bittakt BCK zugeführt, den die in Fig. 2
dargestellte digitale PLL-Schaltung 5A aus dem reproduzierten Kanalsignal extrahiert. Die
Kantendetektorschaltung 12 detektiert die in dem reproduzierten Kanalsignal
enthaltene Kode-Inversion synchron mit dem Bittakt BCK und gibt eine Folge von
Detektorimpulsen in dieser Detektierungs-Zeitlage aus. Das Ausgangssignal der
Kantendetektorschaltung 12 wird einer Synchronisiersignal-Trennschaltung 13 zugeführt. Das in
Fig. 1 dargestellte Blocksynchronisiermuster wird detektiert, und es wird ein
Blocksynchronisiersignal XB-SYNC ausgegeben. Das Blocksynchronisiersignal XB-SYNC wird
einem Taktgenerator 14 zugeführt, und es wird ein mit dem Blocksynchronisiersignal
XB-SYNC synchronisiertes Taktsignal gebildet.
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Der Detektorimpuls aus der Kantendetektorschaltung 12 wird andererseits einem
Demodulator 15 zur Demodulierung der Kanalkodierung zugeführt, und die Datenreihe
wird aus dem reproduzierten Kanalsignal moduliert. Die Kanalkodierung und der
zugehörige Demodulator sind in GB 2 069 055 im Detail erläutert, so daß sich ihre
Beschreibung hier erübrigt.
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Die demodulierte Datenreihe wird einer Fehlerdetektorschaltung 16 zugeführt. Unter
Verwendung des CRCC wird das Vorhandensein oder Nichtvorhandensein von Fehlern
geprüft und ein Fehler-Kennzeichnungsbit (FLAG) ausgegeben, das für das
Vorhandensein oder Nichtvorhandensein von Fehlern kennzeichnend ist. Im vorliegenden Fall
ist die Fehlererfassung der Blockadresse und der Daten besonders wichtig. Die aus
dem Demodulator 15 kommende Datenreihe wird andererseits einem aus einem 8Bit-
Schieberegister bestehenden Serien/Parallel-Wandler (S/P-Wandler) 17 zugeführt und
in parallele 8Bit-Daten umgewandelt. Die Daten aus dem S/P-Wandler 17 werden einer
Verriegelungsschaltung 18 für die höchstwertigen Bits, einer Verriegelungsschaltung
19 für die niedrigwertigen Bits und einer Verriegelungsschaltung 20 für das Flag
zugeführt. Ein Verriegelungs-Zeitsignalgenerator 21 führt den Verriegelungsschaltungen 18,
19 und 20 Verriegelungs-Zeitimpulse zu. Der S/P-Wandler 17 und der Verriegelungs-
Zeitsignalgenerator 21 arbeiten nach Maßgabe der Taktsignale des Taktgenerators 14.
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Die Verriegelungsschaltung 18 für die höchstwertigen Bits speichert die Symbole der
oberen 8Bits der Wortdaten einer Abtastprobe und 16 Bits z. B. in Form von Audio-
PCM-Signalen, dem Prüfkode des Fehlerkorrekturkodes usw. Die
Verriegelungsschaltung 19 für die unteren Bits speichert die Symbole der unteren 8 Bits der Wortdaten.
Die Verriegelungsschaltung 20 für das Flag verriegelt die Blockadresse, die
reservierten Bits sowie das Flag-Bit in den reproduzierten Daten.
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Die Ausgangssignale der Verriegelungsschaltungen 18 und 19 für die höchstwertigen
Bits bzw. die unteren Bits werden einem Wortdaten-Wähler 22 für die Wortdaten
zugeführt. Dieser gibt die Wortdaten aus, die in einem Wortdatenspeicher eingeschrieben
werden sollen.
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Durch Abzählen der Taktimpulse aus der Synchronisiersignal-Trennschaltung 13
erzeugt ein Adressengenerator 23 des Wortdatenspeichers eine untere Adresse in
Spaltenrichtung eines Wortdatenspeichers, d. h. für die Symbole einer 8Bit-Einheit. Ein
weiter unten erläuterter Adressengenerator 24 des Wortdatenspeichers erzeugt eine
obere Adresse in Zeilenrichtung des Wortdatenspeichers, d. h. für den Block.
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Auf der anderen Seite speichert eine Flag-Verriegelungsschaltung 25 die
Blockadresse, reservierte Bits, ein Flag-Bit aus der Flag-Verriegelungsschaltung 20 und das
Fehler-Flag aus der Fehlererfassungsschaltung 16. Die obere Adresse aus dem
Adressengenerator 24 wird einer Adressen-Verriegelungsschaltung 26 zugeführt.
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Die Daten in der Flag-Verriegelungsschaltung 25 und der
Adressen-Verriegelungsschaltung 26 der einzelnen Kanäle werden über Kanalwähler 27 bzw. 28 einem
Verzeichnis-Datenwähler 29 zugeführt. Die Verzeichnisdaten, die in einem Verzeichnis-
Datenspeicher eingeschrieben sind, werden von dem Wähler 29 ausgegeben. Im
vorliegenden Ausführungsbeispiel wird der Speicherbereich in einem von zwei RAMs 7A
oder 7B (Fig. 2) separat als Wortdaten-Speicherbereich 7w und als Verzeichnisdaten-
Speicherbereich 7d verwendet, wie dies in Fig. 4 dargestellt ist. Deshalb werden die
Wortdaten aus dem Wortdatenwähler 22 und die Verzeichnisdaten aus dem
Verzeichnisdatenwähler 29 einem Schreibdatenwähler 31 zugeführt. Dieser gibt selektiv
entweder die Wortdaten oder die Verzeichnisdaten aus, die in dem RAM 7A oder 7B
eingeschrieben sind. Ein Schreib-Zeitsignal-Generator 33 erzeugt ein
Schreib-Zeitsteuersignal auf der Basis eines Zeittakts, der von dem Zeitsignalgenerator 4 erzeugt und
einem Eingang 32 zugeführt wird. Dieses und ein von dem
Verriegelungs-Zeitsignalgenerator 21 erzeugtes Verriegelungs-Zeitsignal werden einer aus einem Flip-Flop
bestehenden Daten-Schreibsteuerung 34 zugeführt, und es wird ein
Daten-Schreibsteuersignal gebildet, das zusammen mit dem Zeitsignaltakt von dem Eingang 32 einer
Speicher-Lese/Schreib-Steuerung 35 zugeführt wird. Letztere gibt ein Schaltsignal aus. Ein
mit dem Schreibdatenwähler 41 verbundener Tri-State-Puffer 36 wird so gesteuert, daß
während eines Schreib-Zeitsteuersignals die Wortdaten und die Verzeichnisdaten an
einem Daten-Eingang/Ausgang 37 ausgegeben werden. Bezüglich der
Verzeichnisdaten werden das Schreib-Zeitsteuersignal, das in dem Schreib-Zeitsignalgenerator 33
gebildet wird, und das Fehler-Flag aus der Fehlerdetektorschaltung 16 einer aus einem
Flip-Flop bestehenden Verzeichnisdaten-Schaltsteuerung 38 zugeführt.
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Nur dann, wenn das Fehler-Flag anzeigt, daß kein Fehler vorhanden ist, wird ein
Steuersignal ausgegeben und der Speicher-Lese/Schreib-Steuerung 35 zugeführt. Und nur
dann, wenn die Fehlerdetektorschaltung 16 als Ergebnis der Fehlererfassung feststellt,
daß kein Fehler vorhanden ist, werden die Verzeichnisdaten an den Daten-I/O-Zugang
37 ausgegeben. Ein solches Steuerverfahren ist auch in GB 2 084 363 und JP-A-57-
50308 offenbart.
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Der Wortdaten-Speicherbereich 7w wird beispielsweise bezeichnet durch die obere 4
Bit-Adresse von 0 bis 14, die für den Block kennzeichnend sind, die untere 5 Bit-
Adresse von 0 bis 31, die 32 aus jeweils 8 Bit bestehende Symbole repräsentieren und
16 Wörtern pro Block entsprechen, und die mittlere Adresse aus einem Bit, die für den
Kanal kennzeichnend ist. Der Verzeichnisdaten-Speicherbereich 7d wird
beispielsweise bezeichnet durch die obere Adresse aus 4 Bits, die alle den Wert "1" haben, die
untere Adresse aus 4 Bits für 0 bis 14, die den Block kennzeichnen, und die aus einem
Bit bestehende mittlere Adresse, die den Kanal kennzeichnet. Im folgenden sei ein
Verfahren zur Erzeugung der Adressen erläutert.
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Ein Sektor-Synchronisiersignal XS-SYNC mit Quarzgenauigkeit und das
Blocksynchronisiersignal XB-SYNC werden einem Eingang 39 zugeführt. Ein Verzeichnis-
Leseadressengenerator 40 erzeugt eine Leseadresse in dem Speicherbereich für
Verzeichnisdaten, die mit den genannten Sektor- und Blocksynchronisiersignalen
synchronisiert ist. Diese Leseadresse wird einem Adressenwähler 41 zugeführt. In einem
Verzeichnis-Schreibadressengenerator 42 wird aus folgenden Daten eine
Schreibadresse in dem Verzeichnisdaten-Speicherbereich 7d gebildet: der aus dem
Leseadressengenerator 40 kommenden Leseadresse, einem über einen Eingang 43
zugeführten Verriegelungsmodussignal, einem über einen Eingang 44 zugeführten
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Gesamtverzögerungsbetrag der Zeitbasis-Korrekturschaltung und der von der Flag-
Verriegelungsschaltung 20 kommenden Blockadresse der reproduzierten Daten. Die
genannte Leseadresse wird mit einem vorbestimmten Versatz versehen. Die
Schreibadresse wird über einen Kanalwähler 45 dem Adressenwähler 41 zugeführt. Der
Verriegelungsmodus ist in EP-A-0086 658 offenbart, so daß seine Beschreibung hier
entfallen kann.
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Die Schreibadresse für den Speicherbereich für die Wortdaten wird in der oben
angegebenen Weise von den Wort-Schreibadressengeneratoren 24 und 25 erzeugt. Die
Verzeichnisdaten-Schreibsteuerung 38 gibt nur dann ein Steuersignal aus, wenn das
Fehler-Flag aus der Fehlerdetektorschaltung 16 anzeigt daß kein Fehler vorliegt. Der
obere Adressenteil der Schreibadresse wird dann erzeugt, wenn das Steuersignal aus
der Steuerung 38 zusammen mit dem Steuersignal aus der Daten-Schreibsteuerung
34 dem Adressengenerator 24 als Takt zugeführt wird. Deshalb wird die
Schreibadresse in dem Speicherbereich für Wortdaten nur dann erhöht, wenn festgestellt wird, daß
sie keinen Fehler aufweist.
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Die Schreibadresse für den Wortdatenspeicher, die aus dem aus dem
Adressengenerator 24 kommenden oberen Adressenteil und aus dem Adressengenerator 24
kommende dem unteren Adressenteil besteht, ferner die Verzeichnis-Leseadresse aus
dem Adressengenerator 40 und die Verzeichnis-Schreibadresse aus dem
Adressengenerator 42 werden, wie oben beschrieben, über den Adressenwähler 41 als
Adressensignale der RAMs 7A oder 7B an einen Adressenausgang 46 ausgegeben. Die
Verzeichnisdaten werden, ebenfalls nach Maßgabe der genannten Adressensignale, in
den Speicherbereich 7d in dem RAM 7A oder 7B eingeschrieben bzw. aus ihm
ausgelesen. Unmittelbar nach dem Auslesen der Daten aus dem
Verzeichnisdaten-Speicherbereich 7d wird das Fehler-Flag-Bit in den Zustand gesetzt, der das Vorhandensein
von Fehlern bezüglich des Bereichs in der Adresse kennzeichnet, der ausgelesen
wurde. Ein solches Steuerverfahren ist in GB 2 084 363 und JP-A-57-50308
beschrieben. Es ist deshalb in den Diagrammen nicht dargestellt und wird auch nicht erneut
beschrieben.
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Die aus dem Speicherbereich 7d in dem RAM 7A oder 7B ausgelesenen
Verzeichnisdaten werden über den I/O-Datenanschluß 37 eingegeben. Der obere Adressenteil der
Schreibadresse in dem Wortdaten-Speicherbereich in dem RAM 7A oder 7B wird mit
Hilfe eines Verriegelungssignals in eine Wort-Leseadressen-Verriegelungsschaltung 48
übernommen. Das Verriegelungssignal wird von einem
Lesedaten-Verriegelungs-Zeitsignalgenerator 47 auf der Basis des Steuersignals erzeugt, das von der Speicher-
Schreib/Lese-Steuerung 35 ausgegeben wird. Der obere Adressenteil wird über einen
Kanalwähler 49 dem Adressenwähler 41 zugeführt. Der untere Adressenteil wird in
Abhängigkeit von Zeittaktsignalen erzeugt, die verschiedene Takte enthalten, die durch
Frequenzteilung des am Eingang 32 anliegenden Takts erzeugt werden. Der obere
Adressenteil und der untere Adressenteil dienen als Wort-Leseadresse. Auf der Basis
dieser Leseadresse werden die Wortdaten aus dem Speicherbereich 7w in den RAM
7A oder 7B ausgelesen. Die Steuerung des Einschreibens in die RAMs 7A oder 7B
bzw. des Auslesens aus ihnen erfolgt durch ein Schreib-Aktivierungssignal, das von
der Speicher-Lese/Schreib-Steuerung 35 an einen Ausgang 50 abgegeben wird. Das
Auslesen der Wortdaten aus den RAMs 7A oder 7B wird gesteuert, indem ein
Steuersignal aus einer "Früher/Später"-Ausgabesteuerung 52 der Speicher-Lese/Schreib-
Steuerung 35 und einem Datenverriegelungs-Zeitsignalgenerator 47 durch ein
"Früher/Später"-(F/L)-Modus-Signal zugeführt wird, das an einem Eingang 51 anliegt.
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Bei der Ausgabe der Wortdaten im Zeitmultiplex wird eine Auswahl durchgeführt, die
sich darauf bezieht, ob die Wortdaten in der ersten oder in der zweiten Hälfte
ausgegeben werden. Der Grund hierfür liegt darin, daß die Fehlerkorrekturschaltung 8 die
Daten von 4 Kanälen verarbeiten kann, der Schaltungsblock 6A oder 6B hingegen die
Daten von nur zwei Kanälen verarbeitet.
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Die aus dem Wortdatenbereich 7w in den RAMs 7A oder 7B ausgelesenen Wortdaten
werden über einen Ausgang 54 der Fehlerkorrekturschaltung 8 in der Nachstufe
zugeführt. Dies geschieht über eine Datenverriegelungsschaltung 53, die durch das
Verriegelungssignal aus dem Lesedaten-Verriegelungs-Zeitsignalgenerator 47 gesteuert
wird. Auf der anderen Seite wird das Fehler-Flag in den aus dem Verzeichnisdaten-
Speicherbereich 7d ausgelesenen Verzeichnisdaten über eine
Fehler-Flag-Verriegelungsschaltung 55, die durch das Verriegelungssignal aus dem
Lesedaten-Verriegelungs-Zeitsignalgenerator 47 gesteuert wird, einem Ausgang 56 aus der
Fehlerkorrekturschaltung 7 der Nachstufe zugeführt. Außerdem wird auch das Flag-Bit, das die
Emphasis-Information in den Verzeichnisdaten enthält, über eine
Flag-Verriegelungsschaltung 57, die durch das Verriegelungssignal aus dem Generator 47 gesteuert wird,
an einen Ausgang 58 gegeben.
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Im folgenden sei die Wirkungsweise der vorangehend beschriebenen Anordnung
anhand von Fig. 4 erläutert. Wenn die Fehlerdetektorschaltung 16 als Ergebnis der
Fehlererfassung feststellt, daß kein Fehler vorhanden ist, werden die 16Bit-Wortdaten
des relevanten Blocks in den Wortdaten-Speicherbereich 7w in dem RAM 7A oder 7B
eingeschrieben, der durch die Wortschreibadressen bestimmt ist, die von den
Adressengeneratoren 23 und 24 erzeugt werden. Fig. 4 zeigt einen Zustand, in welchem die
Wortdaten gerade in den Bereich unter der oberen Adresse "13" eingeschrieben
werden. Gleichzeitig werden für diesen Block die Verzeichnisdaten in den
Verzeichnisdaten-Speicherbereich 7d eingeschrieben, der durch die von dem Adressengenerator
41 erzeugte Verzeichnis-Schreibadresse bestimmt wird. Diese Verzeichnisdaten
umfassen: Das Fehler-Flag aus einem Bit, das von der Fehlerdetektorschaltung 16
ausgegeben wird und anzeigt, daß keine Fehler vorhanden sind, ferner die Emphasis-
Information aus einem Bit, die in dem Blocksynchronisierwort enthalten ist, ein weiteres
Flag-Bit aus einem Bit, die reservierten Bits aus zwei Bits, die Blockadresse aus zwei
Bits, die Daten eines Bits, die für die Kanalinformation kennzeichnend sind, sowie der
obere Adressenteil aus vier Bits, der von dem Adressengenerator 24 erzeugt wird. Fig.
4 zeigt einen Zustand, in welchem die Verzeichnisdaten, die den im Bereich des
oberen Adressenteils "13" eingeschriebenen Wortdaten entsprechen, in dem
Verzeichnisbereich unter der Adresse "14" eingeschrieben wurden. Wenn die Verzeichnisdaten in
dieser Weise eingeschrieben werden, wird der obere Adressenteil der
Wort-Schreibadresse durch das Steuersignal inkrementiert, das die
Verzeichnisdaten-Schreibsteuerung 38 dem Adressengenerator 24 zuführt. Falls als Ergebnis der Fehlererfassung
festgestellt wird, daß Fehler vorhanden sind, werden die Wortdaten dieses Blocks
einmal in den Speicherbereich 7w eingeschrieben, der durch die auf diese Weise
inkrementierte Wortschreibadresse bestimmt wird. Da die
Verzeichnisdaten-Schreibsteuerung 38 jedoch kein Steuersignal an den Adressengenerator 24 liefert, wird der obere
Adressenteil nicht inkrementiert. Deshalb werden die Wortdaten des Blocks, deren
Fehlerfreiheit festgestellt wurde, überlappend unter der gleichen Adresse
eingeschrieben, so daß die als fehlerbehaftet festgestellten Wortdaten, die bereits in den Block
eingeschrieben wurden, gelöscht werden. Da andererseits die entsprechenden
Verzeichnisdaten nicht in den Verzeichnisdaten-Speicherbereich 7d eingeschrieben
werden, bleibt das Fehler-Flag bestehen, das das Vorhandensein von Fehlern anzeigt und
wieder eingeschrieben wurde, nachdem es zuvor ausgelesen worden war.
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Die Verzeichnisdaten werden aus dem Speicherbereich 7d auf der Basis der
Leseadresse aus dem Leseadressengenerator 40 ausgelesen, der mit der Frequenz des
frequenzgenauen Quarzoszillators verriegelt ist. Falls das Fehler-Flag anzeigt, daß
keine Fehler vorhanden sind, wird die Wortdatenadresse in der
Leseadressen-Verriegelungsschaltung 48 verriegelt, und gleichzeitig wird das Fehler-Flag des
ausgelesenen Bereichs in dem Zustand zwangsweise neu eingeschrieben, der, wie oben
erwähnt, das Vorhandensein von Fehlern kennzeichnet. Die verriegelte Leseadresse
wird dem Speicherbereich 7d als Leseadresse zugeführt, und die Wortdaten werden
ausgelesen. Fig. 4 zeigt einen Zustand, in welchem die Verzeichnisdaten im Bereich
der Verzeichnisadresse "1" in den Verzeichnisdaten-Speicherbereich 7d ausgelesen
werden und die Wortdaten im Bereich der oberen Adresse "2" in den
Wortdaten-Speicherbereich 7w unter Verwendung der n den ausgelesenen Verzeichnisdaten
eingeschriebenen Wortadresse ausgelesen werden.
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Falls das Fehler-Flag der Verzeichnisdaten das Vorhandensein von Fehlern anzeigt,
werden keine Wortdaten aus dem Speicherbereich 7w ausgelesen. Auch in dem
Pufferspeicher 9, der in ähnlicher Weise mit der Fehlerkorrekturschaltung 8 in der
Nachstufe verbunden ist, wie der Pufferspeicher 7A oder 7B für die Zeitbasiskorrektur,
werden die Daten nach dem Auslesen bald wieder in die fehlerbehafteten Daten
eingeschrieben, und gleichzeitig wird das Fehler-Flag in dem Zustand neu eingeschrieben,
der das Vorhandensein von Fehlern kennzeichnet. Falls keine Wortdaten von der
Zeitbasis-Korrekturschaltung 6A oder 6B ausgegeben werden, verbleiben deshalb die
bereits eingeschriebenen fehlerhaften Daten in dem entsprechenden Bereich in dem
Pufferspeicher 9 der Fehlerkorrekturschaltung 8.
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Wenn festgestellt wird, daß die Adresse in dem Block keinen Fehler aufweist, wird sie
in den Speicherbereich für Verzeichnisdaten eingeschrieben, und die Wortdaten
werden nach Maßgabe dieser Adresse aus dem Wortdaten-Speicherbereich ausgelesen,
so daß die reproduzierte Datenreihe eines Blocks gespeichert wird. Der temporäre
Speicher und seine Steuerschaltung können also entfallen. Somit läßt sich die
Zeitbasis-Korrekturschaltung mit besonders einfachem Aufbau und unter Verwendung nur
eines RAMs realisieren.
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Es ist auch möglich, die Wortdaten oder die Verzeichnisdaten ohne Rücksicht auf das
Vorhandensein oder Nichtvorhandensein von Fehlern in den Speicherbereich für
Wortdaten oder in den Speicherbereich für Verzeichnisdaten einzuschreiben. Andererseits
ist es auch möglich, nicht nur die Wortdaten, sondern auch ein Synchronisierwort,
einen Redundanzkode oder einen Fehlererfassungskode oder dergleichen in den
Speicherbereich für Wortdaten einzuschreiben.
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Die vorliegende Erfindung ist nicht auf die Zeitbasis-Korrekturschaltung beschränkt, es
sind vielmehr weite Einsatzmöglichkeiten auch für die Speicherschaltung einer
Fehlerkorrekturschaltung und für andere Speicherschaltungen gegeben.