DE3404416C2

DE3404416C2 -

Info

Publication number: DE3404416C2
Application number: DE3404416A
Authority: DE
Inventors: David A. Berkeley Calif. Us Petersen
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1983-02-08
Filing date: 1984-02-08
Publication date: 1993-06-03
Also published as: FR2540695B1; GB2136249A; DE3404416A1; JPH0444454B2; JPS59153357A; GB8402495D0; GB2136249B; FR2540695A1; US4504872A

Description

Die vorliegende Erfindung betrifft einen digitalen Detektor für Binärdaten eines Klasse-IV-Teilübertragungskanals gemäß dem Oberbegriff des Patentanspruchs 1.

Ein Teilübertragungskanal der gattungsgemäßen Art wird bei der digitalen Kommunikation mit großen Bit-Folgefrequenzen, d. h., zur maximalen Ausnutzung einer gegebenen Bandbreite verwendet. Dies ist insbesondere für eine digitale Aufzeichnung mit sehr hoher Dichte wichtig. Ein derartiger Kanal führt zu einer kontrollierten Bit-Interferenz, wodurch der Effekt der bekannten Interferenz ausgeschaltet werden kann. Eine spezielle Klasse von Teilübertragungs kanälen ist als Klasse-IV-Teilübertragungskanal bzw. als modifizierter duobinärer Kanal bekannt. Sie ist weiterhin auch als 1-D²-Kanal bekannt, da dabei ein Transversalfilter verwendet wird, bei der ein zweites vorhergehendes Symbol vom laufenden Symbol substrahiert wird. Beim Klasse-IV- Teilübertragungskanal erfolgt in konventioneller Weise eine Vorcodierung der Binärdaten vor der Aufzeichnung. Bei einer derartigen Vorcodierung werden die Binärdaten in eine vorcodierte binäre Datenfolge überführt, wobei der 1-D²-Kanal eine kontrollierte Bit-Interferenz in der Weise einführt, daß bei Verminderung der Ausbreitung von Fehlern eine relativ einfache Decodierung möglich ist.

Bei einer digitalen Bandaufzeichnung, für die eine bevorzugte Ausführungsform der Erfindung verwendet wird, wird eine binäre Datenfolge in einer binären Datenfolge vorcodiert, welche in binärer Form auf einem Magnetband aufgezeichnet wird. Die Daten werden so vorcodiert, daß Decoder abschnitte Übergänge im ternären Status als binäre 1 decodieren können. Die Daten werden später durch einen Wieder gabekopf vom Band wiedergegeben, der ein analoges Signal erzeugt, das notwendigerweise einen bestimmten Betrag an Rauschen enthält. Dieses Rauschen wird in den meisten Fällen durch das Aufzeichnungsband, den Wiedergabekopf und einen Vorverstärker hervorgerufen. Die empfangenen Analog daten durchlaufen sodann ein 1-D²-Filter und werden in speziellen Intervallen zur Realisierung einer kontrollierten Bit-Interferenz getastet. Für Wiedergabedaten, die mit einer hohen linearen Packungsdichte (etwa 45 KBPI) aufgezeichnet wurden, wirkt das Klasse-IV-Teilübertragungsfilter in erster Ordnung als angepaßtes Filter für den Auf zeichnungs/Wiedergabe-Prozeß, was zu einem verbesserten Signal-Rauschverhältnis führt. Dies ergibt eine ternäre Datenfolge, in der drei Signalpegel vorhanden sind, die ge wöhnlich als +1, 0, -1 bezeichnet werden. Das Problem besteht darin, daß Rauschen und Änderungen in der Signalstärke verhindern, daß die getasteten Signale exakt diese Pegel annehmen. Änderungen in der Signalstärke werden in einfacher Weise durch eine Form einer Normierung eliminiert, welche manchmal als Hüllkurvengleichlauf bezeichnet wird. Der Effekt des Rauschens wird gemäß einem bestimmten Schema erfaßt. Ein gebräuchliches bekanntes Schema besteht in einfacher Weise darin, die analoge ternäre Übertragung geeignet zu erfassen und ein Bit als 0 zu decodieren, wenn der Absolutwert kleiner als 0,5 ist, und das Bit als 1 zu decodieren, wenn der Absolutwert größer als 9,5 ist. Andere Schemata beruhen auf einer Funktion, die als maximal wahr scheinliche Erfassung bekannt ist.

Ein derartiger Klasse-IV-Teilübertragungskanal ist in folgenden Druckschriften erläutert: "IEEE Transactions on Communications", Vol. COM-23, Nr. 9, September 1975, Seiten 921 bis 934; "IEEE Communications Society Magazine", Juli 1977, Seiten 4 bis 11; "IEEE Transactions on Information Theory", Vol. IT-17, Nr. 5, September 1971, Seiten 586 bis 594; "Proceedings of the IEEE", Vol. 61, Nr. 3, März 1973, Seiten 268 bis 278. Ein analoges Erfassungsschema ist in "IEEE Transactions on Communications", Vol. COM-26, Nr. 10, Oktober 1978, Seiten 1463 bis 1470 beschrieben.

In bestimmten Fällen, in denen die Druckschriften auf die Decodierung Bezug nehmen, beziehen sie sich auf eine Funktion, die hier als Erfassung bezeichnet wird, da eine bevorzugte Ausführungsform der Erfindung zur Verwendung in einem Bandaufzeichnungsgerät mit einem Decoder gemäß der US-PS 45 27 269 ausgelegt ist, wobei der erfindungsgemäße Detektor im Detektorteil dieses Gerätes verwendbar ist.

Insbesonders in der obengenannten Druckschrift "IEEE Transactions on Communications", Vol. COM-23, Nr. 9, September 1975, S. 291 bis 934 werden die hier zur Diskussion stehenden mathematischen Zusammenhänge abgehandelt. Schaltungstechnische Realisierungen sowie eine Bewertung von deren Funktionsweise werden jedoch aus drücklich weiteren Untersuchungen anheim gestellt.

Generell sind auch schaltungstechnische Realisierungen von Klasse-IV-Teilübertragungskanälen für die Aufzeichnung und Wiedergabe binärer Daten bekannt, wozu beispielsweise auf "IEEE Transactions on Communication Technology", Vol. COM-19, Nr. 6, Dezember 1971, Seiten 1087 bis 1100, "IBM J. Res. Develop.", Juli 1970, Seiten 368 bis 375 und "IBM J. Res. Develop.", Januar 1971, Seiten 64 bis 74 hingewiesen wird. Derartige Klasse-IV-Teilübertragungskanäle erlauben eine Datenübertragung mit hohen Bit-Folgefrequenzen, die sich an die theoretische Grenze des Nyquist-Theorems an nähern. Die wiedergegebenen Binärdaten können allerdings z. B. durch Rauschen verfälscht sein. Klasse-IV-Teilübertra gungskanäle sind jedoch insoweit redundant, als auf der Wiedergabeseite auf der Grundlage des minimalen quadrierten Gesamtfehlers die Binärwerte der wiedergegebenen Binär daten rekonstruiert werden können, selbst wenn das wieder gegebene Datensignal durch Rauschen verändert worden ist.

In diesem Zusammenhang ist es aus "Bell Syst. Techn. J.", Februar 1972, Seiten 493 bis 505 für ein ternäres Klasse- IV-Teilübertragungssignal bekannt, einen durch einen Schwellwertdetektor gewonnenen Empfangssignalwert mit einem modizierten früheren Empfangssignalwert zu vergleichen. Dieser Vergleich wird auf drei Bereiche aufgeteilt und führt unter Betrachtung von Nebenbedingungen zu decodierten Datenwörtern, die dann, wenn eine endgültige Entscheidung nicht möglich war, rückwirkend bestimmt werden. Ein derartiger Detektor benötigt allerdings einen vergleichsweise großen Speicherplatzbedarf und muß für die Bestimmung von Binärwerten eine vergleichsweise große Zahl von Datenumwandlungsschritten ausführen. Dies ist angesichts der hohen Bitfolgefrequenzen der in Rede stehenden Kanäle unerwünscht.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Weg aufzuzeigen, wie mit geringem Speicherplatzbedarf und einigen wenigen Datenverarbeitungsschritten der Binärwert ausgehend von Ternärdaten ermittelt werden kann und zwar auch dann, wenn die Ternärdaten durch Rauschen verfälscht sein sollten.

Diese Aufgabe wird bei einem Detektor der eingangs genannten Art durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Beim erfindungsgemäßen Detektor handelt es sich um einen digitalen Detektor für einen Klasse-IV-Teilübertragungskanal und speziell um einen Detektor, in dem die aufgezeichneten Signale vorcodiert sind. Der erfindungsgemäße Detektor basiert auf der Tatsache, daß 1-D²-filter einem Paar von auf abwechselnde Bit-Perioden ansprechenden 1-D- Filtern entsprechen. Der erfindungsgemäße Detektor enthält eine Vergleichsschaltung für eine maximal wahrscheinliche Sequenzvoraussage und arbeitet mit einer Geschwindigkeit von wenigstens 120 Megabit pro Sekunde. Ein derartiger Detektor realisiert Entscheidungen durch Vergleich eines laufenden Mehrbit-Abtastsignals mit einem gespeicherten Zeigersignal und einem Status-Signal. Wenn eine Entscheidung hinsichtlich eines laufenden Abtastsignals durchgeführt werden kann, so wird diese Entscheidung seriell in einem Speicher für eine spätere Auslesung als Teil einer vollständig erfaßten Folge gespeichert. Kann eine Entscheidung hinsichtlich eines laufenden Abtastsignals nicht durchgeführt werden, so wird das laufende Abtastsignal mit einer Anzeige der Stelle dieses Abtastsignals in der Daten folge gespeichert. Kann eine Entscheidung hinsichtlich eines laufenden Abtastsignals nicht durchgeführt werden, so kann der Detektor eine Entscheidung hinsichtlich des letzten gespeicherten Abtastsignals (vor seinem Einsatz durch das laufende Abtastsignal) durchgeführt werden, welche im Speicher an der vorher angezeigten Stelle für eine spätere Auslesung in der richtigen Sequenz gespeichert wird. Die hohen Arbeitsgeschwindigkeiten von wenigstens 120 Megabit pro Sekunde werden durch Teilung des Detektors in zwei Abschnitte und durch eine einfache Vergleichsschaltung möglich, welche schneller als Schaltungen bekannter Art arbeiten kann.

Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.

Die Erfindung wird im folgenden anhand von den in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild eines 1-D²-Klasse-IV-Teilüber tragungsfilters zur Erzeugung von durch einen er findungsgemäßen Detektor zu erfassenden Signalen;

Fig. 2 ein Diagramm der Grundlagen für eine Entscheidung aufgrund eines Vergleichs von Signalen S_n und S_p;

Fig. 3 ein Blockschaltbild eines erfindungsgemäßen digitalen Detektors;

Fig. 4 ein Schaltbild eines Detektorteils des Detektors nach Fig. 3, wobei
Fig. 4A einen Analog-Digital-Wandler,
Fig. 4B einen einen Vergleich von Signalen S_n und S_p durchführende Entscheidungsschaltung und
Fig. 4C Speicherschaltungen zeigt, und

Fig. 5 ein Ternärzustandsdiagramm für eine 1-D-Teilüber tragung.

Wie bereits ausgeführt, findet der erfindungsgemäße Detektor bei einem Klasse-IV-Teilübertragungskanal Verwendung, bei dem 1-D²-Filter verwendet werden. Derartige Filter sind durch die generelle Schaltung nach Fig. 1 dargestellt. Dabei werden binäre Signale in analoger Form von einem Bandaufzeichnungsgerät auf einer Eingangsleitung 10 eingespeist. Diese Signale werden gleichzeitig in eine Subtraktionsstufe 12 sowie in eine Verzögerungsleitung 14 eingespeist, welche das Signal um 2 Bit-Perioden ver zögert. Das verzögerte Signal wird in die Substraktionsstufe 12 eingegeben, welche das verzögerte Signal vom laufenden Signal substrahiert, um ein entzerrtes Ausgangssignal in ternärer Form gemäß den bekannten Prinzipien der Klasse-VI- Teilübertragungs-Signalgebung gemäß den oben genannten Druckschriften zu erzeugen. In einer bevorzugten erfindungsgemäßen Ausführungsform werden diese Signale erfaßt und Binärdaten ausgegeben, welche den binären Daten vor der Vorcodierung entsprechen.

Aus der Funktion des 1-D²-Filters ergibt sich, daß ungerade und gerade Bits nicht miteinander korreliert sind. Das bedeutet, daß bei einem laufenden Bit in Form eines ungeraden Bits auch das um 2 Bit-Perioden verzögerte Bit, mit dem es kombiniert wird, ein ungerades Bit ist, und daß bei einem laufenden Bit in Form eines geraden Bits auch das verzögerte Bit, mit dem es kombiniert wird, ein gerades Bit ist. Daraus ergibt sich, daß das 1-D²-Filter einem Paar von verschachtelten 1-D-Filtern äquivalent ist, die jeweils auf abwechselnde Datenbits mit der halben Frequenz und der doppelte Verzögerung arbeiten, wobei eines dieser Filter auf ungerade Datenbits bzw. Datenbits der Phase 1 (Φ1) und das andere Filter auf gerade Datenbits bzw. Datenbits der Phase 2 (Φ2) arbeitet.

Wie bereits ausgeführt, basiert die erfindungsgemäße Erfassung auf einer Entscheidung gemäß der maximal wahrscheinlichen Sequenzvoraussage. Die Entscheidungen basieren auf einem laufenden Mehrbit-Abtastsignal S_n im Vergleich mit einem Zeigersignal S_p und dem Vorzustands-T_IN-System. Beim dargestellten bevorzugten Ausführungsbeispiel ist das Mehrbit-Abtastsignal S_p in einfacher Weise ein früheres Abtastsignal. Die Abtastsignale werden am Ausgang des Klasse-IV-Teilübertragungsfilters in den speziellen Zeitpunkten der entsprechenden Signalzyklen abgenommen, die eine kontrollierte Bit-Interferenz gewährleisten. Dieser Zeitpunkt kann durch Einstellung der Phase von Abtasttaktimpulsen empirisch für die beste Erfassung eingestellt werden. Dies kann durch Beobachtung des Auges des ternären Signals auf einem Oszillographen und durch eine derartige Einstellung der Taktphase festgelegt werden, daß der Abtasttaktimpuls in der weitesten Augenöffnung auftritt. Es wird dazu auf die oben genannte Druck schrift "IEEE Communications Society Magazine", Juli 1977, Seiten 4 bis 11 hingewiesen.

Fig. 2 zeigt ein Diagramm der Entscheidungsfunktion der in den Fig. 3 und 4 dargestellten bevorzugten erfindungs gemäßen Ausführungsform. Fig. 2 zeigt alle möglichen Werte des laufenden Mehrbit-Abtastsignal S_n relativ zu einem gespeicherten früheren Zeigersignal S_p mit einer Angabe der sich aus den Entscheidungen ergebenden Daten (D)-, Aktualisierungs (U)- und Status- (T_aus)-Ausgangssignale. Derartige Entscheidungen erfolgen auf der Basis, wohin das Signal S_n in bezug auf das Signal S_p fällt. Gemäß Fig. 2 tritt die Beziehung des Signals S_p zum Signal S_p in zwei Bereichen A und B entsprechend den beiden Zuständen eines Ternärzustandsdiagramms (Fig. 5) auf. Im speziell dargestellten Ausführungsbeispiel gilt der Bereich A für den Zustand, in dem das Signal S_p positiv ist, und der Bereich B für den Zustand, in dem das Signal S_p negativ ist. Der laufende Bereich wird durch ein Status-Signal T_IN identifiziert, das in im folgenden noch zu beschreibender Weise erzeugt werden kann, wobei T_IN für den Bereich A=0 und für den Bereich B=1 ist. Der Bereich A repräsentiert die möglichen Werte von S_n relativ zu S_p, wenn S_p positiv bzw. 0,0 und T_IN=0 ist. Der Bereich B repräsentiert die möglichen Werte von S_n relativ zu S_p, wenn S_p negativ bzw. 0,0 und T_IN=1 ist. Der Bereich A wird bei S_p und S_p-1,0 in drei Zonen unterteilt:

A-I
S_n<S_p
A-II	S_pS_n<S_p-1,0
A-III	S_p-1,0S_n

Der Bereich B wird bei S_p und S_p+1,0 in drei Zonen unterteilt:

B-I
S_p<S_n
B-II	S_p+1,0<S_nS_p
B-III	S_nS_p+1,0

Aus noch zu erläuternden Gründen ist der erfindungsgemäße Detektor nur wirksam, wenn S_n in die Zonen nach Fig. 2 fällt. Die Erfassung basiert auf dem Vergleich von S_n und S_p und der Identität des Bereichs, in dem S_p im Entschei dungszeitpunkt liegt, wobei S_p von Zeit zu Zeit aktualisiert wird. Wird S_p von Zeit zu Zeit in einem gegebenen Bereich geändert und von Zeit zu Zeit in den anderen Bereich umgeschaltet, so repräsentiert es in noch zu beschreibender Weise ein sich bewegendes Ziel, mit dem das laufende Tast signal S_n verglichen wird. Da S_p Signale in einem ternären Code (+1, 0, -1) repräsentiert, sind seine Grenzen +1,0 und -1,0, wobei es zwischen 0,0 bis +1,0 im Bereich A und zwischen 0,0 und -1,0 im Bereich B liegt. Der die maximal wahrscheinliche Sequenz-Voraussage erfassende erfindungsgemäße Detektor führt Entscheidungen durch und liefert die in den entsprechenden Zonen angegebenen Ausgangssignale, wobei D das Datenausgangssignal, U ein Aktualisierungssignal und T_aus ein aktualisiertes Bereichssignal repräsentiert.

Der Detektor führt Entscheidungen durch, daß ein laufendes Signal S_n eine binäre 0 repäsentiert, wenn es gleich S_p ist oder sich von S_p in Richtung 0,0 unterhalb von 1,0 unter scheidet. Dies repräsentiert eine Bedingung, bei der S_n in die Zone II der beiden Bereiche fällt. Ein Datenausgangs signal D von 0 (in Fig. 2 mit D=0 bezeichnet) wird sofort in einem sequentiellen Speicher in einem Speicherplatz ent sprechend dem laufenden Bit gespeichert. Das Signal S_p bleibt so wie es war enthalten, d. h., es wird nicht aktualisiert (durch U=0 bezeichnet), wobei auch der Bereich nicht geändert wird (mit T_aus=T_IN bezeichnet) nicht geändert wird.

Wenn sich S_n von S_p um wenigstens 1,0 unterscheidet, was lediglich der Fall sein kann, wenn S_n in bezug auf S_p ein entgegengesetztes Vorzeichnen besitzt (Zonen A-III und B-III), so kann der Detektor in bezug auf das laufende Bit keine Entscheidung durchführen. Er kann jedoch hinsichtlich der letzten vorhergehenden Nichtentscheidung, d. h., hinsichtlich des dem Signal S_p entsprechenden Bits entscheiden. Der Detektor entscheidet, daß der gespeicherte Abtastwert eine binäre 1 (D=1) repräsentiert hat, aktualisiert das Signal S_p auf das laufende Signal S_n (U=1) und ändert die Bereiche T_aus=_IN). In der gleichen Bit-Zeit markiert der Detektor den Punkt in der Speichersequenz, in dem über Daten nicht entschieden werden kann und schreibt in den für die spätere Erfassung vorher markierten Punkt eine 1 in den Speicher ein.

Wenn sich S_n und S_p im selben Sinne wie S_p unterscheidet, d. h. ist S_n in der Zone A-I positiver als S_p und in der Zone B-I negativer als S_p, so kann der Detektor im Hinblick auf das laufende Bit wiederum keine Entscheidung durchführen. Er kann jedoch hinsichtlich der letzten vorhergehenden Nichtentscheidung entscheiden. In diesen Fällen entscheidet der Detektor, daß der gespeicherte Abtastwert eine binäre 0 (D=0) repräsentiert hat und aktualisiert das Signal S_p auf das laufende Signal S_n (U=1), wobei jedoch Bereiche nicht geändert werden (T_aus=T_IN). Ebenso wie in den Zonen A-III und B-III markiert der Detektor in der gleichen Bit-Zeit den Punkt in der Speichersequenz, in dem über Daten nicht entschieden werden kann und schreibt in den vorher für die Erfassung markierten Punkt eine 0 in den Speicher ein.

Der Speicher wird sequentiell und zyklisch adressiert, so daß die Daten aus laufend adressierten Stellen ausgelesen und sodann mit Ausnahme des Falles von laufenden Nichtentscheidungen die neuen Daten in diese gleichen Stellen eingeschrieben werden, wobei die laufende Stelle für die spätere Einfügung eines erfaßten Bits markiert und ein erfaßtes Bit sowie das später erfaßte Bit in die vorher markierte Stelle eingeschrieben wird. Der Speicher muß breit genug sein, um die Entscheidung und die Eingabe eines erfaßten Bits in eine markierte Stelle vor der Auslesezeit sicherzustellen.

Fig. 3 zeigt ein Blockschaltbild einer bevorzugten erfindungs gemäßen Ausführungsform eines digitalen Detektors für einen vorcodierten Klasse-IV-Teilübertragungskanal im oben beschriebenen Sinne. Der Detektor ist in zwei Detek torstufen 16 und 18 unterteilt, die jeweils auf eine entsprechende Hälfte der Eingangstastwerte der Phase 1 und 2 arbeiten. Die Stufe 16 für die Phase 1 ist in Fig. 4 im einzelnen dargestellt. Die Stufe 18 für die Phase 2 ist mit der Stufe 16 identisch. Der Detektor enthält eine Abtastwerte von Ternärdaten abwechselnd auf zwei Datenphasen aufteilende Taktphasenschaltung 20, welche Taktimpulse mit geeigneten Phasen für die Taktung und die Freigabe verschiedener Funktionselemente des Detektors in den gewünschten Zeitpunkten liefert. Diese Schaltung enthält geeignete Verzögerungs leitungen, Phasenschieber und Teiler. Weiterhin enthält der Detektor eine Adressierschaltung in Form eines Zählers 22 sowie einen Multiplexer 23, die an beide Detektorstufen der Phase 1 und der Phase 2 angekoppelt sind.

Die Eingangsdaten für den Detektor kommen von 1-D²-Klasse-IV- Teilübertragungsfilter als ternäres Analogsignal und werden in jeder Stufe 16, 18 in einen Analog-Digital-Wandler 24 eingespeist. Die Datenfolge wird entzerrt und die Signal amplitude in Gleichlauf gebracht. Taktimpulse, welche im vorliegenden Ausführungsbeispiel eine Folgefrequenz von 116,8 MHz besitzen, werden synchron mit der Datenfolge in die Taktphasenschaltung 20 eingespeist. Diese Taktphasenschaltung 20 teilt die Eingangstaktimpulse durch 2 und speist Impulse abwechselnd in die Analog-Digital-Wandler 24 der entsprechenden Stufen 16, 18 ein, so daß das Analog signal im geeigneten Abtastzeitpunkt abgetastet und umgewandelt wird. Dadurch werden die Eingangs-Bit-Signale in 2 Phasen aufgetrennt. Im folgenden wird die Stufe 16 für die Phase 1 näher erläutert, wobei die Ausführungen entsprechend für den Aufbau und die Wirkungsweise der Stufe 18 für die Phase 2 gelten.

Gemäß Fig. 4A enthält der Analog-Digital-Wandler 24 ein Paar von 4-Bit-Wandlern 25 des Typs SP 9754, die als 5-Bit- Analog-Digital-Wandler geschaltet sind. Der Analogwert des Datenbits im Abtastzeitpunkt wird dadurch in ein digitales Datensignal-Byte mit 5 Bit überführt. Das laufende Daten signal-Byte ist das Signal S_n. Dieses laufende Datensignal S_n mit 5-Bit wird in einen Puffer 26 eingespeist, der gemäß Fig. 4A durch ein Sechsfach-D-Flip-Flop des Typs 100151 gebildet wird, das den Zeittakt für alle 5 Bits rücksetzt. Das Komplement _n des 5-Bit-Datensignals wird sodann in einen weiteren Puffer 28 getaktet, der gemäß Fig. 4A durch ein Sechsfach-D-Flip-Flop des Typs 100151 gebildet wird, der sowohl das 5-Bit-Datensignal S_n als auch sein Komplement _n als Ausgangssignale des Analog-Digital-Wandlers 24 aus gibt. Eine Eigenschaft des Analog-Digital-Wandlers des Typs S_p 9754 besteht darin, daß die Ausgangs-Daten-Bytes zu 0 werden, wenn ein Überlauf auftritt. Dies kommt folgendermaßen zustande:

Bei einem Überlauf des Analog-Digital-Wandlers wird ein Übertragungs-Bit von einem Anschluß 15 des Wandlers 25 in einen Anschluß 23 des Puffers 26 und über ein NOR-Gatter 29 in einen Hauptrücksetzanschluß des Puffers 28 getaktet, um dessen Ausgangssignal auf einen maximalen Analogwert gleich +1,0 zu setzen.

Zur Normierung der Wandlung werden Signale VR+ und VR- in den Analog-Digital-Wandler 24 eingespeist. Diese Signale VR+ und VR- werden dadurch erzeugt, daß die Hüllkurve der Signale vom Klasse-IV-Teilübertragungsfilter in Gleichlauf gebracht und damit als Hüllkurvengleichlauf-Normierungs signale bezeichnet werden können. Im ternären Signal ent spricht VR+ + 1,0 und VR- -1,0. Diese Signale normieren die Wandlung im Analog-Digital-Wandler 24 so, daß der Signal bereich exakt zwischen +1,0 und -1,0 liegt. Das bedeutet, daß ein Ausgangssignal von 11111 den Analogwert +1,0 und ein Ausgangssignal von 00000 den Analogwert -1,0 angibt. Daher fällt die Analoggröße 0,0 zwischen 10000 und 01111.

Das komplementäre Signal _n wird beim Auftreten eines Aktuali sierungssignals U in einen weiteren Puffer 30 getaktet. Gemäß Fig. 4B kann dieser Puffer 30 ebenfalls durch ein Sechs fach-D-Flip-Flop des Typs 100151 gebildet werden. Bis zum nächsten Aktualisierungssignal speichert der Puffer ein 5-Bit-Datenkomplementsignal, das als altes 5-Bit-Daten komplementsignal bzw. Zeigerkomplementsignal _p bezeichnet werden kann, wobei das Zeigersignal S_p ist.

Das Zeigerkomplementsignal _p sowie das laufende Datensignal S_n werden in eine Additionsstufe 32 eingespeist, welche gemäß Fig. 4B durch eine 6-Bit-Additionsstufe des Typs 100180 gebildet werden. Ein Bereichssignal T_in (vor der Entscheidung), das in ihm folgenden noch zu beschreibender Weise erzeugt wird, wird in einen Bit-Eingang B₀ der Additionsstufe 32 als dem Signal _p hinzuaddiertes geringst wertiges Bit eingespeist, während in einen Bit-Eingang A₀ eine 1 als dem Signal S_n hinzuaddiertes geringstwertiges Bit eingespeist wird. Damit werden Situationen in den Bereichen A und B berücksichtigt, in denen S_n=S_p ist, und die Entscheidungssymmetrie sichergestellt. Die Additionsstufe 32 bildet die digitale Differenz zwischen S_n und S_p und liefert zwei signifikante Ausgangssignale:

(1) ein Übertrags signal , wobei G=1 ist, wenn ein Überlauf der Additionsstufe auftritt und
(2) ein Höchstwert-Bit-Signal F an einem Ausgangsanschluß F5.

Das hochwertige Bit 1 repräsentiert einen 5-Bit-Binärwert 10000, was einer Analogdifferenz von 1,0 entspricht. Das Übertragssignal wird in den puffer 30 eingespeist und als Bereichsbit T_IN und als sein Komplement _IN gespeichert. Somit ist F=1, wenn folgende Beziehungen gelten:

S_n S_p + 1,0 in (B-III)

S_p<S_n (B-I)

S_pS_n<S_p - 1,0 (A-II)

B-III ist durch ein Übertragssignal G=1 unterschieden, da ein Übertrag einen Zusammenhang S_nS_p impliziert. B-I und A-II sind von B-III durch ein Übertragssignal G=0 unterschieden, da ein Fehlen eines Übertrags einen Zusammenhang S_n<S_p impliziert. B-I ist von A-II durch das Bereichssignal T_IN=1 unterschieden. F=0, wenn folgende Beziehungen gelten:

S_nS_p - 1,0 (A-III)

S_p<S_n (A-I)

S_pS_n<S_p + 1,0 (B-II)

Aus den oben angegebenen Gründen impliziert G=1 A-I oder B-II und G=0 A-III, wobei T_IN=1 B-II impliziert.

Die Signale G, T_IN und F können daher zur Identifizierung der entsprechenden Zonen und damit zur Durchführung der notwendigen Entscheidungen zur Bestimmung von D (Daten), U (Aktualisierung) und T_aus (aktualisierter Bereich) ausgenutzt werden. Diese Entscheidungen erfolgen in einer Ent scheidungsschaltung 34, die gemäß Fig. 4B durch eine Anzahl von ODER/NOR-Gattern zur Festlegung der Zonen und zur Erzeugung der entsprechenden Ausgangssignale gemäß der folgenden Tabelle I gebildet werden kann.

Tabelle I

Das Ausgangssignal in Form seines Komplementes U wird in ein NOR-Gatter 34a eingespeist, so daß durch den nächsten Taktimpuls der richtigen Phase die Signale _p und T_aus zur Aktualisierung von _p und T_IN in den Puffer 30 getaktet werden. Die Signale und D werden in einen Puffer 36 getaktet, welcher entsprechende Bits des Detektorabschnittes 18 für die Phase 2 eintaktet.

Die Signale D und werden sodann in Speicherschaltungen gemäß Fig. 4C eingespeist. Gemäß dieser Fig. 4C werden Taktimpulse in den 8-bit-Zähler 22 eingespeist, der durch zwei Mehrzweck-Zählregister gebildet werden kann, die auch zur Zählung für die Phase 2 verwendet werden. Der Zähler dient auch zur Erzeugung sequentieller und zyklischer Adressen zur Adressierung eines adressierbaren Speichers 38 mit wahlfreiem Zugriff, in den die Daten-Bits D eingespeist werden. Dieser Speicher mit wahlfreiem Zugriff (RAM) kann durch ein 256×1-RAM des Typs 100414 gebildet werden. Die Adressen ausgangssignale des Zählers werden in das RAM 38 über einen Multiplexer 40 eingespeist, der durch ein Paar von Vierfachmultiplexern mit zwei Eingängen und Pufferung des Typs 100155 gebildet werden kann. Die Adressen ausgangssignale des Zählers werden weiterhin in einen Adreß speicher 42 eingespeist, der durch ein 8-Bit-Universal- Schieberegister des Typs 100141 gebildet werden kann, dessen Ausgangssignal ebenfalls in den Multiplexer 40 eingespeist wird.

Das Signal dient zur Freigabe eines ODER/NOR-Gatters 44, so daß Taktimpulse den Adreßspeicher 42 und den Multiplexer 40 takten können. Wenn U=0 ist, wählt der in den Multiplexer eingespeiste Taktimpuls die im Adreßspeicher 42 gespeicherte Adresse und taktet sodann diesen Adreßspeicher 42 zur Aktualisierung der Zeigeradresse.

Die Taktphasenschaltung 20 liefert Lese/Schreib-Befehle in geeigneten Zeitpunkten zur Auslesung der Datenbits nach einer Verzögerung um 256 Bit, wobei die verzögerten Ent scheidungs-Datenbits an den entsprechenden Stellen in die Sequenz eingefügt werden. Diese Bits werden zur Rück taktung zwecks Realisierung scharfer Datenimpulse in einen Puffer 46 getaktet. Dieser Puffer 46 kann durch ein Drei fach-D-Flip-Flop des Typs 100131 gebildet werden.

Die Ausgangsdaten von der Stufe der Phase 1 werden mit den Daten der Stufe der Phase 2 im Multiplexer 23 mit einem Multiplexprozeß unterworfen, wodurch die Phasen zur Rück gewinnung der ursprünglichen Daten miteinander verschachtelt werden. Der Multiplexer 23 kann durch NOR-Gatter 50 und 52 gebildet werden, die abwechselnd durch Taktimpulse von einem ODER/NOR-Gatter 54 mit der halben Taktfolgefrequenz freigegeben werden. Die Ausgangssignale der NOR-Gatter 50 und 52 werden in einer verdrahteten ODER-Verknüpfung 56 kombiniert und in ein D-Flip-Flop 58 eingegeben, aus dem die rückgewonnenen Daten ausgetaktet werden.

Taktimpulse werden ebenfalls ausgegeben.

Die Wirkungsweise des in den Fig. 3 und 4 dargestellten digitalen Detektors ist die folgende: Ein analoges ternäres Signal, das aus einem von einem Bandaufzeichnungsgerät kommenden vorcodierten binären Signal über ein Klasse-IV- Teilübertragungsfilter erzeugt wird, wird getastet, wobei abwechselnde Abtastwerte in die entsprechenden Stufen des Detektors eingespeist werden. In jeder Stufe wird das Analogsignal in ein Digitalsignal überführt, das mit einem gespeicherten vorhergehenden Signal verglichen wird, wobei über dieses gespeicherte vorherige Signal voher noch keine Entscheidung getroffen ist. Aus diesem Vergleich erfolgt eine Entscheidung hinsichtlich des laufenden oder des gespeicherten Signals, wobei das festgelegte Bit in einem sequentiell und zyklisch adressierten Speicher gespeichert wird.

Wird eine Entscheidung hinsichtlich des laufenden Signals durchgeführt, so wird das Ergebnis in eine laufend adres sierte Stelle eingeschrieben und das gespeicherte Signal _p fest gehalten. Wird eine Entscheidung hinsichtlich des gespeicherten Signals durchgeführt, so wird das Ergebnis in die dem gespeicherten Signal entsprechende Stelle eingeschrieben und das laufende Signal sodann zum gespeicherten Signal (einschließlich der Speicherung seines Komplementes) gemacht, das unentschieden bleibt. Gleichzeitig wird die laufende Adresse gespeichert, so daß bei der endgültigen Endscheidung des gespeicherten Signals das festgelegte Bit in seiner richtigen Sequenz in den Speicher eingeschrieben werden kann. Die Daten-Bits werden sequentiell und zyklisch aus dem Speicher ausgelesen und Daten-Bits aus den entsprechenden Abschnitten zur Realisierung der rückgewonnenen Daten mit einander verschachtelt.

Der beschriebenen Detektor ist insbesondere schnell, da lediglich wenige und einfache Operationen durchzuführen sind, für deren Abarbeitung nicht viel Zeit erforderlich ist. Im wesentlichen erfordern die Entscheidungen lediglich die Speicherung eines vorhergehenden Signals, seines Bereiches sowie seines Auftrittszeitpunktes und den Vergleich eines laufenden Signals S_n mit dem gespeicherten Signal S_p oder einer einfachen Funktion dieses Signals, beispielsweise S_p-1,0 oder S_p+1,0.

Der beschriebene Detektor ist Teil einer Klasse von Detektoren für einen Klasse-IV-Teilübertragungskanal, wobei die beiden Detektorstufen in abwechselnden Bitperioden wie zwei 1-D-Filter arbeiten. Die Entscheidungen in einem derartigen Detektor basieren auf einem minimalen quadrierten Gesamtfehler. Das Status-Diagramm der durch eine 1-D-Filterung erzeugten ternären Signale ist in Fig. 5 dargestellt.

Gemäß Fig. 5 besitzt ein derartiges ternäres Statusdiagramm zwei Zustände, nämlich einen Zustand A entsprechend einem in einem Verzögerungsglied mit einer Verzögerung von einem Bit gespeicherten Bit 1 und einem Zustand B entsprechend einem in einem Verzögerungsglied mit einer Verzögerung von einem Bit gespeicherten Bit 0. Befindet sich das System im Zustand A, so erzeugt ein binäres Bit 1 ein ternäres Bit 0 und beläßt das System im Zustand A. Befindet sich das System im Zustand B, so erzeugt ein laufendes binäres Bit 1 ein ternäres Bit +1 und läßt das System im Zustand A. Befindet sich das System im Zustand A, so erzeugt ein laufendes binäres Bit 0 ein ternäres Bit -1 und beläßt das System im Zustand B. Befindet sich das System im Zustand B, so erzeugt ein laufendes Bit 0 ein ternäres Bit 0 und beläßt das System im Zustand B.

Ist kein Rauschen vorhanden, so ist die Änderung von ternären in den binären Zustand sehr einfach, da es lediglich erforderlich ist, den Zustand des Systems und jede Zustands änderung festzustellen. Ist jedoch ein Rauschen vorhanden, so ist es nicht immer klar, wann eine Zustandsänderung vorhanden ist. Um eine Entscheidung bei Vorhandensein von Rauschen durchzuführen, kann ein Detektor nach einem laufenden Bit annehmen, daß sich das System in einem bestimmten Zustand A oder B befindet, und dann aus dem minimalen quadrierten Gesamtfehler festlegen, aus welchem Zustand das Bit kommen muß.

Die Entscheidung basiert auf der Auswahl des Zustandes als vorhergehender Zustand, der zu einem minimalen quadrierten Gesamtfehler unabhängig von dem Zustand führt, in dem ein Übergang vor das vorhandene Bit auftritt. Ist EA_t-1 der vorhergehende quadrierte Gesamtfehler, wenn sich das System beim Auftreten seines laufenden Bits im Zustand A befindet, EA_t der quadrierte Gesamtfehler, wenn das laufende Bit das System im Zustand A verläßt, EB_t-1 der vorhergehende quadrierte Gesamtfehler, wenn sich das System beim Auftreten des laufenden Bits in Zustand B befindet, EB_t der quadrierte Gesamtfehler, wenn das laufende Bit das System im Zustand B verläßt, und S_n der laufende Tastwert, so sind folgende Möglichkeiten vorhanden:

Geht das System vom Zustand B in den Zustand A über (ternär +1), so gilt:

EA_t = EB_t-1 + (1-S_n)² (BA)

Geht das System vom Zustand A in den Zustand A über (ternär 0), so gilt:

EA_t = EA_t-1 + (S_n)² (AA)

Geht das System vom Zustand B in den Zustand B über (ternär 0), so gilt:

EB_t = EB_t-1 + (S_n)² (BB)

Geht das System vom Zustand A in den Zustand B (ternär -1) über, so gilt:

EB_t = EA_t-1 + (-1-S_n)² (AB)

Ist der neue Zustand der Zustand A, so ist der minimale quadrierte Gesamtfehler kleiner als die Beziehungen gemäß BA und AA. Ist der neue Zustand der Zustand B, so ist der minimale quadrierte Gesamtfehler kleiner als die Be ziehungen gemäß BB und AB. Ist der minimale quadrierte Gesamtfehler das Ergebnis eines Übergangs aus dem gleichen Zustand unabhängig vom neuen Zustand, d. h. AA und AB sind minimal oder BA und BB sind minimal, so wird eine Entscheidung darüber getroffen, in welchem Zustand sich das System bei der Aufnahme des laufenden Bits befand. Werden die Zustände im Gleichlauf gehalten, so ist eine Aussage darüber möglich, ob eine Zustandsänderung stattgefunden hat, wobei der Detektor in diesem Falle eine binäre 1 (oder sonst eine binäre 0) ausgibt und die Identifikation des neu identifizierten Zustandes als Identifikation des vorhergehenden Zustandes beibehält.

Aus den vorstehenden Gleichungen kann gezeigt werden, daß die entsprechenden Minima in einfacher Weise aus den Zusammen hängen zwischen S_p und S_n mittels eines einfachen Ver gleichs von S_n und einer linearen Funktion von S_p und durch einen Gleichlauf des Zustandes, der aus dem Signal T_IN festgelegt wird, bestimmt werden können.

Hinsichtlich von Abwandlungen des vorstehend beschriebenen Ausführungsbeispiels ist darauf hinzuweisen, daß im Be darfsfall eine Umkehrung der Nomenklatur vorgenommen werden kann, d. h., die genannten Signale können durch entsprechende Schaltungselemente als ihre Komplemente ausgenutzt werden. Der binäre Sinn 1 und 0 im Ausgangssignal kann daher ggf. umgekehrt sein. Für die Normierung des ternären Signals kann jedes zweckmäßige Maß als Einheit benutzt werden. Die Analog-Digital-Wandlung kann mit mehr oder weniger als 5-Bits durchgeführt werden, was eine geringfügig kleinere oder größere Fehlerrate zur Folge hat.

Im oben beschriebenen speziellen Ausführungsbeispiel ist die Amplitude der Eingangstastwerte scharf auf einen Absolut wert von weniger als oder gleich 1,0 begrenzt. Es können auch weitere Grenzen für die Eingangswerte ausgenutzt werden, vorausgesetzt, daß entsprechende Abwandlungen im Ausführungsbeispiel vorgenommen werden. Eine Differenz von 1,0 muß nicht durch 10 000 repräsentiert sein, wenn eine andere Ausführungsform zur Anwendung kommt.

Claims

1. Digitaler Detektor für Binärdaten eines Klasse-IV-Teil übertragungskanals, in welchem vorcodierte Binärdaten aufgezeichnet, wiedergegeben und entzerrt sowie unter Verwendung eines Klasse-IV-Teilübertragungsfilters gefiltert werden, um die Daten in die Form aufeinanderfolgender analoger Ternärdaten zu überführen,
mit einer aufeinanderfolgenden Abtastwerte der Ternärdaten in einem ternären Code (+1, 0, -1) liefernden Schaltung (24),
mit einer die Abtastwerte der Ternärdaten abwechselnd auf zwei Datenphasen aufteilenden Schaltung (20)
und mit zwei auf die Abtastwerte je einer der Datenphasen ansprechenden, den Bits der Binärdaten abhängig von den Abtastwerten Binärwerte zuordnenden Detektorstufen (16, 18), von denen jede einen Signalspeicher (30) für Abtast werte aufweist,
dadurch gekennzeichnet,
daß die Abtastschaltung als Analog-Digital-Wandler (24) ausgebildet ist, der die Abtastwerte der analogen Ternärdaten laufend als normierte digitale Mehrbit-Abtastsignale (S_n) liefert,
daß jede Detektorstufe (16, 18) in dem Signalspeicher (30) ein einzelnes, ein Zeigersignal (S_p) bildendes Mehrbit- Abtastsignal speichert sowie eine Vergleichsschaltung (32, 34) aufweist, die das laufende Mehrbit-Abtastsignal (S_n) mit dem gespeicherten Zeigersignal (S_p) vergleicht,
und daß jede Detektorstufe (16, 18) einem Bit der Binär daten einen ersten Binärwert rückwirkend zuordnet, wenn der Betrag der Differenz zwischen dem laufenden Mehrbit- Abtastsignal (S_n) und dem gespeicherten Zeigersignal (S_p) größer als 1,0 oder gleich 1,0 ist und die verglichenen Signale (S_n, S_p) gegensinnige Polarität haben, bzw. ein Bit der Binärdaten mit einem zweiten Binärwert ausgibt, wenn die Differenz zwischen dem laufenden Mehr bit-Abtastsignal (S_n) und dem gespeicherten Zeigersignal (S_p) kleiner als 1,0 ist, oder den zweiten Binärwert rückwirkend zuordnet, wenn die verglichenen Signale (S_n, S_p) gleiche Polarität haben, wobei jede Detektorstufe (16, 18) eine Zeigersignal-Änderungsschaltung (34a) umfaßt, die das laufende Abtastsignal (S_n) zur Aktualisierung des Zeigersignals (S_p) in den Signalspeicher (30) einschreibt, wenn die Differenz zwischen dem laufenden Abtastsignal (S_n) und dem gespeicherten Zeigersignal (S_p) größer als 1,0 oder gleich 1,0 ist und die miteinander verglichenen Signale (S_n, S_p) gegensinnige Polarität haben oder wenn das laufende Abtastsignal (S_n) größer als das gespeicherte Zeigersignal (S_p) ist und die verglichenen Signale (S_n, S_p) gleiche Polarität haben.

2. Digitaler Detektor nach Anspruch 1, dadurch gekennzeichnet, daß jede der Detektorstufen (16, 18) die Binärwerte der binären Daten abhängig von der Vergleichs funktion für einen ternären Zustand A in folgenden Be reichen entsprechend den Beziehungen Bereich A-I S_n<S_p Bereich A-II S_pS_n<S_p-1,0 Bereich A-III S_p-1,0S_n

und für einen ternären Zustand B in folgenden Bereichen entsprechend den Beziehungen Bereich B-I S_p<S_n Bereich B-II S_p+1,0<S_nS_p Bereich B-III S_nS_p+1,0

zuordnet, wobei S_n das laufende Mehrbit-Abtastsignal und S_p das gespeicherte Zeigersignal ist,
und daß jede Vergleichsschaltung (32, 34) für den Bereich A-I dem Bit der Binärdaten (D) den zweiten Binärwert zuordnet und ein entsprechendes Aktualisierungssignal (U) zur Aktualisierung des gespeicherten Zeigersignals (S_p) erzeugt,
für den Bereich A-II dem Bit der Binärdaten (D) den zweiten Binärwert zuordnet,
für den Bereich A-III dem Bit der Binärdaten (D) den ersten Binärwert zuordnet, ein entsprechendes Aktuali sierungssignal (U) zur Aktualisierung des gespeicherten Zeigersignals (S_p) und ein entsprechendes laufendes, eine Änderung des Zustands anzeigendes Status-Signal (T_aus) erzeugt,
für den Bereich B-I dem Bit der Binärdaten (D) den zweiten Binärwert zuordnet und ein entsprechendes Aktuali sierungssignal (U) zur Aktualisierung des gespeicherten Zeigersignals (S_p) erzeugt,
für den Bereich B-II dem Bit der Binärdaten (D) den zweiten Binärwert zuordnet und
für den Bereich B-III dem Bit der Binärdaten (D) den ersten Binärwert zuordnet, ein entsprechendes Aktualisierungs signal (U) zur Aktualisierung des gespeicherten Zeigersignals (S_p) und ein entsprechendes laufendes, eine Änderung des Zustands anzeigendes Status-Signal (T_aus) erzeugt.

3. Digitaler Detektor nach Anspruch 1 oder 2, gekennzeichnet durch einen Speicher (38), in den die von den Detektor stufen (16, 18) den Bits der Binärdaten zugeordneten Binärwerte einschreibbar und aus dem die Bits der Binärdaten in der Reihenfolge der entsprechenden Ternärwerte auslesbar sind.

4. Digitaler Detektor nach Anspruch 1 bis 3, dadurch gekennzeichnet,
daß jede Detektorstufe (16, 18) einen Status-Speicher (30T) zur Speicherung eines Status-Signals (T_IN) als Anzeige des ternären Zustands im Zeitpunkt der Speicherung des Zeigersignals (S_p) enthält,
daß jede Vergleichsschaltung (32, 34) die dem Vergleich des laufenden Abtastsignals (S_n) mit dem gespeicherten Zeiger signal (S_p) zugrunde zu legende Funktion abhängig von dem gespeicherten Status-Signal (T_IN) auswählt,
daß jede Vergleichsschaltung (32, 34) bei einer Änderung des ternären Zustands ein binäres Ausgangssignal mit dem ersten Binärwert und sonst mit dem zweiten Binärwert liefert und
daß jede Vergleichsschaltung (32, 34) weiterhin ein Aktualisierungssignal (U) und ein laufendes Status-Signal (T_aus) als Anzeige des laufenden ternären Zustands liefert.

5. Digitaler Detektor nach Anspruch 4, dadurch gekennzeichnet,
daß jede Detektorstufe (16, 18) aufweist:
einen adressierbaren Speicher (38),
eine Adressierschaltung (22) zur sukzessiven und zyklischen Adressierung von Plätzen im adressierbaren Speicher (38), eine Schaltung (20) zum Auslesen von Daten-Bits aus sukzessive adressierten Plätzen und nachfolgendem Einschreiben der binären Ausgangssignale in adressierte Plätze des adressierbaren Speichers (38),
einen an die Adressierschaltung (22) angekoppelten und bei Freigabe deren Adresse speichernden Adreßspeicher (42)
sowie eine vom Aktualisierungssignal (U) angesteuerte Schaltung (34a, 44) zur Aktualisierung des gespeicherten Zeigersignals (S_p) durch Speichern des laufenden Abtast signals (S_n) im Signalspeicher (30), zum Speichern des laufenden Status-Signals (T_aus) im Status-Speicher (30) zum Ankoppeln des Adreßspeichers (42) an den adressierbaren Speicher (38) anstelle der Adressierschaltung (22) bei der normalen Adressierung, während der die Schaltung (20) ein Daten-Bit einschreibt, und zur nachfolgenden Freigabe des Adreßspeichers (42) für das Einschreiben einer aktualisierten Adresse,
und daß ein Multiplexer (23) zur Verschachtelung der von den Detektorstufen (16, 18) gelieferten Daten-bits vor gesehen ist.