JPH0690853B2 - デイジタル信号の時間軸補正装置 - Google Patents
デイジタル信号の時間軸補正装置Info
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- JPH0690853B2 JPH0690853B2 JP61307186A JP30718686A JPH0690853B2 JP H0690853 B2 JPH0690853 B2 JP H0690853B2 JP 61307186 A JP61307186 A JP 61307186A JP 30718686 A JP30718686 A JP 30718686A JP H0690853 B2 JPH0690853 B2 JP H0690853B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
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- G—PHYSICS
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- G11B20/10—Digital recording or reproducing
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- G11B2020/10537—Audio or video recording
- G11B2020/10546—Audio or video recording specifically adapted for audio data
-
- G—PHYSICS
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- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばオーディオPCMテープレコーダに適
用されるディジタル信号の時間軸補正装置に関する。
用されるディジタル信号の時間軸補正装置に関する。
この発明では、時間軸変動分を含む入力データから時間
軸変動分を除去するためのディジタル信号の時間軸補正
装置において、入力データに関して、エラー検出符号を
用いたエラー検出がされ、入力データ中のデータは、シ
ーケンシャルにデータメモリに書き込まれ、アドレス信
号にエラーが無い時にデータメモリの書き込みアドレス
がアドレス信号に対応してディレクトリメモリに書き込
まれ、ディレクトリメモリからデータメモリの読み出し
アドレスが読み出され、この読み出しアドレスに従って
データメモリから入力データが読み出され、エラー検出
のために必要なテンポラリバッファが不要とできる。
軸変動分を除去するためのディジタル信号の時間軸補正
装置において、入力データに関して、エラー検出符号を
用いたエラー検出がされ、入力データ中のデータは、シ
ーケンシャルにデータメモリに書き込まれ、アドレス信
号にエラーが無い時にデータメモリの書き込みアドレス
がアドレス信号に対応してディレクトリメモリに書き込
まれ、ディレクトリメモリからデータメモリの読み出し
アドレスが読み出され、この読み出しアドレスに従って
データメモリから入力データが読み出され、エラー検出
のために必要なテンポラリバッファが不要とできる。
オーディオPCMテープレコーダでは、記録／再生データ
の所定量毎にエラー検出符号例えばCRC符号の符号化が
なされる。磁気テープに記録／再生されるデータの１ブ
ロックの構成は、先頭にブロック同期信号SYNCが位置
し、次にブロックアドレスADが位置し、その後に、デー
タが位置し、最後にCRCコードが位置する。このような
データ構成を有するPCMテープレコーダの一例として
は、特開昭59-104714号公報に固定ヘッド方式のものが
開示されている。CRCコードは、巡回コードを用いたエ
ラー検出符号の一つで、ブロックアドレスAD及びデータ
に関して、エラーの有無が検出される。
の所定量毎にエラー検出符号例えばCRC符号の符号化が
なされる。磁気テープに記録／再生されるデータの１ブ
ロックの構成は、先頭にブロック同期信号SYNCが位置
し、次にブロックアドレスADが位置し、その後に、デー
タが位置し、最後にCRCコードが位置する。このような
データ構成を有するPCMテープレコーダの一例として
は、特開昭59-104714号公報に固定ヘッド方式のものが
開示されている。CRCコードは、巡回コードを用いたエ
ラー検出符号の一つで、ブロックアドレスAD及びデータ
に関して、エラーの有無が検出される。
このようなデータ構成を有するデータ列を磁気テープに
記録し、再生した場合、磁気テープの走行時のスピード
ムラなどによって、再生データ中に時間軸変動分が含ま
れる。この時間軸変動分を除去するために、再生データ
に同期した書き込みクロックでもって、再生データをバ
ッファメモリに書き込み、一定周波数の読み出しクロッ
クでもって、バッファメモリからデータを読み出す時間
軸補正装置が知られている。バッファメモリに再生デー
タを書き込む時には、再生データ中のブロックアドレス
ADが参照され、再生ブロックアドレスADにより定まるバ
ッファメモリのアドレスに対して再生データが書き込ま
れる。従って、ブロックアドレスADが正しく再生される
ことが必要であり、CRCによって再生されたアドレス信
号が誤っている場合には、一旦、データがバッファメモ
リに書き込まれるが、バッファメモリのアドレスがイン
クリメントせず、次のエラーを含まないデータが書き込
まれると、アドレスがインクリメントし、実質的にエラ
ーデータが書き込まれない。
記録し、再生した場合、磁気テープの走行時のスピード
ムラなどによって、再生データ中に時間軸変動分が含ま
れる。この時間軸変動分を除去するために、再生データ
に同期した書き込みクロックでもって、再生データをバ
ッファメモリに書き込み、一定周波数の読み出しクロッ
クでもって、バッファメモリからデータを読み出す時間
軸補正装置が知られている。バッファメモリに再生デー
タを書き込む時には、再生データ中のブロックアドレス
ADが参照され、再生ブロックアドレスADにより定まるバ
ッファメモリのアドレスに対して再生データが書き込ま
れる。従って、ブロックアドレスADが正しく再生される
ことが必要であり、CRCによって再生されたアドレス信
号が誤っている場合には、一旦、データがバッファメモ
リに書き込まれるが、バッファメモリのアドレスがイン
クリメントせず、次のエラーを含まないデータが書き込
まれると、アドレスがインクリメントし、実質的にエラ
ーデータが書き込まれない。
従来の時間軸補正装置は、バッファメモリに再生データ
を書き込み時に、CRCによるエラー検出の結果が判明し
ている必要があった。しかしながら、再生されたデータ
列の１ブロックの全てのデータが得られないと、エラー
検出の結果が不明であるため、例えば特開昭59-175011
号公報に示されているPCM信号再生方式のように、少な
くとも、１ブロック分のデータを貯えるテンポラリメモ
リ及びメモリ制御回路が必要とされ、回路構成が複雑と
なる欠点があった。
を書き込み時に、CRCによるエラー検出の結果が判明し
ている必要があった。しかしながら、再生されたデータ
列の１ブロックの全てのデータが得られないと、エラー
検出の結果が不明であるため、例えば特開昭59-175011
号公報に示されているPCM信号再生方式のように、少な
くとも、１ブロック分のデータを貯えるテンポラリメモ
リ及びメモリ制御回路が必要とされ、回路構成が複雑と
なる欠点があった。
従って、この発明の目的は、テンポラリメモリ及びメモ
リ制御回路が省略でき、構成が簡単なディジタル信号の
時間軸補正装置を提供することにある。
リ制御回路が省略でき、構成が簡単なディジタル信号の
時間軸補正装置を提供することにある。
この発明では、時間軸変動分を含む入力データから時間
軸変動分を除去するためのディジタル信号の時間軸補正
装置において、同期信号とアドレス信号とデータとから
なり、アドレス信号及びデータにエラー検出符号の符号
化がされた入力データが供給されるエラー検出回路４
と、データが入力された順序で書き込まれるデータメモ
リ32と、アドレス信号にエラーが無い時にデータメモリ
32の書き込みアドレスがアドレス信号と対応して書き込
まれるディレクトリメモリ33とが設けられ、ディレクト
リメモリ33からデータメモリ32の読み出しアドレスが読
み出され、読み出しアドレスに従ってデータメモリから
データが読み出される。
軸変動分を除去するためのディジタル信号の時間軸補正
装置において、同期信号とアドレス信号とデータとから
なり、アドレス信号及びデータにエラー検出符号の符号
化がされた入力データが供給されるエラー検出回路４
と、データが入力された順序で書き込まれるデータメモ
リ32と、アドレス信号にエラーが無い時にデータメモリ
32の書き込みアドレスがアドレス信号と対応して書き込
まれるディレクトリメモリ33とが設けられ、ディレクト
リメモリ33からデータメモリ32の読み出しアドレスが読
み出され、読み出しアドレスに従ってデータメモリから
データが読み出される。
再生データ列の中のデータは、データメモリ32にシーケ
ンシャルに書き込まれる。ディレクトリメモリ33には、
エラー検出の結果、エラーが無い場合に、データメモリ
32のライトアドレスが書き込まれる。若し、エラーが有
る場合には、ライトアドレスがディレクトリメモリ33に
書き込まれず、エラーであることを示す信号が書き込ま
れる。これと共に、データメモリ32には、データが書き
込まれない。データメモリ32からのデータの読み出し
は、ディレクトリメモリ33から読み出されたアドレスに
従ってなされる。この場合、ディレクトリメモリ33から
読み出された内容がエラーを示す場合には、データメモ
リ32からのデータの読み出しがなされない。以上の制御
によって、テンポラリメモリがなくても、時間軸補正が
されたデータが得られる。
ンシャルに書き込まれる。ディレクトリメモリ33には、
エラー検出の結果、エラーが無い場合に、データメモリ
32のライトアドレスが書き込まれる。若し、エラーが有
る場合には、ライトアドレスがディレクトリメモリ33に
書き込まれず、エラーであることを示す信号が書き込ま
れる。これと共に、データメモリ32には、データが書き
込まれない。データメモリ32からのデータの読み出し
は、ディレクトリメモリ33から読み出されたアドレスに
従ってなされる。この場合、ディレクトリメモリ33から
読み出された内容がエラーを示す場合には、データメモ
リ32からのデータの読み出しがなされない。以上の制御
によって、テンポラリメモリがなくても、時間軸補正が
されたデータが得られる。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１で示す入力端子に磁気テープ
から再生された再生データ列が供給され、この再生デー
タ列が同期検出及び復調回路２とPLL回路３とに供給さ
れる。PLL回路３は、再生データ列と同期したビットク
ロックを発生する。同期検出及び復調回路２では、１ブ
ロックの先頭に位置する同期信号SYNCが検出されると共
に、チャンネルコーディング（ディジタル変調と称され
る）の復調がなされる。
する。第１図において、１で示す入力端子に磁気テープ
から再生された再生データ列が供給され、この再生デー
タ列が同期検出及び復調回路２とPLL回路３とに供給さ
れる。PLL回路３は、再生データ列と同期したビットク
ロックを発生する。同期検出及び復調回路２では、１ブ
ロックの先頭に位置する同期信号SYNCが検出されると共
に、チャンネルコーディング（ディジタル変調と称され
る）の復調がなされる。
同期検出及び復調回路２からの再生データがCRCチェッ
ク回路４に供給される。CRCチェック回路４において、
再生データのブロックアドレス及びデータのエラー検出
がなされる。このCRCチェック回路４の出力信号（ブロ
ックアドレス，データ，エラー検出の結果を示す信号）
が直列／並列変換回路５に供給され、８ビットパラレル
のデータに変換される。直列／並列変換回路５からの信
号がデータラッチ６及び７とフラグラッチ８とに供給さ
れる。これらのラッチ6,7,8には、ラッチタイミング／
アドレス発生回路10からのラッチタイミングパルスが供
給される。直列／並列変換回路５及びラッチタイミング
／アドレス発生回路10は、同期検出及び復調回路２から
再生データ列と同期したクロック信号によって動作す
る。
ク回路４に供給される。CRCチェック回路４において、
再生データのブロックアドレス及びデータのエラー検出
がなされる。このCRCチェック回路４の出力信号（ブロ
ックアドレス，データ，エラー検出の結果を示す信号）
が直列／並列変換回路５に供給され、８ビットパラレル
のデータに変換される。直列／並列変換回路５からの信
号がデータラッチ６及び７とフラグラッチ８とに供給さ
れる。これらのラッチ6,7,8には、ラッチタイミング／
アドレス発生回路10からのラッチタイミングパルスが供
給される。直列／並列変換回路５及びラッチタイミング
／アドレス発生回路10は、同期検出及び復調回路２から
再生データ列と同期したクロック信号によって動作す
る。
データラッチ６は、１サンプル16ビットのデータ（オー
ディオPCM信号又はエラー訂正符号のチェックコード）
の場合、上位８ビットをラッチし、データラッチ７は、
データの下位８ビットをラッチする。フラグラッチ８
は、再生データ中のブロックアドレス及びエラーフラグ
をラッチする。また、ラッチタイミング／アドレス発生
回路10により、データ用メモリエリアの列方向のアドレ
スが形成され、アドレス発生回路11により、データ用メ
モリエリアの行方向のアドレス（アドレス信号の上位ビ
ット）が形成される。これらのデータ用メモリエリアの
アドレス信号がアドレスセレクタ12の一つの入力とされ
る。この実施例では、１個のRAMが設けられ、このRAMの
メモリエリアがデータ用メモリエリアとディレクトリ用
メモリエリアとに分けて使用されている。
ディオPCM信号又はエラー訂正符号のチェックコード）
の場合、上位８ビットをラッチし、データラッチ７は、
データの下位８ビットをラッチする。フラグラッチ８
は、再生データ中のブロックアドレス及びエラーフラグ
をラッチする。また、ラッチタイミング／アドレス発生
回路10により、データ用メモリエリアの列方向のアドレ
スが形成され、アドレス発生回路11により、データ用メ
モリエリアの行方向のアドレス（アドレス信号の上位ビ
ット）が形成される。これらのデータ用メモリエリアの
アドレス信号がアドレスセレクタ12の一つの入力とされ
る。この実施例では、１個のRAMが設けられ、このRAMの
メモリエリアがデータ用メモリエリアとディレクトリ用
メモリエリアとに分けて使用されている。
データラッチ６及びデータラッチ７の出力信号がライト
データセレクタ13に供給され、ライトデータセレクタ13
からデータ用メモリエリアに書き込まれるデータが発生
する。フラグラッチ８からのブロックアドレス，エラー
フラグ及びアドレスラッチ９からのアドレス信号の上位
ビットがライトデータセレクタ14に供給される。このラ
イトデータセレクタ14からディレクトリ用メモリエリア
に書き込まれるデータが発生する。ライトデータセレク
タ13及び14からの出力データがデータセレクタ15に供給
され、データセレクタ15からRAMに供給されるデータが
発生する。
データセレクタ13に供給され、ライトデータセレクタ13
からデータ用メモリエリアに書き込まれるデータが発生
する。フラグラッチ８からのブロックアドレス，エラー
フラグ及びアドレスラッチ９からのアドレス信号の上位
ビットがライトデータセレクタ14に供給される。このラ
イトデータセレクタ14からディレクトリ用メモリエリア
に書き込まれるデータが発生する。ライトデータセレク
タ13及び14からの出力データがデータセレクタ15に供給
され、データセレクタ15からRAMに供給されるデータが
発生する。
16で示すライトアドレス発生回路は、ディレクトリ用メ
モリエリアに対するもので、このアドレス発生回路16に
は、フラグラッチ８からのブロックアドレスが供給され
る。アドレス発生回路16からのライトアドレスがアドレ
スセレクタ12に供給される。アドレスセレクタ12によっ
て、データ用のライトアドレス及びディレクトリ用のラ
イトアドレスが選択されてRAMに供給される。再生デー
タ列と同期してデータがRAMのデータ用メモリエリアに
書き込まれる。
モリエリアに対するもので、このアドレス発生回路16に
は、フラグラッチ８からのブロックアドレスが供給され
る。アドレス発生回路16からのライトアドレスがアドレ
スセレクタ12に供給される。アドレスセレクタ12によっ
て、データ用のライトアドレス及びディレクトリ用のラ
イトアドレスが選択されてRAMに供給される。再生デー
タ列と同期してデータがRAMのデータ用メモリエリアに
書き込まれる。
17は、ディレクトリ用メモリエリアに対するリードアド
レス発生回路であり、端子18からのマスタークロックを
カウントすることによりリードアドレスが形成される。
このリードアドレスがアドレスセレクタ12を介してRAM
に供給される。また、マスタークロックがタイミング発
生回路19に供給され、ラッチ用のタイミングパルス等が
形成される。リードアドレスによってRAMのディレクト
リ用メモリエリアから読み出されたデータ中のデータア
ドレスがリードアドレスラッチ回路20にラッチされ、デ
ータ中のフラグがフラグラッチ21にラッチされる。この
データアドレスがアドレスセレクタ12を介してRAMに供
給され、RAMからデータが読み出される。読み出された
データの上位８ビットがデータラッチ22にラッチされ、
その下位８ビットがデータラッチ23にラッチされる。デ
ータラッチ22及び23から時間軸変動分が除去されたデー
タが出力され、フラグラッチ21からブロックアドレス信
号及びエラーフラグが出力される。
レス発生回路であり、端子18からのマスタークロックを
カウントすることによりリードアドレスが形成される。
このリードアドレスがアドレスセレクタ12を介してRAM
に供給される。また、マスタークロックがタイミング発
生回路19に供給され、ラッチ用のタイミングパルス等が
形成される。リードアドレスによってRAMのディレクト
リ用メモリエリアから読み出されたデータ中のデータア
ドレスがリードアドレスラッチ回路20にラッチされ、デ
ータ中のフラグがフラグラッチ21にラッチされる。この
データアドレスがアドレスセレクタ12を介してRAMに供
給され、RAMからデータが読み出される。読み出された
データの上位８ビットがデータラッチ22にラッチされ、
その下位８ビットがデータラッチ23にラッチされる。デ
ータラッチ22及び23から時間軸変動分が除去されたデー
タが出力され、フラグラッチ21からブロックアドレス信
号及びエラーフラグが出力される。
第２図を参照して、この一実施例について更に詳述す
る。第２図において、31が磁気テープから再生されたデ
ータ列である。このデータ列の各ブロックの先頭に同期
信号（SYNC）が位置し、その後にブロックアドレスADが
位置し、更に後にデータ（PCMデータ又はエラー訂正符
号のチェックデータ）が位置し、最後にCRCコードが位
置している。CRCコードは、ブロックアドレスAD及びデ
ータのエラーを検出する。
る。第２図において、31が磁気テープから再生されたデ
ータ列である。このデータ列の各ブロックの先頭に同期
信号（SYNC）が位置し、その後にブロックアドレスADが
位置し、更に後にデータ（PCMデータ又はエラー訂正符
号のチェックデータ）が位置し、最後にCRCコードが位
置している。CRCコードは、ブロックアドレスAD及びデ
ータのエラーを検出する。
再生データ列の現データ（データ，ブロックアドレス及
びエラーラフラグからなる。）がデータセレクタ13,14,
15を介してシーケンシャルにデータ用メモリエリア32に
書き込まれる。データ用メモリエリア32は、例えば（０
〜14）の15個のデータアドレスを有する。そして、CRC
チェック回路４によるCRC検出の結果、エラー無しの場
合には、現データが書き込まれているデータアドレス及
びフラグ（ブロックアドレス，エラーフラグ）がディレ
クトリ用メモリエリア33に書き込まれる。このディレク
トリ用メモリエリア33のライトアドレスは、リードアド
レス発生回路17からのリードアドレスと時間軸補正装置
の全体の遅延量と再生データ中のブロックアドレスとに
より決定される。このように、ディレクトリ用メモリエ
リア33に現在のデータのフラグが書き込まれると、ライ
トアドレス発生回路16からアドレス発生回路11に供給さ
れる信号により、データ用アドレスがインクリメントさ
れる。若し、CRC検出の結果、エラーが有る場合には、
ディレクトリ用のメモリエリアのデータとしてエラーフ
ラグを書き込む。
びエラーラフラグからなる。）がデータセレクタ13,14,
15を介してシーケンシャルにデータ用メモリエリア32に
書き込まれる。データ用メモリエリア32は、例えば（０
〜14）の15個のデータアドレスを有する。そして、CRC
チェック回路４によるCRC検出の結果、エラー無しの場
合には、現データが書き込まれているデータアドレス及
びフラグ（ブロックアドレス，エラーフラグ）がディレ
クトリ用メモリエリア33に書き込まれる。このディレク
トリ用メモリエリア33のライトアドレスは、リードアド
レス発生回路17からのリードアドレスと時間軸補正装置
の全体の遅延量と再生データ中のブロックアドレスとに
より決定される。このように、ディレクトリ用メモリエ
リア33に現在のデータのフラグが書き込まれると、ライ
トアドレス発生回路16からアドレス発生回路11に供給さ
れる信号により、データ用アドレスがインクリメントさ
れる。若し、CRC検出の結果、エラーが有る場合には、
ディレクトリ用のメモリエリアのデータとしてエラーフ
ラグを書き込む。
リード動作では、まず、リードアドレス発生回路17によ
りマスタークロックから形成されたリードアドレスによ
ってディレクトリ用メモリエリア33からデータが読み出
される。このデータがエラー無しの場合には、読み出さ
れたデータ中のデータアドレスがリードアドレスラッチ
20にラッチされる。このラッチされたデータアドレスが
データ用メモリエリア32に供給され、本来のデータの読
み出しがなされる。読み出されたデータは、データラッ
チ22及び23を介して出力される。若し、ディレクトリ用
メモリエリア33から読み出されたデータ中のエラーフラ
グによりエラーが有る場合には、データ用メモリエリア
32からのデータの読み出しがなされない。
りマスタークロックから形成されたリードアドレスによ
ってディレクトリ用メモリエリア33からデータが読み出
される。このデータがエラー無しの場合には、読み出さ
れたデータ中のデータアドレスがリードアドレスラッチ
20にラッチされる。このラッチされたデータアドレスが
データ用メモリエリア32に供給され、本来のデータの読
み出しがなされる。読み出されたデータは、データラッ
チ22及び23を介して出力される。若し、ディレクトリ用
メモリエリア33から読み出されたデータ中のエラーフラ
グによりエラーが有る場合には、データ用メモリエリア
32からのデータの読み出しがなされない。
この発明に依れば、ディレクトリ用メモリエリアにエラ
ーが無い場合のデータアドレスが書き込まれ、このデー
タアドレスに従ってデータ用メモリエリアからデータの
読み出しがなされるので、１ブロックの再生データ列を
貯えておくためのテンポラリメモリ及びその制御回路が
不要となる。従って、１個のRAMを用いた簡単な構成の
時間軸補正装置を実現することができる。
ーが無い場合のデータアドレスが書き込まれ、このデー
タアドレスに従ってデータ用メモリエリアからデータの
読み出しがなされるので、１ブロックの再生データ列を
貯えておくためのテンポラリメモリ及びその制御回路が
不要となる。従って、１個のRAMを用いた簡単な構成の
時間軸補正装置を実現することができる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の動作説明に用いる略線図である。 図面における主要な符号の説明 1:再生データ列の入力端子、4:CRCチェック回路、6,7,2
2,23:データラッチ、8,21:フラグラッチ、9:アドレスラ
ッチ、12:アドレスセレクタ。
の発明の一実施例の動作説明に用いる略線図である。 図面における主要な符号の説明 1:再生データ列の入力端子、4:CRCチェック回路、6,7,2
2,23:データラッチ、8,21:フラグラッチ、9:アドレスラ
ッチ、12:アドレスセレクタ。
Claims (1)
- 【請求項１】時間軸変動分を含む入力データから上記時
間軸変動分を除去するためのディジタル信号の時間軸補
正装置において、 同期信号とアドレス信号とデータとからなり、上記アド
レス信号及び上記データにエラー検出符号の符号化がさ
れた入力データが供給されるエラー検出回路と、 上記データが入力された順序で書き込まれるデータメモ
リと、 上記アドレス信号にエラーが無い時に上記データメモリ
の書き込みアドレスが上記アドレス信号と対応して書き
込まれるディレクトリメモリとを有し、 上記ディレクトリメモリから上記データメモリの読み出
しアドレスを読み出し、上記読み出しアドレスに従って
上記データメモリから上記データを読み出すようにした
ディジタル信号の時間軸補正装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307186A JPH0690853B2 (ja) | 1986-12-23 | 1986-12-23 | デイジタル信号の時間軸補正装置 |
| AU82886/87A AU614732B2 (en) | 1986-12-23 | 1987-12-21 | Apparatus for storing digital data |
| EP87311307A EP0272917B1 (en) | 1986-12-23 | 1987-12-22 | Apparatus for storing digital data |
| DE87311307T DE3787267T2 (de) | 1986-12-23 | 1987-12-22 | Gerät zur digitalen Datenaufzeichnung. |
| KR1019870014804A KR960002608B1 (ko) | 1986-12-23 | 1987-12-23 | 디지탈 신호의 시간축 보정장치 |
| US07/137,344 US4873588A (en) | 1986-12-23 | 1987-12-23 | Apparatus for storing digital data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307186A JPH0690853B2 (ja) | 1986-12-23 | 1986-12-23 | デイジタル信号の時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160068A JPS63160068A (ja) | 1988-07-02 |
| JPH0690853B2 true JPH0690853B2 (ja) | 1994-11-14 |
Family
ID=17966075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307186A Expired - Fee Related JPH0690853B2 (ja) | 1986-12-23 | 1986-12-23 | デイジタル信号の時間軸補正装置 |
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