DE3238157C2

DE3238157C2 - Schaltungsanordnung zum Ermitteln der Synchronisierung von Eingangs-Datenblöcken

Info

Publication number: DE3238157C2
Application number: DE3238157A
Authority: DE
Inventors: Yasuhiko Yamato Kanagawa Fujii
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1981-10-15
Filing date: 1982-10-14
Publication date: 1985-12-19
Also published as: GB2110903B; JPS5864844A; GB2110903A; FR2514975A1; FR2514975B1; DE3238157A1; NL8203951A; US4524445A

Abstract

Es werden ein Verfahren und eine Schaltungsanordnung angegeben, bei welchem ein digitales Signal aus einer Vielzahl von Datenblöcken mit jeweils mehreren Datenworten und einem Paritätswort ohne ein Synchronisierwort bzw. ein die Grenze zwischen zwei aufeinanderfolgenden Datenblöcken angebendes Signal übertragen wird. Das Paritätswort hat mehrere Bits p ↓1 ↓, ↓k, die jeweils aus Bits a ↓1 ↓, ↓k, b ↓1 ↓, ↓k einer entsprechenden Zeile in den ursprünglichen Datenworten in den Datenblöcken erzeugt werden. Beim Empfang des digitalen Signals wird das digitale Signal zuerst in einem Speicher gespeichert, aus dem mehrere Sätze von Bits für eine jeweilige Zeile ausgelesen werden, um eine Paritätsprüfung vorzunehmen. Als Ergebnis der Paritätsprüfung wird das Fehlen eines Paritätsfehlers bei einem besonderen Satz von Bits ermittelt, welcher in einer jeweiligen Zeile als eine einzelne Zeile behandelt werden kann, die den ursprünglichen Datenblock bildet. Aufgrund der Information über das Fehlen eines Paritätsfehlers wird das gespeicherte digitale Signal ausgelesen und ausgegeben, so daß die Synchronisierung der Datenblöcke für eine genaue Rückgewinnung der ursprünglichen analogen Information aus dem empfangenen digitalen Signal herbeigeführt werden kann, das kein Synchronisierwort enthält.

Description

rungsbeispieien unter Bezugnahme auf die Zeichnung näher erläutert Es zeigt

F i g. 1 ein Beispiel der Zusammenstellung eines herkömmlichen Datenblock-Signals,

Fig.2 ein Ausführungsbeispiel der Zusammenstellung eines Datenblock-Signals bei der beschriebenen Schaltungsanordnung für die Synchronisierungsermittlung,

Fig.3 ein blockschaltbild zur Erläuterung des der Schaltungsanordnung für die Synchronisierungsermittlung zugrundeliegenden Prinzips,

F i g. 4 (A) bis 4 (C) Zeitdiagramme, die ein Eingangssignal, den inneren Zustand und ein Ausgangssignal eines in F i g. 3 gezeigten Frequenzteilers zeigen,

F i g. 5 ein Blockschaltbild der Synchronisierungsermiitlungs-Schaltungsanordnung gemäß einem Ausführungsbejspiel,

F i g. 6 ein Beispiel eines Datenblock-Signals mit verschachtelten Bits,

F i g. 7 ein Blockschaltbild der Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiei und

Fig.8 ein Schaltbild einer Abwandlung eines in F i g. 3 gezeigten Paritätsprüfers.

In der Zeichnung sind durchgehend in allen Figuren gleiche oder einander entsprechende Elemente und Teile mit den gleichen Bezugszeichen bezeichnet.

Vor der Beschreibung von Ausführungsbeispielen der Schaltungsanordnung wird zur Verdeutlichung das eingangs genannte herkömmliche System für die Datenübertragung beschrieben.

F i g. 1 zeigt schematisch die Zusammensetzung eines herkömmlichen digitalen Signals aus mehreren Datenblöcken, die jeweils mehrere Datenworte haben. Nach F i g. 1 hat ein Synchronisiersignalwort 1 η Bits Si bis S_n, wobei η eine positive ganze Zahl ist Dieses Synchronisiersignaiwort ist mit einem Λ-Bii-Dätenw'ort 2 au bis a„.k, wobei Areine positive ganze Zahl ist für erste Daten, einem Datenwort 3 (b\j< bis b„j,) für zweite Daten und einem Paritätswort 4 (p_lJc bis p„j) als zeitliche Folge zusammengefaßt, um einen Datenblock zu bilden, wobei diese Daten nacheinander übertragen werden. Dabei werden zur Rückgewinnung eines ursprünglichen analogen Informationssignals aus einem Datenblocksignal mil einer derartigen Zusammensetzung an der Empfangsstelle die Grenzen zwischen den empfangenen Datenblöcken aus dem Synchronisiersignalwort 1 ermittelt.

Bei der beschriebenen Schaltungsanordnung zur Ermittlung der Synchronisierung wird jedoch den Datenblöcken kein Synchronisiersignalwort hinzugefügt, so daß die Menge der je Zeiteinheit gesendeten Information um die Zeitdauer der Synchronisiersignalworte gesteigert werden kann. Bei der Schaltungsanordnung wird ein empfangenes digitales Signal in einen Speicher eingespeichert und verschiedene Kombinationen aufeinanderfolgender Bits einer Paritätsprüfung unterzogen, deren Ergebnis zum Erfassen einer besonderen Bitkombination ohne Paritätsfehler derart iierangezogen wird, daß die empfangenen Datenblöcke des empfangenen Signals auf automatische Weise synchronisiert sind, wenn sie dem Speicher entnommen werden.

F i g. 2 zeigt die Zusammensetzung eines mit dem Synchronisierermittlungs-System gemäß dem Verfahren bzw. der Schaltungsanordnung zu erfassenden Datcnblocks. In dieser Figur ist 2 ein Datenwort für erste Daten mit η Bits au bis a„> und 3 ein üatenwort für /weite Daten mit Bits 6u bis £>„.*■ während ein Paritätswort 4 Bits pij, bis p„.k hat. Jedes Bit des Paritätsworts 4 kann unter Verwendung des ersten und des 2rweiten Datenworts 2 und 3 aus der folgenden Gleichung (1) gewonnen werden:

wobei m eine positive ganze Zahl ist die größer als oder gleich 1 ist und kleiner als oder gleich η ist und © eine Modulo-2-Summation darstellt

ι ο Das heißt jeder Datenblock des Eingangssignal, dessen Synchronisierung mit der Schaltungsanordnung zu ermitteln ist enthält die Datenworte 2 und 3 und das Paritätswort 4, während kein Synchronisiersignalwort vorhanden ist Der Datenblock wird mit π Bits parallel übertragen.

Allgemein sind die Anzahl der jeweils einen Datenblock bildenden Worte und die Gleichung (1) für die Erzeugung des Paritätsworts 4 an der Empfangsstelle bekannt, so daß das Ergebnis der Modulo-2-Summation in jeder den jeweiligen Datenbky.'. bildenden Zeile gieich »0« sein soüte, wenn die Grenze zwischen den eingegebenen Datenblock-Signalen richtig ist Im Hinblick darauf ist es mit der Schaltungsanordnung möglich, die Grenze zwischen den in F i g. 2 gezeigten eingegebenen Datenblock-Signalen zu ermitteln.

F i g. 3 zeigt ein Blockschaltbild für die Erläuterung des bei der Schaltungsanordnung angewandten Prinzips. Gemäß dieser Schaltung werden aus dem eingegebenen Datenblock-Signal Bits au. 2>u. p_ijc usw. für eine erste Zeile einem Eingangsanschluß 6 und dann einem Schieberegister 7 mit Speicherstellen Ta bis Te zugeführt Die Bits werden dabei durch von einem Eingangsanschluß 30 her zugeführte Taktimpulse von links nach rechts nach F i g. 3 verschoben. Auf diese Weise gelangen die Bits in einen Speicherzustand, beispielsweise derart daß das Bit s-,χ des Datenworts 2 des ersten Datenblocks an der am weitesten rechts gelegenen Speicherstelle 7a steht, während das Bit Z?u+i dei zweiten Datenblocks an der am weitesten links gelegenen Speicherstelle 7e steht Aus der Stelle 7a wird der Speicherinhalt einem Anschluß 8a 1 einer Umschaitstufe 8 sowie einem Paritätsprüfer 9 zugeführt, aus der Stelle Tb wird der Speicherinhalt Anschlüssen 8/.· 2 und 861 sowie dem Paritätsprüfer 9 und einem Paritätsprüfer 10 zugeführt, aus der Stelle Tc wird der Speicherinhalt Anschlüssen 8a 3, Sb 2 und 8c 1 sowie den Paritätsprüfern 9 und 10 und einem Paritätsprüfer 11 zugeführt, aus der Stelle Td wird der Speicherinhalt Anschlüssen Bb 3 und 8c 2 sowie den Paritätsprüfern 10 und 11 zugeführt und

so aus der Stelle Te wird der Speicherinhalt einem Anschluß 8c3 sowie dem Paritätsprüfer 11 zugeführt Die Paritätsprüfer 9,10 und 11 führen eine Modulo-2-SummatiCii ihrer drei eingegebenen Eingangssignale aus und führen das Additionsergebnis einem jeweiligen Dateneingang D\, Di bzw. Dj eines Zwischenspeichers 12 zu.

Die Taktimpuise aus dem Eingangsanschluß 30 werden außer dem Schieberegister 7 auch einem Frequenzteiler 13 zugeführt Der Frequenzteiler 13 erfaßt die Anstiegsflanken der in F i g. 4(A) gezeigten Taktimpulse und zählt sie in der Weise, daß sein innerer Schaltzustand gemäß der Darstellung in Fig.4 ^B) verändert wird und unter der Zeitsteuerung gemäß F i g. 4 (C) Zwischenspeicherungsimpulse erzeugt werden, die den Takteingangseinschlüssen des Zwischenspeichers 12 und eines Zwischenspeichers 15 zugeführt werden. Wenn dem Zwischenspeicher 12 der Speicherungisimpuls aus dem Frequenzteiler 13 zugeführt wird, hält der

Zwischenspeicher die jeweils den Dateneingängen D\, Ch und Di zugeführten Signale bis zu einem nachfolgenden Speicherungsimpuls aus dem Frequenzteiler 13 fest, wobei seine Ausgangssignale Xi, Y\ und Z\ aus Ausgängen Qt, Qi bzw. Qj in Eingänge 14a, iAb bzw. 14c eines Wählsignalgenerators 14 eingegeben werden.

Falls von dem Frequenzteiler 13 ein Impuls abgegeben wird, wenn gemäß der Darstellung in F i g. 3 das Bit au der ersten Zeile des Datenworts 2 in die Speicherstelle Ta des Schieberegisters 7 und das Bit bu + i in die Speicherstelle 7e eingespeichert ist, werden die folgenden Zusammenhänge erzielt:

Xi =

Z\ =

Demgemäß wird das Signal Xi gemäß der Gleichung (1) zu »0«. wonach bei der Abgabe eines Speicherungsimpulses aus dem Frequenzteiler 13 das Schieberegister Vi und Z\ besteht zwar die Möglichkeit, daß sie jeweils zu »0« werden, jedoch sind sie nicht immer gleich »0«. Der Wählsignalgenerator 14 nimmt die Signale X\, Y\ und Z\ auf und erzeugt dann, wenn er das Signal Xt ermittelt, das immer »0« ist, ein Steuersignal, das der Umschaltstufe 9 zugeführt wird. Die Umschaltstufe 8 schaltet entsprechend dem Steuersignal derart um, daß Anschlüsse 8a 1 und 8a 4, Sb 1 und Sb 4 sowie 8c 1 und 8c 4 jeweils miteinander verbunden werden. Der Wählsignalgenerator 14 erzeugt jeweils ein Steuersignal, mit dem in der Umschaltstufe 8 die Anschlüsse 8a 2, 9b 2 und 8c 2 angewählt werden, wenn das Signal Vi ständig gleich »0« ist, bzw. die Anschlüsse 8a 3, 863 und 8c 3 angewählt werden; wenn das Signal Zi ständig gleich »0« ist. Die Signale aus den Anschlüssen 8a 4, 8£>4 und 8c 4 werden Eingarigsanschlüssen 15a, 15b und 15c des Zwischenspeichers 15 zugeführt, so daß dann, wenn dem Zwischenspeicher aus dem Frequenzteiler 13 der Speicharungsimpuls zugeführt wird, die an den Anschlüssen 15a, 15b und 15c anliegenden Signale festgehalten und jeweils Ausgangsarischlüssen 16,17 bzw. 18 abgegeben werden. Dementsprechend werden dem Ausgangsanschluß 16 nacheinander die Bits au, au+i, au+2··· der ersten Zeile des ersten Datenworts, dem Ausgangsanschluß 17 nacheinander die Bits but, 6u+i. -. der ersten Zeile des zweiten Datenworts und dem Ausgangsanschluß 18 nacheinander die Bits pu, Pu+1 · · · der ersten Zeile des Paritäjsworts entnommen.

Auf diese Weise werden dadurch, daß entsprechend dem Ergebnis der Prüfung in den Paritätsprüfern 9,10 und 11 die Auslesestellen des Schieberegisters 7 verändert werden, aus denen der Speicherinhalt entnommen wird, aus den Auügangsanschlüssen 16, 17 und 18 mit Grenzen versehene: Signalfolgen entnommen.

F i g. 5 zeigt ein Blockschaltbild eines ersten Ausführungsbeispiels der Schaltungsanordnung zur Ermittlung der Synchronisierung. In diesem Schaltbild sind mit gleichen Bezugszeicrien die gleichen Teile wie in Fig.3 bezeichnet, wobei deren Beschreibung weggelassen ist In F i g. 5 wird die erste Zeile des über den Eingangsanschluß 6 eingegebenen Datenblock-Signsls auf die gleiche Weise wie gemäß F i g. 3 in dem Schieberegister 7 versetzt und die Speicherinhalte der jeweiligen Speicherstellen 7a bis 7e miteinander in ModuIo-2-Summation addiert wonach dann die sich ergebenden Signale Xi, Vi und Z] Eirigangsanschlüssen von Schaltgliedern 19, 20 bzw. 21 zugeführt werden. Zugleich werden die zweite bis n-te Zeile des in F i g. 2 gezeigten eingegebenen Datenblock-Signals aus einem jeweiligen Eingangsanschluß 6m einem jeweiligen Schieberegister 7n zugeführt (wobei nur die n-te Zeile dargestellt ist), wobei in jeweiligen Paritätsprüfern 9/v, 10* bzw. 11 * auf die gleiche Weise wie bei der ersten Zeile die Modulo-2-Addition vorgenommen wird, so daß aus jeweiligen Zwischenspeichern 12/v für die jeweiligen Zeilen Signale gele maß folgenden Gleichungen entnommen werden:

wob^i ' eine positive ganze Zahl ist, die größer als »I« und kleiner als oder gleich π ist

Diese Signale X, (Xi bis X_n) für die jeweiligen Zeilen werden dem Schaltglied 19 zugeführt die Signale Yi (Yi bis Vn) werden dem Schaltglied 20 zugeführt und die Signale Z, (Z₂ bis Z_n) werden dem Schaltglied 21 zugeführt Die Schaltglieder 19,20 und 21 sind UND-Glieder mit negativer Logik, die so ausgebildet sind, daß sie »0« abgeben, wenn alle Eingangssignale (X\ bis X_n, Vi bis Y₁, bzw. Z- bis Z_n) jeweils den Pegel »0« haben; die Schaltglieder führen ihre jeweiligen Ausgangssignale Xo, VO bzw. Zo dem Wählsignalgenerator 14 zu. Wenn gemäß der Darstellung in F i g. 5 die erste Zeile des Eingangssignals in den jeweiligen Speicherstellen des Schieberegisters 7 eingespeichert ist, während die Schieberegister für die zweite bis n-te Zeile im gleichen Zustand sind, wird das Ausgangssignal Xo des Schaltglieds 19 zu »0«, während die Wahrscheinlichkeit, daß das Ausgangssignal des Schaltglteds 20 zu »0« wird, sehr gering, nämlich 112" ist, so daß daher der Wähisignaigencfäiöf 14 als Signal, das ständig gleich »0« ist aus diesen Signalen X₀. V₀ und Z₀ das Signal X₀ ermittelt Die für die jeweiligen Zeilen des Eingangssignals vorgesehenen Schieberegister sind auf die gleiche Weise wie gemäß F i g. 3 mit (nicht gezeigten) Umschaltstufen und (nicht gezeigten) Zwischenspeichern für eine jede Zeile versehen, wobei der Wählsignalgenerator 14 ein dem »O«-Zustand des Signals Xo entsprechendes Steuersignal den Umschaltstufen für die jeweiligen Zeilen zuführt Mit dieser Anordnung wird für jede Zeile eine Folge von Signalen abgegeben, denen Grenzen zwischen Eingangs-Datenblock-Signalen hinzugefügt sind. Die Signalentnahme erfolgt für alle Zeilen auf die gleiche Weise wie gemäß F i g. 3, so daß daher die Beschreibung weggelassen ist

Als nächstes ist in F i g. 7 ein Beispiel für eine Abwandlung der Schaltungsanordnung gezeigt wobei das Eingangssignal gemäß der Darstellung in F i g. 6 so verschachtelt bzw. verzahnt ist daß eine Wiederherstellung auch dann herbeigeführt wird, wenn während der Übertragung ein teilweiser Ausfall auftritt Hierbei erfüllt ein jedes Bit des eingegebenen Datenblock-Signals die Bedingung

In Fig.7 sind mit den gleichen Bezugszeichen die gleichen Teile wie in Fig.3 bezeichnet wobei deren Beschreibung weggelassen ist Nach F i g. 7 wird das in Fig.6 gezeigte Eingangs-Datenblock-Signal von dem Eingangsanschluß 6 einem Schieberegister 22 zugeführt und dabei durch Taktimpulse aus dem Eingangsan-

Schluß 30 von einer Speicharstelle 22k zu einer Speichcrstcllc 22a verschoben. Von der Speicherstelle 22a des Schieberregistm 22 wird der Speicherinhalt dem Anschluß 8a I der Umschaltstufe 8 sowie dem Paritätsprüfcr 9 zugeführt, während aus den Speicherstellen 22b. 22c, 22e, 22f, 22^, 22/, 22; bzw. 22* jeweils der Inhalt den An":hlüssen Sb 1. 8c I, 8a 2, Sb 2, 8c 2. 8a 3, Sb 3 bzw. 8c J zugeführt wird. Dem Paritätsprüfer 9 werden ferner zusätzlich zum Speicherinhalt der Speicherstelle 25;/ die Speicherinhalte der Speicherstellen 22e und 22/ zugeführt, während dem Paritätsprüfer 10 die Speicherinhalte der Speicherstellen 22b, 22f und 22j zugeführt werden und dem Paritätsprüfer 11 die Speicherinhalte der Speicherstellen 22c, 22g und 22k zugeführt werden. Nimmt man an, daß bei der Erzeugung eines Speicheruiigsimpulscs durch den Frequenzteiler 13 die jeweiligen Bits des Eingangssignals in den jeweiligen Stellen des Schieberegisters 22 so gespeichert sind, wie es in Fig. 7 gezeigt ist. so gelten die folgenden Zusammenhänge:

i = b_k-\ 0p(-i

Z\ =

(6) (7) (8)

Daher erfaßt der Wählsignalgenerator 14 als Signal, das ständig gleich »0« ist, das Signal ΛΌ und erzeugt das Steuersignal, mit dem die Anschlüsse Sa 1 und Sa 4, Sb 1 und 86 4 bzw. 8c 1 und 8c4 der Umschaltstufe 8 jeweils miteinander verbunden werden. Daher werden aus den jeweiligen Ausgangsanschlüssen 16, 17 bzw. 18 gleichzeitig die Bitsat, bk-1 bzw. p*_₂ abgegeben.

Falls das in F i g. 6 gezeigte Eingangssignal auf die gleiche Weise wie das in F i g. 2 gezeigte Eingangs-Datenbiock-Signai mit n-Bits parallel übertragen wird, kann die in F i g. 7 gezeigte Schaltung derart verändert werden, daß für eine jede Zeile der eingegebenen Datcnblock-Signale die Grenzen der Datenblock-Signale ermittelt werden, wobei die Ermittlungsgenauigkeit gesteigert wird; die Synchronisierungsermittlungs-Schaltungsanordnung ist somit nicht auf das vorstehend beschriebene Ausführungsbeispiel begrenzt.

Bei dem vorstehend beschriebenen Ausführungsbeispiel wurde zwar ein einzelner Datenblock als aus drei Worten, nämlich Datenbits für die ersten und die zweiten Daten und Paritätsbits bestehend beschrieben, jedoch ist ein einzelner Datenblock keinen Einschränkungen auf diese Anordnung unterworfen, sondern kann mehr als drei Worte enthalten.

Bei dem vorstehend beschriebenen Ausführungsbeispiel wurde die Paritätsprüfung parallel mittels der Paritätsprüfer 9, 10 und 11 vorgenommen; die Paritätsprüfung kann jedoch auch seriell unter Verwendung einer in F i g. 8 gezeigten Schaltung vorgenommen werden. Wenn die Schaltung nach F i g. 8 in der Schaltung nach F i g. 3 eingesetzt wird, werden einem Eingangsanschluß 23 nach F i g. 8 die Bits au, b_iJc, ρ-,χ , 6_1Jt, ρψ a_u+i ... zugeführt und damit die hinsichtlich der Parität in zeitlieh serieller Weise zu prüfenden Bits einem Eingangsanschluß eines Exklusiv-ODER-Glieds bzw. Antivalenzglicds 24 zugeführt Dem zweiten Eingangsanschluß des Antivalenzglieds 24 wird das Ausgangssignal eines D-Fiip-Flops 25 zugeführt, dessen Dateneingang D mit der Antivalenz-Verknüpfung der beiden Eingangssignale des Antivalenzglieds gespeist wird. An den Takteingang des D-Flip-Flops 25 werden Taktimpulse mit einer Frequenz angelegt, die das dreifache der Frequenz der Taktimpulse aus dem Anschluß 30 nach F i g. 5 ist, während das Ausgangssignal von einem Ausgang Q des flip-Flops an einem Ausgangsanschluß 27 abgegeben wird. Einem Rücksetzanschluß R des D-Flip-Flops 25 werden Rücksetzimpulse mit einer Frequenz zugeführt, die ein Drittel der Frequenz der dem Takteingang des Flip-Flops zugeführten Taktimpulse ist. Diese Schaltung ist so ausgebildet, daß nach dem Rücksetzen die Bits an, tu. p\jc von dem Eingangsanschluß 23 nacheinander zugeführt werden, so daß das Ausgangssignal an dem Ausgangsanschluß gleich »0« ist; dann wird der Rechenvorgang nach Gleichung (2) ausgeführt, so daß das Rechenergebnis aus dem Ausgangsanschluß 27 dem Anis schlußl4a des Wählsignalgenerators 14 zugeführt wird; nach dem jeweiligen Rücksetzen werden die Rechenvorgänge gemäß den Gleichungen (3) und (4) ausgeführt, deren Ergebnisse jeweils von dem Ausgangsanschiuß 27 den Anschlüssen i4o und 14cdes Wäiilsignäigenerators 14 zugeführt werden. Bei dem vorstehend beschriebenen Fall besteht für das Schieberegister 7 keine Einschränkung auf ein solches für das gleichzeitige Auslesen aus mehreren Speicherstellen, so daß daher Speicher anderer Art eingesetzt werden können, wie beispielsweise ein mittels einer Zentraleinheit gesteuerter Schreib/Lesespeicher.

Aus der vorangehenden Beschreibung ist ersichtlich, daß ein ohne irgendein Synchronisierwort übertragenes digitales Signal an der Empfangsstelle so synchronisiert werden kann, daß aus ihm die ursprüngliche analoge Information in genauer Weise zurückgewonnen werden kann. Da es damit möglich ist, auch ohne Hinzufügen eines Synchronisiersignalworts zu den Datenblöcken die Grenze zwischen aufeinanderfolgenden Datenblökken des digitalen Signals zu ermitteln, kann die Übertragungsgeschwindigkeit gesteigert werden.

Hierzu 5 Blatt Zeichnungen

Claims

1 2 talen Signals, das durch eine Digital-Modulation wie Patentansprüche: etwa eine Impulscodemodulation eines analogen Infor- mationssignals erhalten wird, den das digitale Signal vor

1. Schaltungsanordnung zum Ermitteln der Syn- der Übertragung bildenden Daten Worten jeweils ein

chronisierung von ein digitales Signal mit π Zeilen 5 Synchronisiersignalwort für die gegenseitige Trennung

bildenden Eingangs-Datenblöcken, von denen jeder der jeweiligen Daten und ein Paritätswort für die Er-

mehrere Datenworte mit jeweils π Bits und ein Pari- mittlung und die Korrektur auf dem Übertragungsweg

tätswort enthält, dessen einzelne Bits gemäß der hervorgerufener Fehler hinzugefügt Das Syichroni-

Gleichung siersignalwort wird jeweils an einem Ende eines jeweili-

to gen Datenblocks aus mehreren Datenworten und einem

P_1nJt= am* Θ boje©... Paritätswort hinzugefügt, so daß es die Grenze zwischen zwei aufeinanderfolgenden Datenblöcken in dem

bestimmt sind, wobei a^jt, bmjc... die Bits einer ein- digitalen Signal angibt, und dann an dem Empfangsende zelnen Zeile der mehreren Datenworte, η eine posi- der Übertragungsleitung ermittelt um damit die jeweilitive ganze Zahl, m eine positive ganze Zahl, die 15 gen Datenblöcke voneinander zu unterscheiden oder zu gleich oder größer als 1 und kleiner oder gleich η ist trennen. Daher ist bei herkömmlichen digitalen Daten- und © eine Modulo-2-Summation bezeichnen und Übertragungssystemen die Hinzufügung eine«: derariiwobei die η Bits jedes Worts parallel übertragen gen Synchronisiersignalworts bzw. Daten worts von auswerden, mit einer Speichereinrichtung zum Spei- schlaggebender Bedeutung. Jedes Synchronisiersignalchem der empfangenen Bits in entsprechender P,ei- 20 wort belegt jedoch eine bestimmte Zeitdauer, so daß henfolge, einer Prüfeinrichtung, die eine Fehlerüber- das Hinzufügen der Synchronisiersignalworte eine Beprüfung zur Ermittlung von Paritätsfehlern in den schränkung der maximalen Übertragungsgeschwindigempfangenen Bits durchführt, und einer Ausgabe- keit bedeutet

einrichtung, die bei Ermittlung, daß bestimmte emp- Zur Überwindung dieses Problems wird in der US-PS fangene Bits paritätsfehlerfrei sind, diese als syn- 25 42 71520, die die vorrichtungstechnischen Merkmale chronisierte Datengruppe abgibt dadurch ge- des Oberbegriffs des Patentanspruchs 1 offenbart, der kennzeichnet, daß die Speichereinrichtung (7 Weg aufgezeigt die Synchronisationsbits nicht zwibis 7a/; 22) die in Form von Datenblöcken empfange- sehen die eigentlich zu übertragenden Daten einzufünen Bits in mehreren Zeilen derart speichert, daß die gen, sondern diese vielmehr direkt zur Modulo-2-Addiempfangentn Daten- und Paritätsworte spaltenwei- 30 tion der Daten heranzuziehen. Dieser modulierte Dase eingeschrieben sind, daß die Prüfeinrichtung (9, tenstrom wird anschließend sequentiell übertragen und 10, 11, 12 bis 9m 10/v, 11/v, \'In, 14, 19, 20, 21) jede im Empfänger einer entsprechenden Modulo-2-Addi-Zeile empfangener Bits immitielbar einer Paritäts- tion mit den empfangsseitig ebenfalls bereitgestellten überprüfung unterzieht derau daß in jeder Zeile Synchronisationsbits unterzogen. Beim Gegenstand der mehrere Sätze von Bits überprüft werden, wobei die 35 US-PS 42 71 520 findet zudem ausschließlich eine entAnzahl der Bits jedes Satzes gleich der Gesamtzahl sprechende Übertragungszeit erfordernde serielle Davon in einem Datenblock enthaltenen Worten und tenübertragung statt

für jeden Satz die Kombination der Bits unterschied· Das bekannte Gerät erfordert ?-Merdings zur Durch-

lich ist wobei die Prüfeinrichtung ermittelt, welcher führung der vorstehend genannten Schritte relativ gro-

Satz paritätsfehlerfrei ist und daß die Ausgabeein- 40 Ben Aufwand.

richtung (8, 15) den als paritätsfehlerfrei erkannten Der Erfindung liegt die Aufgabe zugrunde, eine Satz als jeweils eine Zeile eines synchronisierten Da- Schaltungsanordnung gemäß dem Oberbegriff des Patenblocks abgibt tentanspruchs 1 zu schaffen, die bei hoher Signalüber- fi

2. Schaltungsanordnung nach Anspruch 1, da- tragungsgeschwindigkeit eine zuverlässige Synchroni-Si durch gekennzeichnet, daß die Speichereinrichtung 45 sationsermittlung mit relativ geringem Aufwand ermögj| mehrere Schieberegister (7 bis 7/v) aufweist in wel- licht und das Ausmaß der erforderlichen Signalaufbcrci- k ehe jeweils die Bits einer jeweiligen Zeile in der tung für die Übertragung sehr gering hält
(I Reihenfolge des Empfangs eingespeichert werden. Diese Aufgabe wird mit den im kennzeichnenden Teil p

3. Schaltungsanordnung nach Anspruch 1 oder 2, des Patentanspruchs 1 genannten Merkmalen gelöst.
fe dadurch gekennzeichnet, daß die Prüfeinrichtung (9, 50 Mit der erfindungsgemäßen Schaltungsanordnung p 10, 11; 9, 12 bis 9*, 10/v, 11/v, 12/v, 14,19, 20, 21) für läßt sich in schneller und effektiver Weise eine zuverlässig jede Zeile mehrere Paritätsprüfer aufweist, die je- sige Synchronisationsermittlung mit relativ geringem 'J₁ weils auf die Bits eines jeweiligen Satzes ansprechen. Aufwand erreichen, ohne daß Synchronisationsbits er- |5;

4. Schaltungsanordnung nach einem der Ansprü- forderlich sind.

ff ehe 1 bis 3, dadurch gekennzeichnet, daß die Prüfein- 55 Das digitale Signal, das aus einer Vielzahl von Daten-

Ii. richtung für jede Zeile ein auf die aus der Speicher- blöcken mit jeweils mehreren Datenworten und einem

, ■ einrichtung (7 bis 7/v) seriell ausgelesenen Bits an- Paritätswort besteht, wird folglich ohne Synchronisier-

;·■', sprechendes Antivalenzglied (24) und ein auf das worte oder Synchronisiersignale übertragen, wobei die

ί· Ausgangssignal des Antivalenzglieds ansprechendes Grenze zwischen zwei aufeinanderfolgenden Daten-

D-Flip-Flop (25) aufweist, dessen Ausgangssignal ei- ω blöcken an der Empfangsstelle dureh eine derartige Pa-

!'.: nem Eingang des Antivalenzglieds zugeführt wird. ritätsprüfung der übertragenen Datenbits ermittelt

wird, daß verschiedenerlei Kombinationen von Datcn-

bits hinsichtlich der Parität geprüft werden, um eine

bestimmte Kombination zu finden, bei der kein Paritäts-65 fehler auftritt.

Die Erfindung bezieht sich auf eine Schaltungsanord- Vorteilhafte Ausgestaltungen der Erfindung sind in

nung gemäß dem Oberbegriff des Patentanspruchs 1. den Unteransprüchen angeführt.

Üblicherweise werden für die Übertragung eines digi- Die Erfindung wird nachstehend anhand von Ausfüh-